JPH086882A

JPH086882A - 通信装置

Info

Publication number: JPH086882A
Application number: JP6136036A
Authority: JP
Inventors: Hiroyuki Hayama; 宏幸葉山; Yuichi Anzai; 裕一安斎
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 1994-06-17
Filing date: 1994-06-17
Publication date: 1996-01-12

Abstract

(57)【要約】【目的】ＣＰＵの動作時間を確保しつつ高速大量通信
を可能にする通信装置を提供する。【構成】ＣＰＵ１０１が接続されるバス１０６と通信
制御用ＬＳＩ１０４，１０５が接続されるバス１０７と
を分離して設け、ＤＭＡ１０３を双方のバスに接続し、
ＣＰＵ側のバス１０６にフレームのヘッダ部を格納する
メモリ１０２を接続し、通信制御用ＬＳＩ側のバス１０
７にフレームのデータ部を格納するメモリ１０８を接続
した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵと通信制御ＬＳ
Ｉとを組み合わせた通信装置に係り、特に、ＣＰＵの動
作時間を確保しつつ高速大量通信を可能にする通信装置
に関するものである。

【０００２】

【従来の技術】近年、ＬＡＮ（ローカルエリアネットワ
ーク）等の通信機器が普及している。これらの通信機器
は複数の通信ポートを持ち、イーサネット、ＦＤＤＩ等
の用途に応じた通信制御用ＬＳＩが用いられる。イーサ
ネットでは、伝送媒体をバス型に接続し、そのバス上に
フレームを流すことによってデータ転送が行われる。

【０００３】図８は、フレームの構成を示したものであ
る。フレームはヘッダ部８０１とデータ部８０２とに分
かれ、ヘッダ部８０１は宛先アドレス８０３と送信元ア
ドレス８０４とを有している。データ部８０２は、デー
タ８０５とフレームチェックシーケンス８０６とを有し
ている。

【０００４】図９はデータ中継装置を示したものであ
る。データ中継装置は、２個の通信ポート，を有
し、ＣＰＵ９０１、メモリ９０２、通信制御用ＬＳＩ９
０３，９０４、メモリと通信制御用ＬＳＩとの間で直接
データ転送（ＤＭＡ転送）を行うＤＭＡ９０５及びこれ
らのデバイスを接続するバス９０６を有する。

【０００５】ポートからポートにフレームを中継す
る場合の動作を説明する。ポートに到着したフレーム
は、まず、ＤＭＡ９０５により通信制御用ＬＳＩ９０３
からメモリ９０２にＤＭＡ転送され、メモリ９０２に格
納される。その後、ＣＰＵ９０１はメモリ９０２に格納
されたフレームから宛先アドレス８０３を読み取り、宛
先アドレス８０３に応じてフィルタリング（破棄するこ
と）かフォワーディング（中継すること）かを決定す
る。フォワーディングの場合、メモリ９０２に格納され
たフレームはＤＭＡ転送によりメモリ９０２から通信制
御用ＬＳＩ９０４にデータ転送され、その結果ポート
からフレームが送信される。メモリ９０２と通信制御用
ＬＳＩ９０３，９０４との間でＤＭＡ転送が行われてい
る間は、ＣＰＵ９０１は停止状態となる。

【０００６】ＣＰＵ９０１が停止状態になることを防ぐ
方法として、図１０に示す２ポートメモリを使用する方
法がある。これはＣＰＵ１００１が接続されているＣＰ
Ｕバス１００２と通信制御用ＬＳＩ１００３，１００４
が接続されているローカルバス１００５とに分離し、２
つのバスの間に調停回路１００６及び２ポートメモリ１
００７を置くものである。１００８はＤＭＡ、１００９
は通常のメモリである。２ポートメモリ１００７はＣＰ
Ｕバス１００２或いはローカルバス１００５のどちらか
らでもアクセス可能であり、通信制御用ＬＳＩ１００
３，１００４と２ポートメモリ１００７との間でＤＭＡ
転送が行われているときでもＣＰＵ１００１は他の処理
を実行できる。

【０００７】次に、送信要求、送信許可の制御を用いて
データ伝送を行う通信装置について述べる。各種通信シ
ステムにおいて、ＲＳ２３２Ｃに代表される通信インタ
フェース及び手順が普及している。その通信インタフェ
ースとして、単純にデータ伝送ラインだけ接続したもの
もあるが、データ伝送ラインに送信要求、送信許可のラ
インを付加し、これらの制御によりデータ伝送を行うの
が一般的である。

【０００８】図１２に通信端末と通信装置とからなるシ
ステムの構成を示す。通信端末と通信装置との間の接続
ラインとして、送信データ（ＴＤ）、送信要求（ＲＴ
Ｓ）、送信許可（ＣＴＳ）の各ラインがある。このシス
テムにおいて、今、通信端末から通信装置に対してデー
タを送信する場合を考える。その手順は図１３に示され
る。通信端末の側では送信に先立ってＲＴＳをオンにす
る。通信装置の側では、ＲＴＳを受けてＣＴＳをオンに
する。通信端末の側ではＣＴＳがオンになったのを認識
してからデータを送信する。

【０００９】図１４に通信装置の内部構造を示す。通信
装置は、ＣＰＵと通信制御用ＬＳＩとから構成される。
通信制御用ＬＳＩは、通信端末からデータを受信したこ
とを割り込みによってＣＰＵに通知する。ＣＰＵはこれ
を受けて、通信制御用ＬＳＩからデータを読み取る。複
数のデータを連続して受信する場合、割り込み通知＋デ
ータ読み取りのシーケンスが連続することになる。通信
制御用ＬＳＩ内の受信バッファが１データ分しかないと
きは、ＣＰＵは次のデータが受信される前にデータを読
み取らなくてはならない。そうしないとオーバーランエ
ラーが発生する。通信制御用ＬＳＩ内の受信バッファが
複数データ分ある場合でも、ＣＰＵはそのバッファが溢
れないように、受信データの読み取りを続けなければな
らない。

【００１０】図１６は通信装置に２つのポートがある場
合を示している。この場合でも通信装置の動作は同じで
あり、ＣＰＵは次のデータが受信される前に、或いはバ
ッファが溢れる前にデータを読み取らなくてはならな
い。

【００１１】

【発明が解決しようとする課題】伝送速度が１００Ｍｂ
ｐｓのイーサネット等の高速なネットワークを相互に接
続するような場合、通信装置内における各処理の高速化
が不可欠である。しかし、このような高速ネットワーク
に図９のデータ中継装置を適用すると次のような問題が
生じる。伝送速度が１０Ｍｂｐｓの場合におけるＣＰＵ
及びＤＭＡ転送のバス占有権の時間的推移は、図２のよ
うになる。フレームを受信或いは送信する際に、バスが
ＤＭＡ転送のために使用されるときにはＣＰＵが停止状
態となる。図示されるように、ＣＰＵが停止状態となる
割合は小さい。ところが、伝送速度が１０倍の１００Ｍ
ｂｐｓになると、図１１に示されるように、バスがＤＭ
Ａ転送に使用される割合が１０倍になり、ＣＰＵがほと
んど動作できなくなる。

【００１２】また、図１０のように２ポートメモリを使
用した場合は、ＤＭＡが２ポートメモリをアクセスして
いるときでもＣＰＵはアクセス可能であるが、通信制御
用ＬＳＩと２ポートメモリとの間に調停回路が必要であ
り、通信制御用ＬＳＩと２ポートメモリとの間の転送速
度を、図９の場合に比べあまり高速にできない。このこ
とより、伝送速度が１００Ｍｂｐｓに上がった場合、転
送が間に合わなくなる恐れがある。

【００１３】図１４の構成にあっては、次の問題点があ
る。ここで図１５は、データが連続して受信された場合
のＣＰＵの処理の様子を示したものである。データ受信
割り込みを受けたＣＰＵは受信処理を行う。ＣＰＵが他
に行っていた処理は受信割り込み中、一時中断され、受
信処理が終了してから再開される。割り込み処理はＣＰ
Ｕにおけるレジスタ退避等の動作を伴うため、一般に処
理時間を要する。通信速度が速くなり、データの受信間
隔が短くなったとき、ＣＰＵにおいて受信処理以外の処
理を行う時間が短くなる。ＣＰＵが優先的に処理するべ
き処理を行っている場合でも、受信が重なると、その優
先的な処理が遅くなり問題となる。

【００１４】これに対し、ＣＰＵが優先的な処理を行っ
ているとき、割り込み禁止とし、ＣＰＵ処理だけ優先的
に行わせるという方式がある。しかし、割り込み禁止の
時間が長いと、オーバーランエラーが発生してしまう。

【００１５】図１６の構成にあっても同様の問題があ
り、しかも、この場合、図１７に示されるように、２つ
のポートからほぼ同時に受信したときに２つの割り込み
が連続して発生することになるので、ＣＰＵが受信処理
以外の処理を行う時間が極端に短くなる。

【００１６】そこで、本発明の目的は、上記課題を解決
し、ＣＰＵの動作時間を確保しつつ高速大量通信を可能
にする通信装置を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に本発明の第１の構成は、複数の通信ポートと、これら
のポートを介して宛先アドレスを含むヘッダ部及び転送
データを含むデータ部からなるフレームを送受信する通
信制御用ＬＳＩと、受信したフレームを格納するメモリ
と、このフレームをポート間で中継するか否かを判断す
るＣＰＵと、上記通信制御用ＬＳＩ及び上記メモリ間で
直接データ転送するＤＭＡとを有する通信装置におい
て、上記ＣＰＵが接続されるバスと上記通信制御用ＬＳ
Ｉが接続されるバスとを分離して設け、上記ＤＭＡを双
方のバスに接続し、ＣＰＵ側のバスにフレームのヘッダ
部を格納するメモリを接続し、通信制御用ＬＳＩ側のバ
スにフレームのデータ部を格納するメモリを接続したも
のである。

【００１８】上記ＤＭＡが直接データ転送するときフレ
ームからヘッダ部のみを分離して上記ＣＰＵ側のメモリ
に転送する手段を設けてもよい。

【００１９】また、第２の構成はデータの送信を行う通
信端末が送信要求を行い、その送信要求を受けた通信装
置が送信許可を返してからデータの送信が開始される通
信システムに用いられる通信装置であって、通信装置が
ＣＰＵと通信制御ＬＳＩとからなり、通信制御ＬＳＩが
データを受信したことをＣＰＵに割り込みで通知し、割
り込みを受けたＣＰＵが通信制御ＬＳＩから受信データ
を読み取る通信装置において、ＣＰＵが優先的な処理を
行っている状態と行っていない状態とを判定するＣＰＵ
動作状態判定部と、ＣＰＵが優先的な処理を行っていな
い状態のときのみ送信許可を返す送信許可制御部とを設
けたものである。

【００２０】また、第３の構成はデータの送信を行う通
信端末が送信要求を行い、その送信要求を受けた通信装
置が送信許可を返してからデータの送信が開始される通
信システムに用いられる通信装置であって、通信装置が
ＣＰＵと複数のポート毎の通信制御ＬＳＩとからなり、
通信制御ＬＳＩがデータを受信したことをＣＰＵに割り
込みで通知し、割り込みを受けたＣＰＵが通信制御ＬＳ
Ｉから受信データを読み取る通信装置において、ひとつ
のポートの通信制御ＬＳＩがデータを受信中であると
き、他のポートへ送信要求があっても送信許可を返さ
ず、受信中のポートの受信が終了するまで待って送信許
可を返す送信許可制御部を設けたものである。

【００２１】３個以上の上記ポートを有し、上記送信許
可制御部が、同時に通信可能なポート個数を設定でき、
その個数のポートがデータを受信中であるとき、残りの
ポートへ送信要求があっても送信許可を返さず、いずれ
かの受信中のポートの受信が終了するまで待って送信許
可を返してもよい。

【００２２】

【作用】上記構成により、ＣＰＵが接続されるバスと通
信制御用ＬＳＩが接続されるバスとが分離されている。
ＣＰＵ側のバスに接続されたメモリには、フレームのヘ
ッダ部が格納される。ＣＰＵは、このメモリにアクセス
してヘッダ部を読み取り、このフレームをポート間で中
継するか否かを判断する。中継を行う場合、中継するフ
レームのデータ部は通信制御用ＬＳＩ側のバスに接続さ
れたメモリに格納されているから、ＤＭＡは、この通信
制御用ＬＳＩ側のメモリと通信制御用ＬＳＩとの間で直
接データ転送すればよい。従って、その間は、ＣＰＵ側
のバスがＤＭＡに占有されず、ＣＰＵは動作を停止する
必要がない。

【００２３】好適には、ＤＭＡが直接データ転送すると
きフレームからヘッダ部のみを分離してＣＰＵ側のメモ
リに転送する手段が設けられていると、ＣＰＵ側のメモ
リにはヘッダ部のみが格納されることになる。フレーム
を受信したとき、ＣＰＵ側のメモリへの直接データ転送
はヘッダ部のみであるから短時間で終了する。

【００２４】このように、ＣＰＵ側のバスがＤＭＡに占
有される時間が少なく、ＣＰＵは動作を停止する時間が
少ないので、伝送速度が速くなり、伝送量が増加して
も、ＣＰＵの時間が確保されることになる。

【００２５】また、ＣＰＵ動作状態判定部と送信許可制
御部とを備えた構成では、ＣＰＵが優先的な処理を行っ
ている状態と行っていない状態とが判定され、ＣＰＵが
優先的な処理を行っていない状態のときのみ送信許可が
返される。従って、ＣＰＵが優先的な処理を行っていな
い状態であれば、ただちに送信許可が返され、送信要求
を出した通信端末はデータ送信を開始する。ＣＰＵが優
先的な処理を行っているときには送信許可が返されず、
送信要求を出した通信端末はデータ送信を開始できな
い。通信制御ＬＳＩには受信データが到着しないので割
り込みが発生しない。従って、ＣＰＵは割り込みに阻害
されずに優先的な処理のみを行うことになる。優先的な
処理が終了すると送信許可が返されるので、通信端末は
データ送信を開始できる。

【００２６】また、複数のポートを備えた構成では、送
信許可制御部は、ひとつのポートの通信制御ＬＳＩがデ
ータを受信中であるとき、他のポートへ送信要求があっ
ても送信許可を返さず、このポートへ送信要求を出した
通信端末はデータ送信を開始できない。従って、２つの
ポートからほぼ同時に送信要求を受けたときでも、２つ
の割り込みが連続して発生することがなく、ＣＰＵが受
信処理以外の処理を行う時間が確保される。受信中のポ
ートの受信が終了すると送信許可が返され、待たされて
いた通信端末はデータ送信を開始できる。

【００２７】３個以上のポートを有する構成では、同時
に通信可能なポート個数を設定できるようにしておくこ
とで、その個数以上のポートからデータ受信しないよう
にすればよい。同時に通信可能なポート個数とは、ＣＰ
Ｕが受信処理以外の処理を行う時間が確保されるだけの
ポート個数である。この場合、設定された個数のポート
で受信しているときには、送信許可制御部が送信許可を
返さないので、残りのポートへ送信要求を出した通信端
末はデータ送信を開始できない。従って、ＣＰＵが受信
処理以外の処理を行う時間が確保される。

【００２８】

【実施例】以下本発明の一実施例を添付図面に基づいて
詳述する。

【００２９】図１に示されるように、通信装置は、２つ
の通信ポート（ポート，ポート）と、これらのポー
トを介して宛先アドレスを含むヘッダ部及び転送データ
を含むデータ部からなるフレームを送受信する通信制御
用ＬＳＩ１０４，１０５と、受信したフレームのデータ
部を格納するデータ部メモリ１０８と、通信制御用ＬＳ
Ｉ１０４，１０５及びデータ部メモリ１０８が接続され
る通信制御用ＬＳＩ側バス１０７と、受信したフレーム
をポート間で中継するか否かを判断するＣＰＵ１０１
と、受信したフレームのヘッダ部を格納するヘッダ部メ
モリ１０２と、ＣＰＵ１０１及びヘッダ部メモリ１０２
が接続されるＣＰＵ側バス１０６と、双方のバス１０
６，１０７に接続されて通信制御用ＬＳＩ及びメモリ１
０２，１０８間で直接データ転送するＤＭＡ１０３とを
有する。ＣＰＵ側バス１０６と通信制御用ＬＳＩ側バス
１０７とは分離されている。この通信装置には、ＤＭＡ
１０３が直接データ転送するときフレームからヘッダ部
のみを分離してＣＰＵ側バス１０６のヘッダ部メモリ１
０２に転送する手段が設けられている。

【００３０】次に実施例の作用を述べる。

【００３１】ポートに到着したフレームは通信制御用
ＬＳＩ１０４で受信される。ＤＭＡ１０３は、このフレ
ームからヘッダ部を分離し、ＣＰＵ１０１の動作を停止
し、ＣＰＵ側バス１０６を介してヘッダ部をヘッダ部メ
モリ１０２にＤＭＡ転送する。ＤＭＡ１０３は、ＣＰＵ
１０１の動作を許可し、ＣＰＵ１０１の動作には関係な
く通信制御用ＬＳＩ側バス１０７を介して残りのデータ
部をデータ部メモリ１０８にＤＭＡ転送する。これによ
り、ヘッダ部メモリ１０２にはヘッダ部のみが格納さ
れ、データ部メモリ１０８にデータ部が格納されること
になる。ＣＰＵ１０１はヘッダ部メモリ１０２に格納さ
れたヘッダ部のうち宛先アドレスを読み取り、宛先アド
レスに応じてフィルタリングかフォワーディングかを決
定する。フォワーディングが決定され中継を行う場合、
ＤＭＡ１０３は、ヘッダ部とデータ部とを結合し、フレ
ームの形で通信制御用ＬＳＩ１０５に転送する。このフ
レームは通信制御用ＬＳＩ１０５によりポートから送
信される。

【００３２】以上の動作において、データ部を転送して
いるときはＣＰＵ１０１の動作は停止しない。また、Ｃ
ＰＵ１０１の動作を停止してのＤＭＡ転送はヘッダ部の
みであるから短時間で終了する。その結果、図２に示さ
れるように、ＣＰＵ側バス１０６がＤＭＡに占有される
時間が少なく、ＣＰＵ１０１は動作を停止する時間が少
ない。これにより、伝送速度が速くなり、伝送量が増加
しても、ＣＰＵ１０１の時間が確保されることになる。

【００３３】次に第２の実施例を説明する。

【００３４】図３に示されるように、通信装置は、ＣＰ
Ｕ３０１と、ポートを介して送受信を行う通信制御ＬＳ
Ｉ３０２と、通信制御ＬＳＩ３０２がデータを受信した
ことをＣＰＵ３０１に割り込みで通知するための割込み
信号線３０３と、割り込みを受けたＣＰＵ３０１が通信
制御ＬＳＩ３０２から受信データを読み取るＣＰＵバス
３０４と、ＣＰＵ３０１が優先的な処理を行っている状
態と行っていない状態とを判定するＣＰＵ動作状態判定
部３０５と、ＣＰＵ３０１が優先的な処理を行っていな
い状態のときのみ送信許可を返す送信許可制御部３０６
とから構成される。この通信装置は、データの送信を行
う通信端末（図示せず）が送信要求ＲＴＳを行い、その
送信要求ＲＴＳを受けた通信装置が送信許可ＣＴＳを返
してから送信データＴＤの送信が開始される通信システ
ムに用いられる。送信許可制御部３０６はＲＴＳ及びＣ
ＴＳの信号線に挿入される。

【００３５】ＣＰＵ動作状態判定部３０５においては、
ＣＰＵ３０１が優先的な処理を行っているかどうかによ
って、２つの状態Ａ，Ｂが判定される。状態Ａは優先的
な処理を行っている状態、状態Ｂはそうでない状態であ
る。この状態の区別は、ＣＰＵ３０１がソフトウェア上
で判断してＣＰＵ動作状態判定部３０５に設定してもよ
いし、割り込みマスクレベル等のＣＰＵ動作状態を表す
ものから区別するようにしてもよい。送信許可制御部３
０６は、状態Ａ，Ｂに応じてＣＴＳの制御を行う。その
制御内容は、状態Ａのとき、通信端末からＲＴＳがオン
になってもＣＴＳをオンせず、状態Ｂのとき、ＲＴＳが
オンならただちにＣＴＳをオンすることである。

【００３６】図４に従って動作を説明する。

【００３７】ＣＰＵが優先的な処理を行っている状態Ａ
ではＲＴＳを受けてもＣＴＳを返さないので、ＲＴＳを
出した通信端末はデータ送信を開始できない。通信制御
ＬＳＩ３０６には受信データが到着しないので割り込み
が発生しない。従って、ＣＰＵ３０１は割り込みに阻害
されずに優先的な処理のみを行うことになる。

【００３８】ＣＰＵが優先的な処理を行っていない状態
Ｂになると、ＲＴＳを受けたときＣＴＳを返すようにな
る。ＲＴＳを出した通信端末はデータ送信を開始でき
る。このときにはＣＰＵ３０１が受信処理に時間をとら
れて受信処理以外の処理を行う割合が減るが、優先的な
処理ではないので問題は起きない。

【００３９】次に第３の実施例を説明する。

【００４０】図５に示されるように、通信装置は、２つ
の通信ポート（ポート，ポート）と、ＣＰＵ５０１
と、これらのポートを介して送受信を行う通信制御ＬＳ
Ｉ５０２，５０３と、通信制御ＬＳＩ５０２，５０３が
データを受信したことをＣＰＵ５０１に割り込みで通知
するための割込み信号線５０４，５０５と、割り込みを
受けたＣＰＵ３０１が通信制御ＬＳＩ５０２から受信デ
ータを読み取るＣＰＵバス５０６と、ひとつのポートの
通信制御ＬＳＩがデータを受信中であるとき、他のポー
トへ送信要求があっても送信許可を返さず、受信中のポ
ートの受信が終了するまで待って送信許可を返す送信許
可制御部５０７とから構成される。この通信装置は、デ
ータの送信を行う通信端末（図示せず）が送信要求ＲＴ
Ｓを行い、その送信要求ＲＴＳを受けた通信装置が送信
許可ＣＴＳを返してから送信データＴＤの送信が開始さ
れる通信システムに用いられる。送信許可制御部５０７
はＲＴＳ及びＣＴＳの信号線に挿入される。

【００４１】送信許可制御部５０７は通信制御ＬＳＩ５
０２，５０３がデータを受信中であるかどうかを監視
し、一方のポートの通信制御ＬＳＩが受信中であれば、
他のポートでＲＴＳを受けてもＣＴＳを返さないで、受
信が終了するまで待つものである。

【００４２】図６に従って動作を説明する。

【００４３】まず、ポートに接続された通信端末によ
りＲＴＳがオンになる。送信許可制御部５０７はただ
ちにＣＴＳをオンにする。通信端末はデータ送信を開
始する。送信データを受けた通信制御ＬＳＩ５０２は割
り込みを発生し、この割り込みによりＣＰＵ５０１が受
信処理を行う。ＲＴＳ，ＣＴＳは通信端末がデータ
送信を行っている間、オンを維持する。この途中で、ポ
ートに接続された通信端末によりＲＴＳがオンにな
ったとする。送信許可制御部５０７は、すぐにはＣＴＳ
をオンにせず、ポートの受信終了まで待つ。ポート
の受信終了後、ＣＴＳがオンになり、通信端末はデ
ータ送信を開始する。送信データを受けた通信制御ＬＳ
Ｉ５０３は割り込みを発生し、この割り込みによりＣＰ
Ｕ５０１が受信処理を行う。このように、２つのポート
からほぼ同時に送信要求を受けたときでも、２つの割り
込みが連続して発生することがなく、ＣＰＵが受信処理
以外の処理を行う時間が確保される。

【００４４】次に第４の実施例を説明する。

【００４５】図７に示されるように、通信装置は、通信
ポートを３個以上設けたものであり、各通信ポートに通
信制御ＬＳＩが設けられている。他は図５の通信装置と
同じ構成であり、図７にはｎ個目の通信制御ＬＳＩ７０
１が示されている。送信許可制御部５０７は、同時に通
信可能なポート個数を設定でき、その個数のポートがデ
ータを受信中であるとき、残りのポートへ送信要求があ
っても送信許可を返さず、いずれかの受信中のポートの
受信が終了するまで待って送信許可を返すようになって
いる。同時に通信可能なポート個数ｍ（ｍ＜ｎ）は、予
め固定的に設定してもよいし、ＣＰＵ５０１から送信許
可制御部５０７に対して可変的に設定してもよい。送信
許可制御部５０７は、通信中のポートがｍ未満の場合
は、あるポートからＲＴＳを受けたらただちにＣＴＳを
返す。通信中のポートがｍに達している場合、残りのポ
ートからＲＴＳを受けても、ＣＴＳを返さない。

【００４６】

【発明の効果】本発明は次の如き優れた効果を発揮す
る。

【００４７】（１）第１の構成によれば、ヘッダ部メモ
リにはヘッダ部しか格納されないため、ＣＰＵがＤＭＡ
転送によって停止する時間が少なくなる。

【００４８】（２）また、通信制御用ＬＳＩとデータ部
メモリとが同じバス上にあるので、調停回路等の中継点
がなく、データの高速転送が可能である。従って、伝送
速度が１００Ｍｂｐｓのネットワーク間の中継に対応で
きる。

【００４９】（３）第２の構成によれば、ＣＰＵが優先
的な処理を行っているときにはデータ受信によって処理
が中断されることがなく、処理の中断による問題が発生
しない。加えて、通信端末のデータ送信を待たせるよう
にしたので、オーバーランエラーが発生することがな
く、通信の信頼性が向上する。

【００５０】（４）第３の構成によれば、同時に受信を
行う通信ポートを制限することができ、その結果、ＣＰ
Ｕが受信処理以外の処理を行う時間を確保することがで
き、処理の遅れによる問題発生を防止できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す通信装置の構成図
である。

【図２】ＣＰＵが受信処理以外の処理を行うことができ
る場合のＣＰＵの動作推移図である。

【図３】本発明の第２の実施例を示す通信装置の構成図
である。

【図４】本発明の第２の実施例におけるＣＰＵの動作推
移図である。

【図５】本発明の第３の実施例を示す通信装置の構成図
である。

【図６】本発明の第３の実施例における通信制御及びＣ
ＰＵの動作推移図である。

【図７】本発明の第４の実施例を示す通信装置の構成図
である。

【図８】フレームの構造図である。

【図９】従来のデータ中継装置の構成図である。

【図１０】従来のデータ中継装置の構成図である。

【図１１】ＣＰＵが受信処理以外の処理を行うことがほ
とんどできない場合のＣＰＵの動作推移図である。

【図１２】通信端末と通信装置とからなるシステムの構
成図である。

【図１３】図１２のシステムにおける手順を示す図であ
る。

【図１４】従来の通信装置の構成図である。

【図１５】データが連続して受信された場合のＣＰＵの
動作推移図である。

【図１６】従来の通信装置の構成図である。

【図１７】２つのポートからほぼ同時に受信したときの
ＣＰＵの動作推移図である。

【符号の説明】

１０１ＣＰＵ１０２ヘッダ部メモリ１０３ＤＭＡ１０４，１０５通信制御用ＬＳＩ１０６ＣＰＵ側バス１０７通信制御用ＬＳＩ側バス１０８データ部メモリ

Claims

【特許請求の範囲】

【請求項１】複数の通信ポートと、これらのポートを
介して宛先アドレスを含むヘッダ部及び転送データを含
むデータ部からなるフレームを送受信する通信制御用Ｌ
ＳＩと、受信したフレームを格納するメモリと、このフ
レームをポート間で中継するか否かを判断するＣＰＵ
と、上記通信制御用ＬＳＩ及び上記メモリ間で直接デー
タ転送するＤＭＡとを有する通信装置において、上記Ｃ
ＰＵが接続されるバスと上記通信制御用ＬＳＩが接続さ
れるバスとを分離して設け、上記ＤＭＡを双方のバスに
接続し、ＣＰＵ側のバスにフレームのヘッダ部を格納す
るメモリを接続し、通信制御用ＬＳＩ側のバスにフレー
ムのデータ部を格納するメモリを接続したことを特徴と
する通信装置。
【請求項２】上記ＤＭＡが直接データ転送するときフ
レームからヘッダ部のみを分離して上記ＣＰＵ側のメモ
リに転送する手段を設けたことを特徴とする請求項１記
載の通信装置。
【請求項３】データの送信を行う通信端末が送信要求
を行い、その送信要求を受けた通信装置が送信許可を返
してからデータの送信が開始される通信システムに用い
られる通信装置であって、通信装置がＣＰＵと通信制御
ＬＳＩとからなり、通信制御ＬＳＩがデータを受信した
ことをＣＰＵに割り込みで通知し、割り込みを受けたＣ
ＰＵが通信制御ＬＳＩから受信データを読み取る通信装
置において、ＣＰＵが優先的な処理を行っている状態と
行っていない状態とを判定するＣＰＵ動作状態判定部
と、ＣＰＵが優先的な処理を行っていない状態のときの
み送信許可を返す送信許可制御部とを設けたことを特徴
とする通信装置。
【請求項４】データの送信を行う通信端末が送信要求
を行い、その送信要求を受けた通信装置が送信許可を返
してからデータの送信が開始される通信システムに用い
られる通信装置であって、通信装置がＣＰＵと複数のポ
ート毎の通信制御ＬＳＩとからなり、通信制御ＬＳＩが
データを受信したことをＣＰＵに割り込みで通知し、割
り込みを受けたＣＰＵが通信制御ＬＳＩから受信データ
を読み取る通信装置において、ひとつのポートの通信制
御ＬＳＩがデータを受信中であるとき、他のポートへ送
信要求があっても送信許可を返さず、受信中のポートの
受信が終了するまで待って送信許可を返す送信許可制御
部を設けたことを特徴とする通信装置。
【請求項５】３個以上の上記ポートを有し、上記送信
許可制御部が、同時に通信可能なポート個数を設定で
き、その個数のポートがデータを受信中であるとき、残
りのポートへ送信要求があっても送信許可を返さず、い
ずれかの受信中のポートの受信が終了するまで待って送
信許可を返すことを特徴とする請求項４記載の通信装
置。