JPH0652081A - パケット通信におけるローカルメモリ型ｄｍａ制御方式 - Google Patents
パケット通信におけるローカルメモリ型ｄｍａ制御方式Info
- Publication number
- JPH0652081A JPH0652081A JP4201503A JP20150392A JPH0652081A JP H0652081 A JPH0652081 A JP H0652081A JP 4201503 A JP4201503 A JP 4201503A JP 20150392 A JP20150392 A JP 20150392A JP H0652081 A JPH0652081 A JP H0652081A
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- Japan
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- memory
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Abstract
(57)【要約】
【目的】 本発明はパケット通信におけるローカルメモ
リ型ＤＭＡ制御方式に関し、通信プロセッサとＣＰＵと
のメモリアクセス競合を回避することで、通信回線が数
多い場合にＣＰＵの処理能力を低下させないようにする
ことを目的とする。 【構成】 プロトコルの下位レイヤを処理する通信プロ
セッサ３と上位レイヤを処理するソフトウェアを実装す
る中央処理装置１とを備えたパケット通信におけるロー
カルメモリ型ＤＭＡ制御方式であって、通信プロセッサ
３ごとに設けられ、通信プロセッサ３と直接接続され、
ソフトウェアが直接アクセスできるデュアルポートメモ
リ２を具備するよう構成される。
リ型ＤＭＡ制御方式に関し、通信プロセッサとＣＰＵと
のメモリアクセス競合を回避することで、通信回線が数
多い場合にＣＰＵの処理能力を低下させないようにする
ことを目的とする。 【構成】 プロトコルの下位レイヤを処理する通信プロ
セッサ３と上位レイヤを処理するソフトウェアを実装す
る中央処理装置１とを備えたパケット通信におけるロー
カルメモリ型ＤＭＡ制御方式であって、通信プロセッサ
３ごとに設けられ、通信プロセッサ３と直接接続され、
ソフトウェアが直接アクセスできるデュアルポートメモ
リ２を具備するよう構成される。
Description
【０００１】
【産業上の利用分野】本発明はパケット通信におけるロ
ーカルメモリ型ＤＭＡ（ダイレクトメモリアクセス）制
御方式に関し、特に送受信パケットデータをメモリへ展
開する際の制御方式とメモリの構成に関するものであ
る。
ーカルメモリ型ＤＭＡ（ダイレクトメモリアクセス）制
御方式に関し、特に送受信パケットデータをメモリへ展
開する際の制御方式とメモリの構成に関するものであ
る。
【０００２】
【従来の技術】近年、パケット通信方式はＨＤＬＣ（Hi
gh-level Data link Control procedures)プロトコルや
ＬＡＮプロトコルに代表されるようにビットレートの高
速化または手順の複雑化の傾向が顕著になり、プロトコ
ルの下位レイヤ（ほぼレイヤ１，２）を処理する専用の
通信プロセッサとプロトコルの上位レイヤを処理するソ
フトウェアでパケット通信手順を実現するのが主流とな
っている。その際、通信プロセッサとソフトウェアのや
りとり、いわゆるインタフェースは高速化に対応するた
めダイレクトメモリアクセス（ＤＭＡ）方式が一般に採
用されている。
gh-level Data link Control procedures)プロトコルや
ＬＡＮプロトコルに代表されるようにビットレートの高
速化または手順の複雑化の傾向が顕著になり、プロトコ
ルの下位レイヤ（ほぼレイヤ１，２）を処理する専用の
通信プロセッサとプロトコルの上位レイヤを処理するソ
フトウェアでパケット通信手順を実現するのが主流とな
っている。その際、通信プロセッサとソフトウェアのや
りとり、いわゆるインタフェースは高速化に対応するた
めダイレクトメモリアクセス（ＤＭＡ）方式が一般に採
用されている。
【０００３】ＤＭＡ方式による受信／送信処理は以下の
通りである。まず、受信処理は、通信プロセッサが受信
したパケットデータをソフトウェアが管理する中央処理
装置（ＣＰＵ）のメモリ領域へＣＰＵバスサイクルの空
きを作って、通信プロセッサが高速展開をし、パケット
終了をもってソフトウェアにパケット受信を通知し、そ
の後ソフトウェアは、パケットデータに対して高位レイ
ヤ処理を行う。一方、パケットデータを送信する際は、
まず、ソフトウェアにより、高位レイヤ処理された通信
パケットデータを通信プロセッサとのインタフェース用
メモリに展開し、通信プロセッサは、ソフトウェアの送
信指示を受け、ＤＭＡにより通信速度に応じたデータ量
をメモリから読み出す。そして、全てのデータを読み出
した後、ソフトウェアに送信終了を通知する。図２にモ
デルとする一般的なハードウェアの構成を、図３に受信
タイムチャートを、図４に送信タイムチャートを示す。
図２において、割り込みはパケット受信や送信完了を通
知する処理過程である。
通りである。まず、受信処理は、通信プロセッサが受信
したパケットデータをソフトウェアが管理する中央処理
装置（ＣＰＵ）のメモリ領域へＣＰＵバスサイクルの空
きを作って、通信プロセッサが高速展開をし、パケット
終了をもってソフトウェアにパケット受信を通知し、そ
の後ソフトウェアは、パケットデータに対して高位レイ
ヤ処理を行う。一方、パケットデータを送信する際は、
まず、ソフトウェアにより、高位レイヤ処理された通信
パケットデータを通信プロセッサとのインタフェース用
メモリに展開し、通信プロセッサは、ソフトウェアの送
信指示を受け、ＤＭＡにより通信速度に応じたデータ量
をメモリから読み出す。そして、全てのデータを読み出
した後、ソフトウェアに送信終了を通知する。図２にモ
デルとする一般的なハードウェアの構成を、図３に受信
タイムチャートを、図４に送信タイムチャートを示す。
図２において、割り込みはパケット受信や送信完了を通
知する処理過程である。
【０００４】ＤＭＡ方式による受信／送信処理の利点
は、送受信データをある単位、例えば１バイトごとにソ
フトウェアが係わるのでは無く、パケットごとに一括処
理できる点である。これを数値を使って例を示すと、通
信速度が６４kbpsである場合、１バイトごとにソフトウ
ェアに通知すると１２５マイクロ秒（１／８キロバイト
／秒）ごとに割り込みが入り、ソフトウェアの負荷は相
当なものとなる。一方、同一条件で、ＤＭＡ方式を用い
ると、パケット長が仮に１００バイトの場合、ソフトウ
ェア処理の周期は１２．５ミリ秒（最小）に１回とな
り、オーバーヘッドの削減は明らかである。
は、送受信データをある単位、例えば１バイトごとにソ
フトウェアが係わるのでは無く、パケットごとに一括処
理できる点である。これを数値を使って例を示すと、通
信速度が６４kbpsである場合、１バイトごとにソフトウ
ェアに通知すると１２５マイクロ秒（１／８キロバイト
／秒）ごとに割り込みが入り、ソフトウェアの負荷は相
当なものとなる。一方、同一条件で、ＤＭＡ方式を用い
ると、パケット長が仮に１００バイトの場合、ソフトウ
ェア処理の周期は１２．５ミリ秒（最小）に１回とな
り、オーバーヘッドの削減は明らかである。
【０００５】次に、ＤＭＡ方式に付随するハードウェア
構成方法の中でインタフェース用のメモリ配置に着目す
ると、ローカルメモリ型とメインメモリ共有型の２種が
用いられている。ローカルメモリ型を図６に、メインメ
モリ共有型を図７に、それぞれハードウェア構成図を示
す。この２つの方法にはそれぞれ長所、短所があり、お
おむね以下の通りである。
構成方法の中でインタフェース用のメモリ配置に着目す
ると、ローカルメモリ型とメインメモリ共有型の２種が
用いられている。ローカルメモリ型を図６に、メインメ
モリ共有型を図７に、それぞれハードウェア構成図を示
す。この２つの方法にはそれぞれ長所、短所があり、お
おむね以下の通りである。
【０００６】
【表１】
【０００７】従来、メインメモリ共有型での欠点とされ
ているＣＰＵバス借用時間（ＣＰＵホールト時間）は、
パケット受信時間に比べて小さく（ミリ秒オーダーに対
しマイクロ秒オーダー）、通信回線が少ない場合全く問
題にならない。従って、メインメモリ共有型でハードウ
ェアを構成するのが常であった。
ているＣＰＵバス借用時間（ＣＰＵホールト時間）は、
パケット受信時間に比べて小さく（ミリ秒オーダーに対
しマイクロ秒オーダー）、通信回線が少ない場合全く問
題にならない。従って、メインメモリ共有型でハードウ
ェアを構成するのが常であった。
【０００８】
【発明が解決しようとする課題】しかしながら、通信回
線が数多い場合、または通信回線速度が速い場合は、Ｃ
ＰＵバス借用時間は、相対的に長くなり、ＣＰＵの処理
能力の低下は無視できなくなり、場合によっては、ＣＰ
Ｕチップの性能向上（１６ビットＣＰＵから３２ビット
ＣＰＵへの変更など）を考えなければならなくなる。こ
れは、ＣＰＵチップの価格のみならず、ソフトウェアお
よびハードウェアの開発費の上昇を招く。
線が数多い場合、または通信回線速度が速い場合は、Ｃ
ＰＵバス借用時間は、相対的に長くなり、ＣＰＵの処理
能力の低下は無視できなくなり、場合によっては、ＣＰ
Ｕチップの性能向上（１６ビットＣＰＵから３２ビット
ＣＰＵへの変更など）を考えなければならなくなる。こ
れは、ＣＰＵチップの価格のみならず、ソフトウェアお
よびハードウェアの開発費の上昇を招く。
【０００９】従って、本発明の目的はローカルメモリ型
のＤＭＡ制御方式における通信プロセッサとＣＰＵとの
メモリアクセス競合を回避することで、通信回線が数多
い場合にＣＰＵの処理能力を低下させないようにするこ
とにある。従来のローカルメモリ型での通信プロセッサ
とＣＰＵとのメモリアクセス競合は、ソフトウェアの制
御により、通信プロセッサに対しメモリアクセス禁止の
フラグを発生させ、プロセッサの動作を止める方式がと
られているが、この方式では、著しく通信プロセッサの
スループットを低下させるだけでなく、通信回線速度が
速い場合には、パケットデータを取りこぼす危険があ
る。
のＤＭＡ制御方式における通信プロセッサとＣＰＵとの
メモリアクセス競合を回避することで、通信回線が数多
い場合にＣＰＵの処理能力を低下させないようにするこ
とにある。従来のローカルメモリ型での通信プロセッサ
とＣＰＵとのメモリアクセス競合は、ソフトウェアの制
御により、通信プロセッサに対しメモリアクセス禁止の
フラグを発生させ、プロセッサの動作を止める方式がと
られているが、この方式では、著しく通信プロセッサの
スループットを低下させるだけでなく、通信回線速度が
速い場合には、パケットデータを取りこぼす危険があ
る。
【００１０】
【課題を解決するための手段】本発明においては、図１
に図示されるように、パケット通信におけるプロトコル
の下位レイヤを処理する通信プロセッサ３と、プロトコ
ルの上位レイヤを処理するソフトウェアを実装する中央
処理装置１とを備えたパケット通信におけるローカルメ
モリ型ＤＭＡ制御方式であって、該通信プロセッサ３ご
とに設けられ、該通信プロセッサ３と直接接続され、該
ソフトウェアが直接アクセスできるデュアルポートメモ
リ２を具備し、通信回線が多数収容された場合または通
信回線速度が速い場合でも通信プロセッサ３と中央処理
装置１の双方の処理能力を低下させないようにしたパケ
ット通信におけるローカルメモリ型ＤＭＡ制御方式が提
供される。
に図示されるように、パケット通信におけるプロトコル
の下位レイヤを処理する通信プロセッサ３と、プロトコ
ルの上位レイヤを処理するソフトウェアを実装する中央
処理装置１とを備えたパケット通信におけるローカルメ
モリ型ＤＭＡ制御方式であって、該通信プロセッサ３ご
とに設けられ、該通信プロセッサ３と直接接続され、該
ソフトウェアが直接アクセスできるデュアルポートメモ
リ２を具備し、通信回線が多数収容された場合または通
信回線速度が速い場合でも通信プロセッサ３と中央処理
装置１の双方の処理能力を低下させないようにしたパケ
ット通信におけるローカルメモリ型ＤＭＡ制御方式が提
供される。
【００１１】
【作用】上述の方式を用いれば、同時に２つのアドレス
出力媒体がアクセス可能なメモリを構成し、通信プロセ
ッサ３とＣＰＵ１が互いにメモリアクセス状況を意識す
ることなく、ローカルメモリにアクセスできる。これに
より、通信プロセッサ３とＣＰＵ１の双方がスループッ
トを低下させることのないパケットデータインタフェー
スを実現できる。
出力媒体がアクセス可能なメモリを構成し、通信プロセ
ッサ３とＣＰＵ１が互いにメモリアクセス状況を意識す
ることなく、ローカルメモリにアクセスできる。これに
より、通信プロセッサ３とＣＰＵ１の双方がスループッ
トを低下させることのないパケットデータインタフェー
スを実現できる。
【００１２】
【実施例】本発明の一実施例としてのパケット通信にお
けるローカルメモリ型ＤＭＡ制御方式を行う装置のブロ
ック図が図５に示される。この装置は、ＣＰＵ１、デュ
アルポートメモリ２、通信プロセッサ３、アドレスバッ
ファ４、引きのばし回路５、およびオア回路６を具備す
る。図５においては通信回線が１つの場合を示している
が、通常、通信回線は複数存在し図１のような構成とな
っている。ＣＰＵ１とデュアルポートメモリ２はアドレ
スバスによってアドレスバッファ４を介して接続され、
データバスを介して直接接続される。デュアルポートメ
モリ２と通信プロセッサ３は他の１つのアドレスバスお
よび他の１つのデータバスによって直接接続される。ま
た通信プロセッサは通信回線へ接続される。
けるローカルメモリ型ＤＭＡ制御方式を行う装置のブロ
ック図が図５に示される。この装置は、ＣＰＵ１、デュ
アルポートメモリ２、通信プロセッサ３、アドレスバッ
ファ４、引きのばし回路５、およびオア回路６を具備す
る。図５においては通信回線が１つの場合を示している
が、通常、通信回線は複数存在し図１のような構成とな
っている。ＣＰＵ１とデュアルポートメモリ２はアドレ
スバスによってアドレスバッファ４を介して接続され、
データバスを介して直接接続される。デュアルポートメ
モリ２と通信プロセッサ３は他の１つのアドレスバスお
よび他の１つのデータバスによって直接接続される。ま
た通信プロセッサは通信回線へ接続される。
【００１３】デュアルポートメモリ２は、同時に２つの
アドレス出力媒体がアクセス可能なメモリを構成し、集
積化したものであるが、２つの媒体の出力するアドレス
が全く同一である時、時間的に後でアドレスが変化した
ポートに対し、ビジー信号を出力し、アクセス動作の一
時停止を促す。本来デュアルポートメモリを用いる場
合、ビジー信号は、それぞれのポートに与え、後発を待
たせるように制御するが、本発明の対象とするローカル
メモリの場合、通信プロセッサでのウエイト動作は、パ
ケットデータの受信または送信動作の中断を意味し、最
悪の場合、ビット欠落を招く。
アドレス出力媒体がアクセス可能なメモリを構成し、集
積化したものであるが、２つの媒体の出力するアドレス
が全く同一である時、時間的に後でアドレスが変化した
ポートに対し、ビジー信号を出力し、アクセス動作の一
時停止を促す。本来デュアルポートメモリを用いる場
合、ビジー信号は、それぞれのポートに与え、後発を待
たせるように制御するが、本発明の対象とするローカル
メモリの場合、通信プロセッサでのウエイト動作は、パ
ケットデータの受信または送信動作の中断を意味し、最
悪の場合、ビット欠落を招く。
【００１４】このことから、どちらのポートのビジー信
号も、ＣＰＵ側へ出力する。このビジー信号で、ＣＰＵ
をウエイトサイクルへ持ち込むのは当然として、通信プ
ロセッサが後発の場合でも正常なリード／ライト動作を
保証するため、このビジー信号で、ＣＰＵ側のアドレス
をハイインピーダンス状態とし、デュアルポートメモリ
から見て、アドレス競合状態を解消させる。これによ
り、通信プロセッサが後発の場合でもメモリのアクセス
が正常に実行できる。また、不安定な動作を避けるた
め、ビジー信号は、一旦有効になる（ビジー状態にな
る）と引きのばし回路５により一定時間保持することと
する。この時間は、通信プロセッサが１アドレス分の処
理をする時間を少し上回る程度で十分である。通信プロ
セッサが１アドレス分の処理する時間は、ソフトウェア
が１アドレス分の処理する時間に比べ十分短いため、ソ
フトウェアの処理能力に与える影響は軽微と言える。し
かも、同一アドレスにアクセスする可能性も少ないた
め、ソフトウェアの処理能力低下は、殆どないと考えて
よい。上述の装置は通信プロトコル終端方式を構成し、
パケット通信用送受信装置に適用される。
号も、ＣＰＵ側へ出力する。このビジー信号で、ＣＰＵ
をウエイトサイクルへ持ち込むのは当然として、通信プ
ロセッサが後発の場合でも正常なリード／ライト動作を
保証するため、このビジー信号で、ＣＰＵ側のアドレス
をハイインピーダンス状態とし、デュアルポートメモリ
から見て、アドレス競合状態を解消させる。これによ
り、通信プロセッサが後発の場合でもメモリのアクセス
が正常に実行できる。また、不安定な動作を避けるた
め、ビジー信号は、一旦有効になる（ビジー状態にな
る）と引きのばし回路５により一定時間保持することと
する。この時間は、通信プロセッサが１アドレス分の処
理をする時間を少し上回る程度で十分である。通信プロ
セッサが１アドレス分の処理する時間は、ソフトウェア
が１アドレス分の処理する時間に比べ十分短いため、ソ
フトウェアの処理能力に与える影響は軽微と言える。し
かも、同一アドレスにアクセスする可能性も少ないた
め、ソフトウェアの処理能力低下は、殆どないと考えて
よい。上述の装置は通信プロトコル終端方式を構成し、
パケット通信用送受信装置に適用される。
【００１５】
【発明の効果】本発明によれば、同時に２つのアドレス
出力媒体がアクセス可能なメモリを構成することによ
り、パケット通信を制御する通信プロセッサとプロトコ
ルの上位レイヤを制御するソフトウェアの双方の処理能
力の低下を防止できる。そして、通信回線が数多い場合
または通信回線速度が速い場合に特に有効なＣＰＵ／パ
ケット通信専用プロセッサインタフェースを提供でき
る。
出力媒体がアクセス可能なメモリを構成することによ
り、パケット通信を制御する通信プロセッサとプロトコ
ルの上位レイヤを制御するソフトウェアの双方の処理能
力の低下を防止できる。そして、通信回線が数多い場合
または通信回線速度が速い場合に特に有効なＣＰＵ／パ
ケット通信専用プロセッサインタフェースを提供でき
る。
【図１】本発明の原理を説明する図である。
【図２】一般的なパケット通信におけるメインメモリ型
ＤＭＡ制御方式を行う装置のブロック図である。
ＤＭＡ制御方式を行う装置のブロック図である。
【図３】一般的なパケット通信におけるＤＭＡ制御方式
の受信処理のタイムチャートを示す図である。
の受信処理のタイムチャートを示す図である。
【図４】一般的なパケット通信におけるＤＭＡ制御方式
の送信処理のタイムチャートを示す図である。
の送信処理のタイムチャートを示す図である。
【図５】本発明の実施例の方式を行う装置のブロック図
である。
である。
【図６】従来型のローカルメモリ型ＤＭＡ制御方式を行
う装置のブロック図である。
う装置のブロック図である。
【図７】従来型のメインメモリ型ＤＭＡ制御方式を行う
装置のブロック図である。
装置のブロック図である。
１…ＣＰＵ ２…デュアルポートメモリ ３…通信プロセッサ ４…アドレスバッファ ５…引きのばし回路 ６…オア回路
Claims (4)
- 【請求項１】 パケット通信におけるプロトコルの下位
レイヤを処理する通信プロセッサ（３）とプロトコルの
上位レイヤを処理するソフトウェアを実装する中央処理
装置（１）とを備えたパケット通信におけるローカルメ
モリ型ＤＭＡ制御方式であって、 該通信プロセッサ（３）ごとに設けられ、該通信プロセ
ッサ（３）と直接接続され、該ソフトウェアが直接アク
セスできるデュアルポートメモリ（２）を具備し、 通信回線が多数収容された場合または通信回線速度が速
い場合でも通信プロセッサ（３）と中央処理装置（１）
の双方の処理能力を低下させないようにしたパケット通
信におけるローカルメモリ型ＤＭＡ制御方式。 - 【請求項２】 該デュアルポートメモリ（２）における
２つのポートに対するビジー信号を一定時間引きのばし
て共に中央処理装置（１）へ返し、該通信プロセッサ
（３）の動作を優先するように制御する請求項１のパケ
ット通信におけるローカルメモリ型ＤＭＡ制御方式。 - 【請求項３】 複数の該通信プロセッサが１つの該中央
処理装置（１）で制御されるようにした請求項１のパケ
ット通信におけるローカルメモリ型ＤＭＡ制御方式を用
いた通信プロトコル終端方式。 - 【請求項４】 請求項３の通信プロトコル終端方式を適
用するようにした複数回線パケット通信用送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201503A JPH0652081A (ja) | 1992-07-28 | 1992-07-28 | パケット通信におけるローカルメモリ型ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201503A JPH0652081A (ja) | 1992-07-28 | 1992-07-28 | パケット通信におけるローカルメモリ型ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652081A true JPH0652081A (ja) | 1994-02-25 |
Family
ID=16442138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201503A Withdrawn JPH0652081A (ja) | 1992-07-28 | 1992-07-28 | パケット通信におけるローカルメモリ型ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988007275A1 (en) * | 1987-03-19 | 1988-09-22 | Fanuc Ltd | Abnormal condition detector in a laser oscillator conduit system |
| KR100342769B1 (ko) * | 2000-06-26 | 2002-07-02 | 박수열 | 통신용 프로세서의 메모리 액세스 제어 장치 |
| US7130312B1 (en) | 1998-09-29 | 2006-10-31 | Juniper Networks, Inc. | Packet processing apparatus, packet processing method, and packet exchange |
-
1992
- 1992-07-28 JP JP4201503A patent/JPH0652081A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988007275A1 (en) * | 1987-03-19 | 1988-09-22 | Fanuc Ltd | Abnormal condition detector in a laser oscillator conduit system |
| US7130312B1 (en) | 1998-09-29 | 2006-10-31 | Juniper Networks, Inc. | Packet processing apparatus, packet processing method, and packet exchange |
| US7515610B2 (en) | 1998-09-29 | 2009-04-07 | Juniper Networks, Inc. | Packet processing using a multi-port memory |
| US7970012B2 (en) | 1998-09-29 | 2011-06-28 | Juniper Networks, Inc. | Packet processing using a multi-port memory |
| KR100342769B1 (ko) * | 2000-06-26 | 2002-07-02 | 박수열 | 통신용 프로세서의 메모리 액세스 제어 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |