JPS61288641A - 不要受信デ−タ除去回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の端末が共通のラインに接続され、制御
装置からの１文字毎に同期をとられた電文を共通ライン
を介して受信する際の、他局あて電文を判定して除去す
るだめの不要受信データ除去回路に関する。

（従来の技術） 従来同一ラインを共用する複数の端末を制御装置と接続
する場合のシステムは第３図の如く構成される。制御装
置Ｃが端末１〜Ｎの中の１つに対し電文を送信する場合
、従来よりポーリング／セレンティング方式が一般に採
用されている。これは、データ伝送ラインＬを共有して
いる全端末１〜Ｎが制御装置Ｃから送信されたデータの
中から端末指定コードを判読し、該コードに該当する端
末のみが端末指定コードに続ぐ電文を自端末完として受
信するものである。

第４図は、従来の端末装置の一構成例を示すブロック図
で一文字毎に同期をとってデータを受信する装置を示し
端末装置を制御するマイクロプロセッサ部、プログラム
およびデータ格納用のメモリ部、各種Ｉ１０を制御する
周辺Ｉ１０コントロール部、制御装置とデータをやりと
りするためのシリアル／パラレル変換部（図示なし）と
ドライバ、レシーバから構成される。

この制御装置からのシリアルデータはシリアル／パラレ
ル変換部により１文字分に組立てられ、１文字受信完了
線によシマイクロプロセッサは電文を読込む。

（発明が解決しようとする問題点） しかしながら、端末１〜Ｎは制御装置よシ転送される電
文を自装置宛電文かどうかを１文字毎に判定しなければ
ならず端末のマイクロプロセッサの処理能力が低下する
要因となっている。またマイクロプロセッサの処理能力
を向上させるため制御装置との転送制御専用のプロセッ
サを設けている場合があるがプロセッサ間のインタフェ
ース制御プログラムや専用プロセッサの制御プログラム
開発が別途必要となり多大な開発及び調整期間を要する
欠点があった。

この発明の目的は、上記欠点を除去するものでマイクロ
プロセッサに自端末完以外の不要な制御装置からの電文
を与えない様専用プロセッサを設けることなく簡単な回
路で実現することである。

（問題点を解決するための手段） 前記目的を達成するための本発明の特徴は、複数の端末
装置が共通ラインにより接続され、制御装置が１文字毎
に同期をとって共通ラインに電文を送出し、各端末装置
は自局あての電文をとり込み他局あての電文を除去する
通信システムにおいて、各端末装置が、自局の端末指定
コードを蓄積する端末指定レジスタ２４と、共通ライン
からの端末指定コードを一時蓄積するラッチ回路２３と
、前記端末指定レジスタ２４の内容と前記ラッチ回路乙
の内容とを比較する比較回路２６と、該比較回路の出力
によりセットされるフリップフロップごと、該フリップ
フロップがセット状態のとき、共通うインからの１文字
受信完了後に外部装置に通知（割込信号）するゲート回
路と、文字情報を送出する手段１７とを有する不要受信
データ除去回路にある。

（作用） 上記不要受信データ除去回路は、共通ラインの信号のう
ち自局あての信号のみを比較回路により判別して、外部
のプロセッサに引渡す。従って、プロセッサは大量の不
要データの選別及び除去を行なう必要がないので、その
処理能力が向上し、従って本発明の目的が達成される。

（実施例） 第１図は本発明の実施例を示す回路図であって、第４図
のシリアル／パラレル変換部に相当するものである。第
４図のシリアル／パラレル変換部は、第１図の回路では
データバスライン１０１　　ドライ、７レシーバＤＶ／
ＲＶ２０、内部バス（９）、シリアル／パラレル変換回
路２１、Ｒ−データ１６、Ｓ−データ１７．１文字受信
完了線路、および制御線であるＷＲｌｌ、ＲＤ　１２、
Ｃ８１３、から構成されている。

マイクロプロセッサ（図示なし）に接続するデータバス
ライン１０はドライバ／レシーバ（以下ＤＶ／ＲＶ　）
２０に接続され、これを通ったデータが流れる内部バス
加はシリアル／パラレル変換回路（以下ＶＰ）２１、シ
リアルデータからパラレルデータに変換されたデータを
一時蓄えるラッチ（ＬＡＴＣＨ）２３、端末指定コード
を保持しておく端末指定コードＲＥＧ２４、と接続され
ている。端末指定コードを判定する比較器（以下ＣＯＭ
Ｐ）２７はラッチ回路ると端末指定ＲＥＧ回路２４から
のデータが一致すると、一致フリップフロップ２７をセ
ットし回路２１から出力される１文字受信完了信号線昂
を接／断するゲー）２９を有効にし、以降の１文字受信
完了毎に出力端子１９のＲ−ＩＰＴ（受信割込み、）を
動作させる。

他の入力端子ＷＲ１１はマイクロプロセッサから回路２
１への制御データおよび送信データを書き込む信号線、
入力端子ＲＤ　１２は、受信データを回路２１から内部
バス加に出力するための信号で、ドライバ／レシーバ回
路加と、マイクロプロセッサに送出するかラッチ回路２
３に書き出すかをセレクトするセレクタ５ＥＬ２２に接
続されている。又入力端子Ｃ８１３は変換回路２１を外
部からアクセスする為の信号でセレクタ回路２２に接続
されマイクロプロセッサからのアクセスか、ラッチ回路
ｚ３への書き出しかをセレクタ回路２２によりセレクト
される。

又、入力端子Ｅ　Ｎ　Ｂ　１４は一致フリップフロップ
２７に接続され一致フリップフロップ２７をリセットす
ることによりラッチ２３、ＣＯＭＰ２６を有効にする為
の指示線である。又、入力端子ＡＤＨＳＥ’ｒ　１５は
回路２４に端末指定コードをセットするためのストロー
ブ信号である。

制御装置とのシリアルデータラインは送信データライン
１７（Ｓ−データ）と受信データライン１６（Ｒ−デー
タ）であシ各々変換回路２１に接続される。又、送信デ
ータ受入可能となると有効になる５−ＩＰＴ１８はマイ
クロプロセッサと接続される。

又、ラッチ回路器にデータをセットするタイミングを生
成する微分回路２５は、変換回路２１の１文字受信完了
線路に接続され、１文字受信完了線路がアクティブにな
った時点で、変換回路２１からデータを読出す。この時
、一致フリップフロップ２７がオンとなっていると、こ
の動作はセレクタ回路２２によシ無視される。

次に本発明の詳細な説明する。第２図は本発明の動作タ
イムチャートである。

先ず、端末指定コードをレジスタ回路２４にライン１５
を使いセットする。例ではＡＡ’とする。その後ライン
１４をアクティブにし一致フリップフロップ２７をクリ
アする。こうすることにょシ、ラッチ２３、ＣＯＭＰ２
６が有効になる。その後、受信データが１文字入る毎に
ライン路がアクティブになるが、ゲート回路四がディア
クティブの為、ライン１９は有効とならず、回路５が動
作することによシセレクタ回路２２を通し変換回路２１
の面入力が有効となり受信データが内部バス３０に出力
される（例で’ＡＯ’　）。そのデータゝＡＯ’を微分
回路５の立下りエツジでレジスタ回路路に保持する。そ
の保持データ（ゝＡＯ′）と、先にレジスタ回路２４に
セットしであるデータ（’ＡＡ’　）を比較するが一致
していないので回路２７はアクティブにならない（図中
Ｑ点）。

同様に次の受信データを回路器に保持する（例ではゝＡ
Ａ’）。このデータとレジスタ回路２４のデータを比較
した時一致するので一致フリップフロップ２７をセット
し次からのライン路をマイクロプロセッサに通知するゲ
ート２９が開く（図中Ｒ点）。こうすることによシ、端
末指定コードが来るまでマイクロプロセッサは受信デー
タについて関知しないですむ。

（発明の効果） 以上詳細に説明したように、本発明によればシリアル／
パラレル変換部に端末指定コード判定回路と受信完了信
号線を接／断する回路を設けたので、専用のプロセッサ
を設けることなくマイクロプロセッサの実効処理スピニ
ドが上ることにより、多様な処理をこなす効果が期待で
きる。

また、無効データを無視する処理が必要なくなり、制御
プログラムが簡単になりメモリ容量の削減も期待出来る
。

なお、本発明は一文字毎に同期をとシ判定することが出
来るため相手の伝送タイミングに左右されないので汎用
端末にも適用可能である。又フレーム同期方式のごとき
フレームでの同期をとる必要がないので、フラグの後の
アドレスを判定する必要がなく、従って回路構成が簡単
になる。

【図面の簡単な説明】

第１図は本発明による不要受信データ除去回路、第２図
はその動作タイムチャート、第３図は複数端末を共通ラ
インに接続した通信システム、第４図は従来の端末装置
のブロック図である。 ２１ニジリアルパラレル変換回路、２３：ランチ回路、
２４：端末指定レジスタ、２６：比較回路、２７：フリ
ップフロップ、２９＝ゲ一ト回路。

Claims (1)

1. 【特許請求の範囲】 複数の端末装置が共通ラインにより接続され、制御装置
   が１文字毎に同期をとって共通ラインに電文を送出し、
   各端末装置は自局あての電文をとり込み他局あての電文
   を除去する通信システムにおいて、 （ａ）各端末装置が、自局の端末指定コードを蓄積する
   端末指定レジスタ（２４）と、 （ｂ）共通ラインからの端末指定コードを一時蓄積する
   ラッチ回路（２３）と、 （ｃ）前記端末指定レジスタ（２４）の内容と前記ラッ
   チ回路（２３）の内容とを比較する比較回路（２６）と
   、（ｄ）該比較回路の出力によりセットされるフリップ
   フロップ（２７）と、 （ｅ）該フリップフロップがセット状態のとき、共通ラ
   インからの１文字受信完了後に外部装置に通知するゲー
   ト回路（２９）及び文字情報を送出する手段（１７）と
   を有することを特徴とする不要受信データ除去回路。