JPS63255759A - 制御システム - Google Patents

制御システム

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JPS63255759A
JPS63255759A JP62091194A JP9119487A JPS63255759A JP S63255759 A JPS63255759 A JP S63255759A JP 62091194 A JP62091194 A JP 62091194A JP 9119487 A JP9119487 A JP 9119487A JP S63255759 A JPS63255759 A JP S63255759A
Authority
JP
Japan
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serial
data
ram
bus
control
Prior art date
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Application number
JP62091194A
Other languages
English (en)
Inventor
Sukeyuki Hirokawa
広川　祐之
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
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  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Control By Computers (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＣＰＵによる制御システムに関し、特にホ
ストＣＰＵの負荷を軽減した制御システムに関するもの
である。
〔従来の技術〕
第１図は従来の制御システムを説明するため特定機能と
して通信を考えた場合のブロック図であり、図において
１．１′はそれぞれ異なるシステムであり２はこのシス
テム間のシリアル通信を行う信号線、３は通信を制御す
る制御線である。また４、４′はＣＰＵ　（マイクロコ
ンピュータ等）、５．５′はこのシステム１．１′のプ
ログラム及びデータが格納されているＲＯＭ、６，６′
はデータ領域のＲＡＭ、７．７　’はシステム１．１′
間の通信を行うシリアルＩ１０．８．９はシステム１．
１′固有のＩｌｏであり複数存在することもある。１０
．１０’はＣＰＵ４，４’からのシステムバスでありア
ドレスバス・データバス・制御信号ハス等が含まれる。
次に動作について説明する。各システム１．１′とも、
ＲＯＭ５．５’に格納されたプログラムに従って独立に
動作する。ＣＰＵ４，４’はシステムハス１０．１０’
を介して、ＲＯＭ５．５’よりプログラムをロードし、
必要に応じてＲＡＭ６゜６′にリード／ライトする。ま
たこれらＣＰＵ４゜４′はシステムバス１０，１０’を
介してｌ１０８．９等の状態を監視し各状態に対応した
処理を行う。ある状態において、おたがいのシステムの
同期や情報の交換が必要となると、ＣＰＵ４，４’はシ
リアルｌ１０７．７’を用いる。一方のシステムｌが他
方のシステム１′へ情報を送る場合、まずＣＰＵ４はシ
リアル■１０７が送信可能かどうか調べ不可の場合は、
可能になるまで待つ。次に制御信号３を使用して相手側
に信号を送ることを知らせ、シリアルｌ１０７に対して
はデータを送るように指示をする。シリアルｌ１０７は
、ＣＰＵ４からの命令をうけ信号線２にデータを出力す
る。他方のシステム１′のシリアルｌ１０７’はデータ
を受は取るとＣＰＵ４　’に対して受信が終了したこと
を知らせるか、内部のフラグを立てる。ＣＰＵ４’はこ
の信号を受は取るか、シリアルｌ１０７’の状態を監視
するかしてデータを受は取ったことを認識するとシリア
ルｌ１０７’よりシステム１からの情報を読み取り、必
要であればＲＡＭ６’に格納して処理を行う、複数のデ
ータを送る場合は、この繰り返しである。またシステム
１′よりシステム１にデータを送る場合も上記と同様の
手順で行われる。
〔発明が解決しようとする問題点〕
従来の制御システムは以上のように構成されているので
、各システム１．１′のＣＰｔＪ４，４’は、各システ
ム固有のｌ１０８．９等の処理に専任するのではなく、
システム間の通信を行うためシリアルｌ１０７．７’の
制御及び同期に大きくの処理時間を取られてしまう。そ
のため大量のデータの情報交換を行うためにはＣＰＵ４
，４’に対してより大きな処理能力が要求されるなどホ
ストＣＰＵの負荷が大きいという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ホス）ＣＰＵの負荷が軽減された制御システ
ムを得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る制御システムは、機能ユニットの少なく
とも１つを特定機能（たとえばシリアルＩ　１０）と、
その特定機能を制御するコントロール手段と、ホストバ
スと上記コントロール手段の両方よりアクセス可能なデ
ュアルポートＲＡＭを同一基板上に有する専用コントロ
ールＬＳ（で構成したものである。
〔作用〕
この発明においては、上記専用コントロールＬＳＩに設
けられたデュアルポートＲＡＭが外部。
内部の両方より自由にアクセスできることにより、ホス
トＣＰＵは特定機能との複雑な同期を取る必要がなくな
り、また上記特定機能の制御はすべてＬＳＩ内部のコン
トロール手段が行うからホストＣＰＵの負荷が軽減でき
る。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による制御システムに用いる専用
コントロールＬＳＩを示すブロック図であり本実施例は
特定機能としてシリアル通信を考えている。第１図にお
いて２１は通信を行うためのシリアルＩ１０．２２はこ
のシリアルｌ１０２１等をコントロールするマイクロコ
ントローラ、２３はマイクロコントローラ２２のプログ
ラム、データ等が格納されるＲＯＭ、２４はマイクロコ
ントローラ２２のデータ領域であるＲＡＭである。２５
はマイクロコントローラ２２からの制御信号、アドレス
信号、データ信号などが接続されている内部システム・
バスである。２６は外部からのデータ信号、アドレス信
号が接続される外部アドレス・データバス、２７は外部
からの制御信号が接続されている外部制御バスである。
２８は外部信号を内部タイミングに合わせられたホスト
システムバスであり、２９はこのタイミングを作るため
のバスインターフェースである。３０は、このＬＳＩを
コントロールするためのリセット信号等のシステム制御
信号、３１はシステム制御信号３０に基づき内部動作を
コントロールするタイミング制御回路である。３２は、
ホストシステムバス２８と内部システムバス２５の両方
よりアクセスできるデュアルポートＲＡＭである。
また第２図は第１図の専用コントロールＬＳＩを用いた
この発明の一実施例を示すブロック図であり、図におい
て第４図と同一符号は同一部分であり、１１．１１’は
第１図に示す専用コントロールＬＳＩである。専用コン
トロールＬＳ　Ｉ　１１゜１１’に”！、シ’Ｊフルｌ
１０２１．　２１　’、デュアルボー）ＲＡＭ３２．３
２’及びコントロール部１２．１２’が含まれる。また
コントロール部１２．１２’はマイクロコントローラ２
２．ＲＯＭ２３．ＲＡＭ２４等が含まれている。
次に動作について説明する。
第１図において、専用コントロールＬＳＩ内部のマイク
ロコントローラ２２は、動作可能となると内部システム
バス２５を介してＲＯＭ２３よりプログラムをロードし
、プログラムに記述されたシーケンスで動作する。シリ
アル１１０２１はこの動作の中で特定のモードに設定さ
れ、送受信可能な状態となる。以下送信時、受信特別々
に説明する。
〈受信時〉 マイクロコントローラ２２はシリアルｌ１０２１が受信
を完了したかどうかをソフトウェアでポーリングしてサ
ーチするかシリアルｌ１０２１よりの割込み信号にて認
識する。データを受信したことを認識すると該データを
内部システムバス２５を介してＲＡＭ２４に一時退避す
るか、直接デュアルボー）ＲＡＭ３２へ転送する。一時
ＲＡＭ２４へ退避した場合は、複数の受信データに対し
て前処理を行ったのち、デュアルボー）ＲＡＭ３２へ転
送することが可能となる。外部よりこの受信データを読
む場合は、ホストアドレス・データバス２６．ホスト制
御バス２７を介してデュアルポートＲＡＭ３２の内容を
リードすれば良い。
く送信時〉 外部より送信したいデータをホストアドレス・データバ
ス２６．ホスト制御バス２７を介してデュアルポートＲ
ＡＭ３２ヘライトする。内部のマイクロコントローラ２
２は、デュアルポートＲＡＭ３２に転送データがライト
されたことを認識するとシリアルｌ１０２１が送信可能
な状態になるのを待つ。シリアルＩ１０が送信可能にな
ると、内部システムバス２５を介してデュアルポートＲ
ＡＭ３２より転送データをシリアルｌ１０２１へ転送す
る。転送するデータが複数の場合は上記動作を繰り返す
。
これらの送受信のシーケンスはＲＯＭ２３に格納されて
いるプログラムで記述されている。
次にこの専用コントロールＬＳＩを使用した本発明の一
実施例による制御システムの動作について説明する。
第２図においてシステム１．１′は、ＲＯＭ５゜５′に
格納されたプログラムに従って独立に動作する。ＣＰＵ
４．４’はシステムバス１０，１０’を介してＲＯＭ５
．５’よりプログラムをロードし、必要に応じてＲＡＭ
６．６’をリード／ライトする。またシステムバス１０
．１０’を介して１１０９．１０等の状態を監視し、各
状態に対応した処理を行う、ある状態にておたがいのシ
ステム間の同期や情報の交換が必要になると、ＣＰＵ４
．４′は専用コントロールＬＳＩＩＩ、１１’を用いる
。送信したい場合は、専用コントロールＬＳＩｌ１．１
１’のデュアルポートＲＡＭ３２゜３２′に対して送信
データをライトすれば良い。
逆に受信データを知りたい場合は、デュアルボー）ＲＡ
Ｍ３２．３２’をリードすれば良い。シリアルｌ１０２
１．２１’間の同期、複数のデータの送受信の同期等の
複雑な処理は、内部のコントロール部１２．１２’が行
う。
このように両システムから見ると第３図に示すように共
通のデュアルポートＲＡＭ３２を持つのと等しくなる。
以上のように本実施例ではＣＰＵによる制御システムに
おいて、特定機能としてシリアルＩ１０を専用コントロ
ールＬＳＩで構成し、従来すべてホストＣＰＵが行って
いた他システムのシリアルＩｌｏとの同期、複数データ
の送受信の同期等の複雑な処理を上記専用コントロール
ＬＳＩに集積化された内部コントロール手段で行うよう
にしたから、ホス）ＣＰＵの負荷が大幅に削減できる効
果がある。
なお、上記実施例では、特定機能としてシリアルＩ１０
を設けたものを示したが、シリアルＩ１０以外の機能を
設けてもよい。
また、上記実施例では、特定機能を１つ設けたものを示
したが複数の同一機能を設けても、複数の異なる機能を
設けてもまたこの２つの組合せを設けても良い。
また、上記実施例では、専用コントロールＬＳＩの内部
ＲＡＭとデュアルポートＲＡＭを分離したものを示した
が、共通領域にしても良い。
〔発明の効果〕
以上のように、この発明によればホストＣＰＵが複数の
機能ユニットを制御する制御システムにおいて、上記複
数の機能ユニットの少なくとも１つを特定機能と、その
特定機能を制御するコントロール手段と、ホストバスと
上記コントロール手段の両方よりアクセス可能なデュア
ルポートＲＡＭとを同一基板上に有する専用コントロー
ルＬＳＩで構成し、複雑な特定機能のコントロールを専
用のコントロール部が行いその結果をデュアルポートＲ
ＡＭを用いてホストバスと接続するようにしたからホス
トＣＰＵからのアクセスが容易になり、ホストＣＰＵの
負荷の軽減が可能となる。そのためより高性能のシステ
ムを安価に得られる効果がある。特に特定機能として通
信を考えると、双方のシステムがデュアルポートＲＡＭ
を共有するのと同様の効果があり、大量の情報交換に対
して安価にかつ正確なシステムを作ることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例による制御システムに用い
る専用コントロールＬＳＩを示すブロック図、第２図は
第１図の専用コントロールＬＳＩを用いた本発明の一実
施例による制御システムを説明するためのブロック図、
第３図は本発明の一実施例による制御システムのシステ
ム間における効果を示すブロック図、第４図は従来の制
御システムを説明するためのブロック図である。 １．１′はシステム、２は信号線、３は制御線、４．４
′はＣＰｔＪ、１１．１１’は専用コントロールＬＳＩ
、２１はシリアルＩ１０．２２はマイクロコントローラ
、３２はデュアルポー）ＲＡＭ。

Claims (3)

    【特許請求の範囲】
  1. （１）ホストＣＰＵが複数の機能ユニットを制御する制
    御システムにおいて、 上記複数の機能ユニットの少なくとも１つは、特定機能
    ブロックと、 該特定機能ブロックを制御するコントロール手段と、 上記制御システムのホストバスと上記コントロール手段
    の両方よりアクセスが可能なデュアルポートＲＡＭとを
    一基板上に有する専用コントロールＬＳＩから構成され
    ていることを特徴とする制御システム。
  2. （２）上記コントロール手段はマイクロコンピュータで
    あることを特徴とする特許請求の範囲第１項記載の制御
    システム。
  3. （３）上記コントロール手段は専用ハードウェアである
    ことを特徴とする特許請求の範囲第１項記載の制御シス
    テム。
JP62091194A 1987-04-14 1987-04-14 制御システム Pending JPS63255759A (ja)

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