JPS63255760A - 制御システム - Google Patents
制御システムInfo
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- JPS63255760A JPS63255760A JP62091195A JP9119587A JPS63255760A JP S63255760 A JPS63255760 A JP S63255760A JP 62091195 A JP62091195 A JP 62091195A JP 9119587 A JP9119587 A JP 9119587A JP S63255760 A JPS63255760 A JP S63255760A
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- control
- dual port
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- 230000009977 dual effect Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000004891 communication Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、ＣＰＵによる制御システムに関し、特にホ
ストＣＰＵの負荷を軽減した制御システムに関するもの
である。
ストＣＰＵの負荷を軽減した制御システムに関するもの
である。
第１図は従来の制御システムを説明するための特定機能
として通信を考えた場合のブロック図であり、図におい
て１．１′はそれぞれ異なるシステムであり、２はこの
システム間のシリアル通信を行う信号線、３は通信を制
御する制御線である。
として通信を考えた場合のブロック図であり、図におい
て１．１′はそれぞれ異なるシステムであり、２はこの
システム間のシリアル通信を行う信号線、３は通信を制
御する制御線である。
また４、４′はこのシステムをコントロールするＣＰＵ
（マイクロコンピュータ等）、５．５’はこのシステ
ム１．１′のプログラム及びデータが格納されているＲ
ＯＭ、６，６′はデータ領域のＲＡＭ、７．７ ’はシ
ステムｌ、１′間の通信を行うためのシリアルＩ１０，
８．９は各システム１．１′固有のＩｌｏであり複数存
在することもある。１０．１０’はＣＰＵ４，４’から
のシステムバスであり、アドレス信号、データ信号、制
御信号等が含まれる。
（マイクロコンピュータ等）、５．５’はこのシステ
ム１．１′のプログラム及びデータが格納されているＲ
ＯＭ、６，６′はデータ領域のＲＡＭ、７．７ ’はシ
ステムｌ、１′間の通信を行うためのシリアルＩ１０，
８．９は各システム１．１′固有のＩｌｏであり複数存
在することもある。１０．１０’はＣＰＵ４，４’から
のシステムバスであり、アドレス信号、データ信号、制
御信号等が含まれる。
次に動作について説明する。各システム１．１′ともＲ
ＯＭ５．５’に格納されたプログラムに従って独立に動
作する。ＣＰＵ４，４’は、システムバス１０，１０’
を介してＲＯＭ５．５’よりプログラムをロードし、必
要に応じてＲＡ Ｍ ６ 。
ＯＭ５．５’に格納されたプログラムに従って独立に動
作する。ＣＰＵ４，４’は、システムバス１０，１０’
を介してＲＯＭ５．５’よりプログラムをロードし、必
要に応じてＲＡ Ｍ ６ 。
６′にリード／ライトする。またシステムバス１０．１
０’を介してｌ１０８．９等の状態を監視し、各状態に
対応した処理を行う。ある状態において、お互いのシス
テムの同期や情報の交換が必要になると、ＣＰＵ４，４
’はシリアルｌ１０７゜７′を用いる。一方のシステム
１が他方のシステム１′へ情報を送る場合、まずＣＰｔ
Ｊ４は、シリアルｌ１０７が送信可能かどうか調べ不可
の場合は、可能になるまで待つ。次に制御信号３を使用
して相手側に信号を送ることを知らせ、シリアル１１０
７に対してはデータを送るように指示をする。シリアル
ｌ１０７はＣＰＵ４からの命令をうけ信号線２にデータ
を出力する。他方のシステム１′のシリアルＩ１０？’
はデータを受は取るとＣＰＵ４ ’に対して受信が終了
したことを知らせるか、内部のフラグを立てる。ＣＰＵ
４ ’はこの信号を受は取るか、シリアルｌ１０７′の
状態を監視するかしてデータを受は取ったことを認識す
ると、シリアルｌ１０７’よりシステム１からの情報を
読み取り必要であればＲＡＭ６ ’に格納して処理を行
う。複数のデータを送る場合はこの繰り返しである。ま
たシステム１′よりシステム１にデータを送る場合も上
記と同様の手順で行われる。
０’を介してｌ１０８．９等の状態を監視し、各状態に
対応した処理を行う。ある状態において、お互いのシス
テムの同期や情報の交換が必要になると、ＣＰＵ４，４
’はシリアルｌ１０７゜７′を用いる。一方のシステム
１が他方のシステム１′へ情報を送る場合、まずＣＰｔ
Ｊ４は、シリアルｌ１０７が送信可能かどうか調べ不可
の場合は、可能になるまで待つ。次に制御信号３を使用
して相手側に信号を送ることを知らせ、シリアル１１０
７に対してはデータを送るように指示をする。シリアル
ｌ１０７はＣＰＵ４からの命令をうけ信号線２にデータ
を出力する。他方のシステム１′のシリアルＩ１０？’
はデータを受は取るとＣＰＵ４ ’に対して受信が終了
したことを知らせるか、内部のフラグを立てる。ＣＰＵ
４ ’はこの信号を受は取るか、シリアルｌ１０７′の
状態を監視するかしてデータを受は取ったことを認識す
ると、シリアルｌ１０７’よりシステム１からの情報を
読み取り必要であればＲＡＭ６ ’に格納して処理を行
う。複数のデータを送る場合はこの繰り返しである。ま
たシステム１′よりシステム１にデータを送る場合も上
記と同様の手順で行われる。
従来の制御システムは以上のように構成されているので
、各システム１．１′のＣＰＵ４，４’は各システム固
有のｌ１０８．９等の処理に専任するのではなく、シス
テム間の通信を行うためシリアルｌ１０７．７’の制御
及び同期に多くの処理時間を取られてしまう。そのため
大量のデータの情報交換を行うためには、ＣＰ’Ｕ４，
４’に対してより大きな処理能力が要求されるなどホス
トＣＰＵの負荷が大きいという問題点があった。
、各システム１．１′のＣＰＵ４，４’は各システム固
有のｌ１０８．９等の処理に専任するのではなく、シス
テム間の通信を行うためシリアルｌ１０７．７’の制御
及び同期に多くの処理時間を取られてしまう。そのため
大量のデータの情報交換を行うためには、ＣＰ’Ｕ４，
４’に対してより大きな処理能力が要求されるなどホス
トＣＰＵの負荷が大きいという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ホストＣＰＵの負荷が軽減された制御シス
テムを得ることを目的とする。
れたもので、ホストＣＰＵの負荷が軽減された制御シス
テムを得ることを目的とする。
この発明に係る制御システムは、機能ユニットの少なく
とも１つを特定機能（たとえばシリアルｌ１０）と、そ
の特定機能を制御するコントロール手段と、ホストバス
と上記コントロール手段の両方よりアクセス可能なデュ
アルポートＲＡＭと、このデュアルポートＲＡＭのどの
領域がアクセスされたかを知ることのできるアクセスフ
ラグを同一基板上に有する専用コントロールＬＳＩで構
成したものである。
とも１つを特定機能（たとえばシリアルｌ１０）と、そ
の特定機能を制御するコントロール手段と、ホストバス
と上記コントロール手段の両方よりアクセス可能なデュ
アルポートＲＡＭと、このデュアルポートＲＡＭのどの
領域がアクセスされたかを知ることのできるアクセスフ
ラグを同一基板上に有する専用コントロールＬＳＩで構
成したものである。
この発明においては、上述の専用コントロールＬＳＩに
設けられたデュアルポートＲＡＭが外部。
設けられたデュアルポートＲＡＭが外部。
内部の両方より自由にアクセスできることにより、ホス
トＣＰＵは特定機能との複雑な同期を取る必要がなくな
り、また上記特定機能の制御はすべてＬＳＩ内部のコン
トロール手段が行うからホストＣＰＵの負荷が軽減でき
る。さらに上記専用コントロールＬＳＩはアクセスフラ
グが集積されているから、デュアルポートＲＡＭのアク
セス状況が容易に判断できるようになり、ホスト側、内
部からのデュアルポートＲＡＭへのアクセスが容易とな
り、ホストＣＰＵの負荷がさらに軽減できる。
トＣＰＵは特定機能との複雑な同期を取る必要がなくな
り、また上記特定機能の制御はすべてＬＳＩ内部のコン
トロール手段が行うからホストＣＰＵの負荷が軽減でき
る。さらに上記専用コントロールＬＳＩはアクセスフラ
グが集積されているから、デュアルポートＲＡＭのアク
セス状況が容易に判断できるようになり、ホスト側、内
部からのデュアルポートＲＡＭへのアクセスが容易とな
り、ホストＣＰＵの負荷がさらに軽減できる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による制御システムに用いる専用
コントロールＬＳＩを示すプロ・７り図であり、本実施
例は特定機能としてシリアル通信を考えている。第１図
において２１は通信を行うためのシリアルＩ１０．２は
このシリアルＩ１０へのデータの入出力を行う信号線、
３は通信を制御する制御線である。２２はシリアルｌ１
０２１等をコントロールするマイクロコントローラ、２
３はマイクロコントローラ２２のプログラム・データ等
が格納されているＲＯＭ、２４はマイクロコントローラ
２２のデータ領域であるＲＡＭ、２５はマイクロコント
ローラ２２からの制御信号、アドレス信号データ信号な
どが接線されている内部システムバスである。２６は外
部からのデータ信号、アドレス信号が接線される外部ア
ドレス・データバス、２７は外部からの制御信号が接線
されている外部制御バスである。２８は外部信号を内部
タイミングに合わせられたホストシステムバスであり２
９はこのタイミングを作るためのバスインターフェース
である。３０はこのＬＳＩをコントロールするためのリ
セット信号等のシステム制御信号、３１はシステム制御
信号３０に基づき内部動作をコントロールするタイミン
グ制御回路である。３２はホストシステムバス２８と内
部システムバス２５の両方よりアクセスできるデュアル
ポートＲＡＭである。３３は、このデュアルポートＲＡ
Ｍのアクセス状態を示すアクセスフラグである。
図は本発明の一実施例による制御システムに用いる専用
コントロールＬＳＩを示すプロ・７り図であり、本実施
例は特定機能としてシリアル通信を考えている。第１図
において２１は通信を行うためのシリアルＩ１０．２は
このシリアルＩ１０へのデータの入出力を行う信号線、
３は通信を制御する制御線である。２２はシリアルｌ１
０２１等をコントロールするマイクロコントローラ、２
３はマイクロコントローラ２２のプログラム・データ等
が格納されているＲＯＭ、２４はマイクロコントローラ
２２のデータ領域であるＲＡＭ、２５はマイクロコント
ローラ２２からの制御信号、アドレス信号データ信号な
どが接線されている内部システムバスである。２６は外
部からのデータ信号、アドレス信号が接線される外部ア
ドレス・データバス、２７は外部からの制御信号が接線
されている外部制御バスである。２８は外部信号を内部
タイミングに合わせられたホストシステムバスであり２
９はこのタイミングを作るためのバスインターフェース
である。３０はこのＬＳＩをコントロールするためのリ
セット信号等のシステム制御信号、３１はシステム制御
信号３０に基づき内部動作をコントロールするタイミン
グ制御回路である。３２はホストシステムバス２８と内
部システムバス２５の両方よりアクセスできるデュアル
ポートＲＡＭである。３３は、このデュアルポートＲＡ
Ｍのアクセス状態を示すアクセスフラグである。
また第２図は第１図の専用コントロールＬＳＩを用いた
この発明の一実施例を示すブロック図であり、図におい
て第４図と同一符号は同一部分であり、１１．１１’は
第１図に示す専用コントロールＬｓＩである。専用コン
トロールＬＳ Ｉ １１゜１１′にはシリアルｌ１０２
１．２１’、デュアルポートＲＡＭ３２．３２’、アク
セスフラグ３３．３３’及びコントロール部１２．１２
’が含まれる。コントロール部１２．１２’は第２図に
おけるマイクロコントローラ２２．ＲＯＭ２３゜ＲＡＭ
２４等が含まれている。
この発明の一実施例を示すブロック図であり、図におい
て第４図と同一符号は同一部分であり、１１．１１’は
第１図に示す専用コントロールＬｓＩである。専用コン
トロールＬＳ Ｉ １１゜１１′にはシリアルｌ１０２
１．２１’、デュアルポートＲＡＭ３２．３２’、アク
セスフラグ３３．３３’及びコントロール部１２．１２
’が含まれる。コントロール部１２．１２’は第２図に
おけるマイクロコントローラ２２．ＲＯＭ２３゜ＲＡＭ
２４等が含まれている。
次に動作について説明する。第１図において、専用コン
トロールＬＳＩ内部のマイクロコントローラ２２は動作
可能となると内部システムバス２５を介して、ＲＯＭ２
３よりプログラムをロードし、プログラムに記述された
シーケンスで動作する。シリアルｌ１０２１はこの動作
の中で特定のモードに設定され、送受信可能な状態とな
る。以下送信時、受信特別々に説明する。
トロールＬＳＩ内部のマイクロコントローラ２２は動作
可能となると内部システムバス２５を介して、ＲＯＭ２
３よりプログラムをロードし、プログラムに記述された
シーケンスで動作する。シリアルｌ１０２１はこの動作
の中で特定のモードに設定され、送受信可能な状態とな
る。以下送信時、受信特別々に説明する。
〈受信時〉
マイクロコントローラ２２はシリアルｌ１０２■が受信
を完了したかどうかをソフトウェアでポーリングしてサ
ーチするか、シリアルｌ１０２１よりの割込み信号にて
認識する。データを受信したことを認識すると該データ
を内部システムバス２５を介してＲＡＭ２４に一時待避
するか、直接デュアルポートＲＡＭ３２へ転送する。一
時ＲＡＭ２４へ待避した場合は複数の°受信データに対
して前処理を行ったのちデュアルポートＲＡＭ３２へ転
送することが可能となる。デュアルポートＲＡＭ３２ヘ
データが転送された時その領域に対応したアクセスフラ
グ３３をハードウェア又はソフトウェアでセットする。
を完了したかどうかをソフトウェアでポーリングしてサ
ーチするか、シリアルｌ１０２１よりの割込み信号にて
認識する。データを受信したことを認識すると該データ
を内部システムバス２５を介してＲＡＭ２４に一時待避
するか、直接デュアルポートＲＡＭ３２へ転送する。一
時ＲＡＭ２４へ待避した場合は複数の°受信データに対
して前処理を行ったのちデュアルポートＲＡＭ３２へ転
送することが可能となる。デュアルポートＲＡＭ３２ヘ
データが転送された時その領域に対応したアクセスフラ
グ３３をハードウェア又はソフトウェアでセットする。
複数のデータを送った場合は複数のアクセスフラグがセ
ットされる。ホスト側（外部）よりこの受信データをリ
ードする場合は、外部アドレス・データバス２６．外部
制御バスを介してまずアクセスフラグ３３を読む。新し
いデータが格納されている領域は、アクセスフラグがセ
ットされているのでセントされているフラグに対応した
デュアルポー）ＲＡＭをリードすれば良い。ホスト側よ
り新しいデータが格納されているデュアルポートＲＡＭ
をリードすると、それに対応するアクセスフラグはハー
ドウェア又はソフトウェアでリセットされる。
ットされる。ホスト側（外部）よりこの受信データをリ
ードする場合は、外部アドレス・データバス２６．外部
制御バスを介してまずアクセスフラグ３３を読む。新し
いデータが格納されている領域は、アクセスフラグがセ
ットされているのでセントされているフラグに対応した
デュアルポー）ＲＡＭをリードすれば良い。ホスト側よ
り新しいデータが格納されているデュアルポートＲＡＭ
をリードすると、それに対応するアクセスフラグはハー
ドウェア又はソフトウェアでリセットされる。
〈送信時〉
ホストＣＰＵより送イ言したいデータを、ホストアドレ
ス・データバス２６．ホスト制御バス２７を介してデュ
アルポートＲＡＭ３２ヘライトする。
ス・データバス２６．ホスト制御バス２７を介してデュ
アルポートＲＡＭ３２ヘライトする。
このとき、ライトされたデュアルポー）ＲＡＭ３２に対
応するアクセスフラグ３３もセットされる。
応するアクセスフラグ３３もセットされる。
内部マイクロコントローラ２２は、デュアルポー）ＲＡ
Ｍ３２に転送データがライトされたことを認識すると、
アクセスフラグ３２のセットされているデュアルポート
ＲＡＭ３２の内容を読み、シリアルｌ１０２１が転送可
能な状態かを確認し、転送可能になったらデュアルポー
トＲＡＭ３２がら読んだデータを内部システムバス２５
を介してシリアルｌ１０２１へ転送する。転送するデー
タが複数の場合は上記動作を繰り返す。
Ｍ３２に転送データがライトされたことを認識すると、
アクセスフラグ３２のセットされているデュアルポート
ＲＡＭ３２の内容を読み、シリアルｌ１０２１が転送可
能な状態かを確認し、転送可能になったらデュアルポー
トＲＡＭ３２がら読んだデータを内部システムバス２５
を介してシリアルｌ１０２１へ転送する。転送するデー
タが複数の場合は上記動作を繰り返す。
これらの送受信のシーケンスは、ＲＯＭ２３に格納され
ているプログラムで記述されている。
ているプログラムで記述されている。
次にこの専用コントロールＬＳＩを使用した本発明の一
実施例による制御システムの動作について説明する。第
２図においてシステム１．１′はＲＯＭ５．５’に格納
されたプログラムに従って独立に動作する。ＣＰＵ４，
４’はシステムバス１０．１０’を介してＲＯＭ５．５
’よりプログラムをロードし、必要に応じてＲＡＭ６．
６’をリード／ライトする。またシステムバス１０．１
０′を介してｌ１０９．１０等の状態を監視し、各状態
に対応した処理を行う。ある状態にておたがいのシステ
ム間の同期や情報の交換が必要になるとＣＰｔＪ４，４
’は専用コントロールＬＳＩ１１．１１’を用いる。シ
ステムｌよりシステム１′に送信する場合を考える。Ｃ
ＰＵ４はシステムバス１０を介してデュアルポートＲＡ
Ｍ３２へ転送データをライトする（複数も可）。この時
ライトされたデュアルポートＲＡＭのアクセスフラグ３
３がセ・ノドされる。コントロール部１２はアクセスフ
ラグ３３を見て、セットされているデュアルポートＲＡ
Ｍ３２の内容をシリアルｌ１０２１に書きシステム１′
側へデータを送信する。この時読まれたデュアルポート
ＲＡＭ３２に対応するアクセスフラグ３３はリセットさ
れる。シリアルｌ１０２１’はシリアルｌ１０２１から
のデータを受信すると、コントロール部１２′へ受信が
完了したことを知らせる。コントロール部１２′はシリ
アルｌ１０２１’より受信データをリードし、デュアル
ボー）ＲＡＭ３２’ヘライトする。この時対応するアク
セスフラグ３３′もセットされる。
実施例による制御システムの動作について説明する。第
２図においてシステム１．１′はＲＯＭ５．５’に格納
されたプログラムに従って独立に動作する。ＣＰＵ４，
４’はシステムバス１０．１０’を介してＲＯＭ５．５
’よりプログラムをロードし、必要に応じてＲＡＭ６．
６’をリード／ライトする。またシステムバス１０．１
０′を介してｌ１０９．１０等の状態を監視し、各状態
に対応した処理を行う。ある状態にておたがいのシステ
ム間の同期や情報の交換が必要になるとＣＰｔＪ４，４
’は専用コントロールＬＳＩ１１．１１’を用いる。シ
ステムｌよりシステム１′に送信する場合を考える。Ｃ
ＰＵ４はシステムバス１０を介してデュアルポートＲＡ
Ｍ３２へ転送データをライトする（複数も可）。この時
ライトされたデュアルポートＲＡＭのアクセスフラグ３
３がセ・ノドされる。コントロール部１２はアクセスフ
ラグ３３を見て、セットされているデュアルポートＲＡ
Ｍ３２の内容をシリアルｌ１０２１に書きシステム１′
側へデータを送信する。この時読まれたデュアルポート
ＲＡＭ３２に対応するアクセスフラグ３３はリセットさ
れる。シリアルｌ１０２１’はシリアルｌ１０２１から
のデータを受信すると、コントロール部１２′へ受信が
完了したことを知らせる。コントロール部１２′はシリ
アルｌ１０２１’より受信データをリードし、デュアル
ボー）ＲＡＭ３２’ヘライトする。この時対応するアク
セスフラグ３３′もセットされる。
複数データの場合は上記動作が繰り返される。システム
１′のＣＰＵ４’はアクセスフラグ３３′・のセットさ
れているデュアルボー）ＲＡＭ３２’の内容が新しく送
られてきたデータであることを判断できる。
１′のＣＰＵ４’はアクセスフラグ３３′・のセットさ
れているデュアルボー）ＲＡＭ３２’の内容が新しく送
られてきたデータであることを判断できる。
このように両方のシステムから見ると第３図に示すよう
に共通のデュアルポートＲＡＭ３２を持っているのと等
しくなる。特にアクセスフラグ３３を持つことにより片
方のシステムより他のシステムのアクセス状態（新規デ
ータの書き込み）が判断できる。
に共通のデュアルポートＲＡＭ３２を持っているのと等
しくなる。特にアクセスフラグ３３を持つことにより片
方のシステムより他のシステムのアクセス状態（新規デ
ータの書き込み）が判断できる。
以上のように本実施例ではＣＰＵによる制御システムに
おいて、特定機能としてシリアルＩ１０を専用コントロ
ールＬＳＩで構成し、従来すべてホストＣＰＵが行って
いた他システムのシリアルＩ１０との同期、複数データ
の送受信の同期等の複雑な処理を上記専用コントロール
ＬＳＩに集積化された内部コントロール手段で行うよう
にしたから、ホストＣＰＵの負荷が大幅に削減できる効
果がある。
おいて、特定機能としてシリアルＩ１０を専用コントロ
ールＬＳＩで構成し、従来すべてホストＣＰＵが行って
いた他システムのシリアルＩ１０との同期、複数データ
の送受信の同期等の複雑な処理を上記専用コントロール
ＬＳＩに集積化された内部コントロール手段で行うよう
にしたから、ホストＣＰＵの負荷が大幅に削減できる効
果がある。
なお、上記実施例では特定機能としてシリアルＩ１０を
設けたものを示したが、シリアルＩ１０以外の機能を設
けても良い。
設けたものを示したが、シリアルＩ１０以外の機能を設
けても良い。
また、上記実施例では特定機能を１つ設けたものを示し
たが複数の同一機能を設けても、複数の異なる機能を設
けても、またこの２つの組合せを設けても良い。
たが複数の同一機能を設けても、複数の異なる機能を設
けても、またこの２つの組合せを設けても良い。
また上記実施例では、専用コントロールＬＳＩの内部Ｒ
ＡＭとデュアルポートＲＡＭを分離したものを示したが
、共通領域にしても良い。
ＡＭとデュアルポートＲＡＭを分離したものを示したが
、共通領域にしても良い。
以上のように、この発明によればホストＣＰＵが複数の
機能ユニットを制御する制御システムにおいて、上記複
数の機能ユニットの少なくとも１つを特定機能と、その
特定機能を制御するコントロール手段と、ホストバスと
上記コントロール手段の両方よりアクセス可能なデュア
ルポートＲＡＭと、このデュアルポートＲＡＭのどア領
域がアクセスされたかを知ることができるアクセスフラ
グとを同一基板上に有する専用コントロールＬＳＩで構
成し、複雑な特定機能のコントロールを専用のコントロ
ール部が行いその結果をデュアルボー）ＲＡＭを用いて
ホストバスと接続し、かつアクセスフラグを用いて双方
のアクセス状態が容易に判断できるようにしたので、ホ
ストＣＰＵの負荷の軽減が可能となる。そのためより高
性能のシステムを安価に得られる効果がある。特に特定
機能として通信を考えると、双方のシステムがデュアル
ボー）ＲＡＭを共有するのと同様の効果があり、大量の
情報交換に対して安価にかつ正確なシステムを作ること
ができる効果がある。
機能ユニットを制御する制御システムにおいて、上記複
数の機能ユニットの少なくとも１つを特定機能と、その
特定機能を制御するコントロール手段と、ホストバスと
上記コントロール手段の両方よりアクセス可能なデュア
ルポートＲＡＭと、このデュアルポートＲＡＭのどア領
域がアクセスされたかを知ることができるアクセスフラ
グとを同一基板上に有する専用コントロールＬＳＩで構
成し、複雑な特定機能のコントロールを専用のコントロ
ール部が行いその結果をデュアルボー）ＲＡＭを用いて
ホストバスと接続し、かつアクセスフラグを用いて双方
のアクセス状態が容易に判断できるようにしたので、ホ
ストＣＰＵの負荷の軽減が可能となる。そのためより高
性能のシステムを安価に得られる効果がある。特に特定
機能として通信を考えると、双方のシステムがデュアル
ボー）ＲＡＭを共有するのと同様の効果があり、大量の
情報交換に対して安価にかつ正確なシステムを作ること
ができる効果がある。
第１Ｍはこの発明の一実施例による専用コントロールＬ
ＳＩに用いる専用コントロールＬＳ Ｉを示すブロック
図、第２図は第１図の専用コントロールＬＳＩを用いた
本発明の一実施例による制御システムを説明するための
ブロック図、第３図は本発明の一実施例による制御シス
テムのシステム間における効果を示すブロック図、第４
図は従来の制御システムを説明するためのブロック図で
ある。 １．１′はシステム、２は信号線、３は制御線、４．４
′はｃｐｕ、１１．１１’は専用コントロールＬＳＩ、
２１はシリアルＩ１０．２２はマイクロコントローラ、
３２はデュアルポートＲＡＭ。
ＳＩに用いる専用コントロールＬＳ Ｉを示すブロック
図、第２図は第１図の専用コントロールＬＳＩを用いた
本発明の一実施例による制御システムを説明するための
ブロック図、第３図は本発明の一実施例による制御シス
テムのシステム間における効果を示すブロック図、第４
図は従来の制御システムを説明するためのブロック図で
ある。 １．１′はシステム、２は信号線、３は制御線、４．４
′はｃｐｕ、１１．１１’は専用コントロールＬＳＩ、
２１はシリアルＩ１０．２２はマイクロコントローラ、
３２はデュアルポートＲＡＭ。
Claims (3)
- （１）ホストＣＰＵが複数の機能ユニットを制御する制
御システムにおいて、 上記複数の機能ユニットの少なくとも１つは、特定機能
ブロックと、 該特定機能ブロックを制御するコントロール手段と、 上記制御システムのホストバスと上記コントロール手段
の両方よりアクセスが可能なデュアルポートＲＡＭと、 該デュアルポートＲＡＭのアクセス状態を示すアクセス
フラグとを一基板上に有する専用コントロールＬＳＩか
ら構成されていることを特徴とする制御システム。 - （２）上記コントロール手段はマイクロコンピュータで
あることを特徴とする特許請求の範囲第１項記載の制御
システム。 - （３）上記コントロール手段は、専用ハードウェアであ
ることを特徴とする特許請求の範囲第１項記載の制御シ
ステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091195A JPS63255760A (ja) | 1987-04-14 | 1987-04-14 | 制御システム |
| DE3807451A DE3807451A1 (de) | 1987-04-14 | 1988-03-08 | Datenuebertragungs-steuereinheit |
| US07/593,600 US5057998A (en) | 1987-04-14 | 1990-10-04 | Data transfer control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091195A JPS63255760A (ja) | 1987-04-14 | 1987-04-14 | 制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255760A true JPS63255760A (ja) | 1988-10-24 |
Family
ID=14019663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091195A Pending JPS63255760A (ja) | 1987-04-14 | 1987-04-14 | 制御システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5057998A (ja) |
| JP (1) | JPS63255760A (ja) |
| DE (1) | DE3807451A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110789A (ja) * | 1993-10-14 | 1995-04-25 | Nec Corp | 非運用系メモリ更新方式 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63255759A (ja) * | 1987-04-14 | 1988-10-24 | Mitsubishi Electric Corp | 制御システム |
| JP3256812B2 (ja) * | 1992-08-03 | 2002-02-18 | 株式会社日立製作所 | 通信制御装置およびプロセッサ装置 |
| DE4231347C1 (de) * | 1992-09-18 | 1993-10-07 | Siemens Ag | Multiprozessorsystem zur Steuerung und Regelung eines Umrichters |
| JPH0744586B2 (ja) * | 1993-02-26 | 1995-05-15 | 日本電気株式会社 | パラレルデータ転送回路 |
| US5448704A (en) * | 1994-03-07 | 1995-09-05 | Vlsi Technology, Inc. | Method for performing writes of non-contiguous bytes on a PCI bus in a minimum number of write cycles |
| US5764907A (en) * | 1994-10-17 | 1998-06-09 | Chrysler Corporation | Computer to microcomputer interface |
| JP3873089B2 (ja) * | 1995-06-07 | 2007-01-24 | 三星電子株式会社 | 互いに非同期の２つのバス間でデータ転送を同期する際の累積時間遅延を低減するもの |
| KR100198879B1 (ko) * | 1996-01-26 | 1999-06-15 | 윤종용 | 오디오 기능을 이용한 컴퓨터 통신 장치 및 방법 |
| US6385704B1 (en) * | 1997-11-14 | 2002-05-07 | Cirrus Logic, Inc. | Accessing shared memory using token bit held by default by a single processor |
| US6405267B1 (en) * | 1999-01-22 | 2002-06-11 | S3 Graphics Co., Ltd. | Command reordering for out of order bus transfer |
| US6385603B1 (en) | 1999-06-14 | 2002-05-07 | International Business Machines Corporation | Joined table expression optimization by query transformation |
| US6370596B1 (en) * | 1999-08-03 | 2002-04-09 | Chameleon Systems, Inc. | Logic flag registers for monitoring processing system events |
| US7130992B2 (en) * | 2001-03-30 | 2006-10-31 | Intel Corporation | Detecting insertion of removable media |
| US7903085B2 (en) * | 2004-09-24 | 2011-03-08 | Wacom Corporation Limited | Electronic device having a position sensor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197917A (ja) * | 1983-04-22 | 1984-11-09 | Mitsubishi Electric Corp | プロセス入出力制御装置 |
| JPS626361A (ja) * | 1985-07-03 | 1987-01-13 | Hitachi Ltd | 複数プロセツサ間デ−タ転送方式 |
| JPS6232561A (ja) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | マルチプロセツサシステムの制御方式 |
| JPS63205757A (ja) * | 1987-02-23 | 1988-08-25 | Fuji Electric Co Ltd | 情報伝送システム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075691A (en) * | 1975-11-06 | 1978-02-21 | Bunker Ramo Corporation | Communication control unit |
| DE2641741C2 (de) * | 1976-09-16 | 1986-01-16 | Siemens AG, 1000 Berlin und 8000 München | Rechenanlage aus mehreren miteinander über ein Sammelleitungssystem verbundenen und zusammenwirkenden Einzelrechnern und einem Steuerrechner |
| US4112490A (en) * | 1976-11-24 | 1978-09-05 | Intel Corporation | Data transfer control apparatus and method |
| US4363093A (en) * | 1980-03-10 | 1982-12-07 | International Business Machines Corporation | Processor intercommunication system |
| JPS57137957A (en) * | 1981-02-20 | 1982-08-25 | Hitachi Ltd | Terminal connection system |
| IT1151351B (it) * | 1982-01-19 | 1986-12-17 | Italtel Spa | Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave |
| US4451884A (en) * | 1982-02-02 | 1984-05-29 | International Business Machines Corporation | Cycle stealing I/O controller with programmable offline mode of operation |
| US4641238A (en) * | 1984-12-10 | 1987-02-03 | Itt Corporation | Multiprocessor system employing dynamically programmable processing elements controlled by a master processor |
| US4764896A (en) * | 1985-07-01 | 1988-08-16 | Honeywell Inc. | Microprocessor assisted memory to memory move apparatus |
| US4724520A (en) * | 1985-07-01 | 1988-02-09 | United Technologies Corporation | Modular multiport data hub |
| US4796232A (en) * | 1987-10-20 | 1989-01-03 | Contel Corporation | Dual port memory controller |
-
1987
- 1987-04-14 JP JP62091195A patent/JPS63255760A/ja active Pending
-
1988
- 1988-03-08 DE DE3807451A patent/DE3807451A1/de active Granted
-
1990
- 1990-10-04 US US07/593,600 patent/US5057998A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197917A (ja) * | 1983-04-22 | 1984-11-09 | Mitsubishi Electric Corp | プロセス入出力制御装置 |
| JPS626361A (ja) * | 1985-07-03 | 1987-01-13 | Hitachi Ltd | 複数プロセツサ間デ−タ転送方式 |
| JPS6232561A (ja) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | マルチプロセツサシステムの制御方式 |
| JPS63205757A (ja) * | 1987-02-23 | 1988-08-25 | Fuji Electric Co Ltd | 情報伝送システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110789A (ja) * | 1993-10-14 | 1995-04-25 | Nec Corp | 非運用系メモリ更新方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3807451A1 (de) | 1988-11-03 |
| DE3807451C2 (ja) | 1991-06-20 |
| US5057998A (en) | 1991-10-15 |
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