JPH04225458A - コンピュータ - Google Patents

コンピュータ

Info

Publication number
JPH04225458A
JPH04225458A JP40753390A JP40753390A JPH04225458A JP H04225458 A JPH04225458 A JP H04225458A JP 40753390 A JP40753390 A JP 40753390A JP 40753390 A JP40753390 A JP 40753390A JP H04225458 A JPH04225458 A JP H04225458A
Authority
JP
Japan
Prior art keywords
bus
data
buses
master
resources
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP40753390A
Other languages
English (en)
Inventor
Yoshikazu Kobayashi
義和 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
Priority to JP40753390A priority Critical patent/JPH04225458A/ja
Publication of JPH04225458A publication Critical patent/JPH04225458A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はコンピュータに関し、特
に複数のバスマスタと複数のリソースを接続するシステ
ムバスを有するコンピュータに関する。
【0002】
【従来の技術】一般にコンピュータに用いられるシステ
ムバスには、プロセッサや入出力制御装置などのバスマ
スタ、および、主記憶装置などのリソースが接続される
。システムバスは、複数のバスマスタが発するアクセス
要求を、所定の手順によってリソースへ伝える。リソー
スは、どのバスマスタからもアクセス可能であり、バス
マスタからの要求はシステムバスを経由して受け取る。 それぞれのバスマスタは、他のバスマスタとは独立して
内部の処理を実行できる。主記憶装置は、プログラムや
データが格納され、バスマスタが必要に応じてアクセス
する。主記憶装置は、どのバスマスタからもアクセスで
きるので、バスマスタ間の通信にも使われる。このよう
に、複数のプロセッサや入出力制御装置と主記憶装置を
システムバスに接続した、マルチプロセッサ構成はコン
ピュータを高速化するための効果的な手段になっている
【0003】従来、この種のコンピュータは図2のブロ
ック図に示されるように、バスマスタ101となる32
ビットプロセッサ103と、16ビットプロセッサ10
4と、8ビット入出力制御装置105、および、リソー
スとなる高速主記憶装置106と大容量主記憶装置10
7が存在し、それらがシステムバス102により接続さ
れている。システムバス102はコントロールバス10
8とアドレスバス109とデータバス110などの信号
線から構成される。
【0004】次に従来例の動作を説明する。コントロー
ルバス108には、システムバス102と接続されたバ
スマスタ101やリソースの状態を初期化するためのリ
セット信号と、システムバス102に接続されるバスマ
スタやリソースの同期をとるためのクロック信号と、複
数のバスマスタから発生するシステムバス使用要求の衝
突を防止するための調停信号と、アドレスの受け取り要
求するアドレスラッチ信号と、データ転送の方向を示す
リード信号やライト信号と、データのビット数を示すサ
イズ信号と、リソースがデータ転送の結果を通知する応
答信号などが伝達される。
【0005】アドレスバス109は、32本のアドレス
信号からなり、最大では2の32乗のアドレス空間をア
クセス可能になっている。高速主記憶装置106と大容
量主記憶装置107は、このアドレス空間内の一部に、
異なる領域を対応させている。データバス110は、3
2本のデータ信号から構成され、最大32ビットのデー
タを並列に転送できる。バスマスタ101は、システム
バスを用いたデータ転送を開始するとき、調停信号を操
作してシステムバスの使用権利を確保する。他のバスマ
スタがシステムバスを使用しているときは、使用中のバ
スマスタが使用権利を放棄するまで待って使用権利を確
保する。このバスマスタ自身が使用権利を確保している
間は、他のバスマスタがシステムバスを使用できない。
【0006】続いて、バスマスタがアドレスバス109
にアドレスを出力し、アドレスラッチ信号を有効にする
ことによって、バスサイクルが始まる。リソースはアド
レスを解析し、リード信号が有効ならばリソース内部の
データを出力し、ライト信号が有効ならばデータをリソ
ース内部に入力する。
【0007】この入出力のための転送時間は、個々のリ
ソースにより異なったり、リソースの状態により異なる
こともある。このため、入出力動作が完了したことを応
答信号を有効にすことによって、リソースはバスマスタ
に通知する。
【0008】応答信号が有効になり、入出力動作が完了
し、バスサイクルの終了を確認したら、バスマスタはシ
ステムバスの使用権利を放棄する。バスサイクルの実行
中は、システムバスが排他的に使用される。バスサイク
ルが終了し、使用権利が放棄されることによって、他の
バスマスタがシステムバスを使用できるようになる。
【0009】このシステムバスでは、32ビットプロセ
ッサが発する32ビットデータを1回のバスサイクルで
転送する。また、バスマスタがサイズ信号を調整するこ
とによって、32ビットプロセッサ103と16ビット
プロセッサ104が発する16ビットデータの転送や、
8ビット入出力装置105を含むバスマスタが発する8
ビットデータの転送も1回のバスサイクルを要する。
【0010】高速主記憶装置106と大容量主記憶装置
107は、このアドレス空間内の一部に、異なる領域を
対応させている。したがって、それぞれの主記憶装置は
、指定されたアドレスによって、自身が選択されている
ことを検出したときのみ、他の主記憶装置に干渉するこ
と無く動作できる。バスマスタはサイズ信号を指定する
ことによって、32ビットまたは16ビットまたは8ビ
ットからなるデータサイズによるバスサイクルを開始す
る。16ビットのバスサイクルでは、32本のデータ信
号の内16本が意味を持ち、残りの16本のデータ信号
は無意味な値を持っている。また、8ビットのバスサイ
クルでは、32本のデータ信号の内8本が意味を持ち、
残りの24本のデータ信号は無意味な値を持っている。
【0011】リソースはサイズ信号を参照し、意味のあ
るデータ信号だけを用いて、データサイズが異なるバス
マスタからのアクセスを達成できる。
【0012】
【発明が解決しようとする課題】この従来のコンピュー
タでは、バスサイクルが必要とする時間は、リソースの
転送時間に依存するために、個々のリソースにより異な
ったり、リソースの状態により異なることもある。転送
時間が長いリソースがアクセスされていると、バスサイ
クルが長時間になるため、他のバスマスタのアクセス要
求が待たなければならず、他のバスマスタの動作速度を
低下させる欠点がある。
【0013】また、現在のバスサイクルが8ビットまた
は16ビットのときは、32本データ信号の内24本ま
たは16本が無意味な値を持っているため、信号線を有
効に利用できないような欠点もある。
【0014】
【課題を解決するための手段】本発明のコンピュータは
、1組のコントロールバスと1組のアドレスバスと、複
数組のデータバスと、前記データバスのそれぞれに対応
した複数組のデータコントロールバスとを有するシステ
ムバスと、前記システムバスとの接続手段を有するバス
マスタと、前記システムバスとの接続手段を有するリソ
ースとを備えている。
【0015】
【実施例】次に本発明について図面を参照して説明する
【0016】図1は本発明の一実施例のブロック図であ
る。図1において、マルチプロセッサ構成のコンピュー
タ1には、複数のバスマスタと複数のリソースがシステ
ムバス2によって接続されている。他のバスマスタとは
独立して内部の処理を実行できるバスマスタ11は、3
2ビットプロセッサ3と16ビットプロセッサ4と8ビ
ット入出力制御装置5とからなる。バスマスタ11から
の要求により動作するリソースとして、高速主記憶装置
6と大容量主記憶装置7がある。
【0017】システムバス2は、コントロールバス8と
、32本のアドレス信号からなるアドレスバス9と、そ
れぞれが8本のデータ信号からなるデータバス10A,
10B,10Cと10Dの4組と、それぞれのデータバ
スに対応したデータコントロールバス11Aと11Bと
11Cと11Dの4組とからなる。
【0018】データコントロールバス11Aは、データ
バス10Aに対応し、データバス10Aの使用権利を管
理するための調停信号と、データバス10Aによりデー
タ転送の結果をリソースが通知するための応答信号を含
んでいる。同様に、データコントロールバス11Bと1
1Cと11Dとは、データバス10Bと10Cと10D
とに対応する。
【0019】コントロールバス8は、リセット信号とク
ロック信号とバイト選択信号とライト信号とリード信号
などからなり、システムバス2に接続されるバスマスタ
が参照したり制御する共通信号が含まれる。バイト選択
信号はデータ転送に使用するデータバスをリソースに伝
える。
【0020】今、バスマスタが32ビットデータを転送
するときは、4組のデータコントロールバス11A〜1
1Dの調停信号を操作して、4組のデータバスの使用権
利を獲得することによってバスサイクルを開始する。バ
スマスタは、アドレスバス9にアドレスを出力したり、
リード信号またはライト信号を有効にする。リソースは
、指定されたアドレスにリードまたはライトの動作を開
始する。ここで、コントロールバス8とアドレスバス9
は解放され、他のバスマスタが使用可能になる。4本の
データバス10A〜10Dは使用権利が確保されたまま
データが転送される。リソースは要求された動作を実行
し、終了したら応答信号を有効にしてバスマスタに通知
する。バスマスタは、4組のデータバス10A〜10D
の使用権利を放棄し、バスサイクルを終了する。
【0021】バスマスタが16ビットデータを転送する
ときは、2組のデータコントロールバス(例えば11A
,11B)の調停信号を操作して、2組のデータバス(
例えば10A,10B)の使用権利を獲得することによ
ってバスサイクルを開始する。以下、同様な動作の後、
バスマスタは、2組のデータバス(例えば10A,10
B)の使用権利を放棄し、バスサイクルを終了する。こ
のバスサイクルでは、2組のデータバスが使用権利は確
保されるが、他の2組のデータバス10C,10Dは使
用されない。
【0022】バスマスタが8ビットデータを転送すると
きは、1組のデータコントロールバス(例えば11D)
の調停信号を操作して、1組のデータバス(例えば10
D)の使用権利を獲得することによってバスサイクルを
開始する。以下、同様な動作の後、バスマスタは、1組
のデータバス11Dの使用権利を放棄し、バスサイクル
を終了する。このバスサイクルでは、1組のデータバス
10Dが使用権利は確保されるが、他の3組のデータバ
スは使用されない。
【0023】ここで、あるバスマスタが16ビットデー
タを転送するバスサイクル中に、別のバスマスタから8
ビットデータを転送する必要が発生すると、以下のよう
に動作する。16ビットデータの転送はデータバス10
Aと10Bの使用権利を確保して始める。バスマスタは
、アドレスバス9にアドレスを出力し、リード信号また
はライト信号を有効にする。リソースは、指定されたア
ドレスにリードまたはライトの動作を開始する。そして
、コントロールバス8とアドレスバス9は解放され、他
のバスマスタが使用可能になる。ここで、別のバスマス
タは、8ビットデータを転送するためにデータバス11
Cの使用権利を確保し、16ビットデータの転送と並行
して8ビットデータの転送ができる。
【0024】同様に、16ビットデータのバスサイクル
中の16ビットデータ転送要求や、8ビットデータのバ
スサイクル中の16ビットデータ転送要求や、8ビット
データのバスサイクル中の8ビットデータ転送要求が並
行してバスサイクルを開始できる。並行して動作するバ
スサイクルは、それぞれのリソースの動作速度に応じた
処理時間で終了する。
【0025】
【発明の効果】以上説明したように本発明は、1組のコ
ントロールバスと1組のアドレスバスと複数組のデータ
バスとそれぞれのデータバスに対応した複数組のデータ
コントロールバスを含むシステムバスと、複数のバスマ
スタと複数リソースとをシステムバスに接続したので、
8ビットまたは16ビットのバスサイクルにおいては、
転送時間が長いリソースがアクセスされバスサイクルが
長時間になる場合も、空いているバスを利用でき他のバ
スマスタのアクセス要求が待たされないので、他のバス
マスタの動作速度を低下させない効果がある。また、現
在のバスサイクルが8ビットまたは16ビットのときは
、32本のデータ信号の内24本または16本が使用可
能であり、システムバスの転送効率を改善する効果があ
る。また、高速で大容量な主記憶装置は高価になるため
、高速で小容量な高速主記憶装置は処理速度向上のため
に使用され、低速であるが大容量な大容量主記装置7が
記憶容量拡張のために用いられる。したがって、運用さ
れる業務に適したコンピュータが低価格で提供できる。
【図面の簡単な説明】
【図1】本発明の一実施例のコンピュータのブロック図
である。
【図2】従来のコンピュータのブロック図である。
【符号の説明】
1,100    コンピュータ 2,102    システムバス 3,103    32ビットプロセッサ4,104 
   16ビットプロセッサ5,105    8ビッ
ト入出力制御装置6,106    高速主記憶装置 7,107    大容量主記憶装置 8,108    コントロールバス 9,109    アドレスバス 10A〜10D,110    データバス11,10
1    バスマスタ 11A〜11D    データコントロールバス。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  1組のコントロールバスと、1組のア
    ドレスバスと、複数組のデータバスと、前記データバス
    のそれぞれに対応した複数組のデータコントロールバス
    とを有するシステムバスと、前記システムバスとの接続
    手段を有するバスマスタと、前記システムバスとの接続
    手段を有するリソースとを備え、前記複数のバスマスタ
    と前記複数のリソースとの間のデータ授受を前記複数組
    のデータバスを分割して行うことを特徴とするコンピュ
    ータ。
  2. 【請求項2】  前記複数組のデータバスの個別のデー
    タバスが、前記バスマスタの低速ビット伝送にほぼ一致
    したデータバスと、高速ビット伝送にほぼ一致したデー
    タバスとを組み合わせて構成していることを特徴とする
    請求項1記載のコンピュータ。
JP40753390A 1990-12-27 1990-12-27 コンピュータ Pending JPH04225458A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP40753390A JPH04225458A (ja) 1990-12-27 1990-12-27 コンピュータ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP40753390A JPH04225458A (ja) 1990-12-27 1990-12-27 コンピュータ

Publications (1)

Publication Number Publication Date
JPH04225458A true JPH04225458A (ja) 1992-08-14

Family

ID=18517103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP40753390A Pending JPH04225458A (ja) 1990-12-27 1990-12-27 コンピュータ

Country Status (1)

Country Link
JP (1) JPH04225458A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6513078B1 (en) 1997-11-19 2003-01-28 Nec Corporation Data transfer control apparatus, data transfer control system and data transfer control method
JP2007511828A (ja) * 2003-11-13 2007-05-10 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パックワードをバスを介して送信する電子データ処理回路
JP2012038074A (ja) * 2010-08-06 2012-02-23 Nec System Technologies Ltd サーバ、サーバユニット、デバイスユニット、サーバユニットの制御方法、及びデバイスユニットの制御方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6513078B1 (en) 1997-11-19 2003-01-28 Nec Corporation Data transfer control apparatus, data transfer control system and data transfer control method
JP2007511828A (ja) * 2003-11-13 2007-05-10 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パックワードをバスを介して送信する電子データ処理回路
JP2012038074A (ja) * 2010-08-06 2012-02-23 Nec System Technologies Ltd サーバ、サーバユニット、デバイスユニット、サーバユニットの制御方法、及びデバイスユニットの制御方法

Similar Documents

Publication Publication Date Title
US6081860A (en) Address pipelining for data transfers
US5685005A (en) Digital signal processor configured for multiprocessing
JPH10177545A (ja) バス通信システム及びバス調停方法並びにデータ転送方法
JPS63255759A (ja) 制御システム
US6397279B1 (en) Smart retry system that reduces wasted bus transactions associated with master retries
US5526495A (en) Bus control system in a multi-processor system
JPS6275860A (ja) デ−タ転送制御装置
JPH04225458A (ja) コンピュータ
US5446847A (en) Programmable system bus priority network
JPH0343804A (ja) シーケンス制御装置
JP2546901B2 (ja) 通信制御装置
JPH0227696B2 (ja) Johoshorisochi
JP3240863B2 (ja) 調停回路
JPH07271654A (ja) コントローラ
JPH05282242A (ja) バス制御方式
KR0170742B1 (ko) 엠버스를 이용한 데이터 전송 방법
JP3038257B2 (ja) 電子計算機
JPS6240565A (ja) メモリ制御方式
JP3211264B2 (ja) 外部バス制御方式
KR100243868B1 (ko) 주 전산기에서의 중재로직 방법
JP2713204B2 (ja) 情報処理システム
JPS6130300B2 (ja)
JPH05189311A (ja) キャッシュメモリ・システム
JPH05173936A (ja) データ転送処理装置
JP2610971B2 (ja) 中央処理装置間ダイレクトメモリアクセス方式