JP3256812B2 - 通信制御装置およびプロセッサ装置 - Google Patents

通信制御装置およびプロセッサ装置

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JP3256812B2
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    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/37—Measurements
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はシステムの有する複数の
制御装置を統合して、リアルタイム性の高いプロセッサ
装置を構築するための通信制御装置および該通信制御装
置を含んでいるプロセッサ装置に関する。
【０００２】
【従来の技術】今日では、電子制御がさまざまな装置の
制御に取り入れられており、装置の巨大化、制御の複雑
化・高度化に伴ってその制御処理負荷は増えてきてい
る。装置の例として、自動車をとってみても、エンジン
コントロール、トランスミッションコントロール、ブレ
ーキコントロール、サスペンションコントロール、トラ
クションコントロール等に電子制御が取り入れられてき
ており、この大きな制御処理負荷に対応するため、制御
処理単位ごとに電子制御ユニット（ＥＣＵ）を割り当て
るなどして処理を行ってきた。
【０００３】さらに制御を高度化しようとする場合、こ
れら複数のマイクロコンピュータ間で情報のやりとりを
行う必要がでてきて、車両制御のネットワークシステム
が考案された。この種の装置として、例えば、特開平１
−１６４２０３号公報や特開平１−１６４２０４号公報
等に記載された例があり、この種の装置に用いる離れた
プロセッサ間の通信システムとして、例えば特開昭６３
−２５５７５９号公報に記載されたもの等がある。
【０００４】なお、本発明に関連する技術として特開昭
６１−２５６４０６号公報（ＵＳＰＮｏ．４８０３６１
３），特開昭６３−１０１９５７号公報，特開平１−０
１４６０５号公報等に記載された例がある。
【０００５】
【発明が解決しようとする課題】上記従来技術において
は、ネットワークに接続された複数の電子制御ユニット
間で必要な情報は以下のようにしてネットワークに出力
される。
【０００６】すなわち、ネットワークに例えば、Ａ〜Ｅ
までの５つの電子制御ユニットが接続されている場合を
例にとると、予め決められた順序に従って各電子制御ユ
ニットからデータがネットワーク上に出力される。上記
順序が、例えば、Ａ，Ｂ，Ｃ，Ｄ，Ｅの順だとすると、
ネットワークにはＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ａ，Ｂ，Ｃ，
Ｄ，Ｅ，Ａ，Ｂ，・・・・の順にデータが出力される。
従って、電子制御ユニットＢがネットワークにデータを
出力している時に、電子制御ユニットＡから緊急の処理
を要するデータを出力する必要が生じたときでも、電子
制御ユニットＡは次にＡの順番が来るまで、すなわち電
子制御ユニットＢ，Ｃ，Ｄ，Ｅの処理が終了するまでネ
ットワークにデータを出力できず、システム制御のリア
ルタイム性が低いという問題点があった。このようなシ
ステムでは、ネットワークに接続されている電子制御ユ
ニット数が増すに連れ、ある電子制御ユニットがネット
ワークにデータを送り出してから次にネットワークにデ
ータを送り出すことができるようになるまでの所要時間
（待ち時間）が長くなり、システム制御のリアルタイム
性は低くなっていく。
【０００７】さらに、電子制御ユニットＡをマスタ、電
子制御ユニットＢ〜Ｅまでをスレーブとして分散処理を
行わせた場合、電子制御ユニットＡは常にスレーブＢ〜
Ｅにおける処理状況を管理し続ける必要があり、スレー
ブ数、およびスレーブで処理するタスク数が増加するに
連れ、マスタ電子制御ユニットＡが処理能力不足にな
り、機能、性能の拡張性が低いという問題点があった。
【０００８】また、前記従来技術によるプロセッサ間通
信装置は、通信装置内のＲＡＭに受信データが書き込ま
れたとき、これを割り込みによってそれぞれの電子制御
ユニットのＣＰＵに知らせる手段がなく、書き込みが生
じたときＣＰＵがこれに対しすぐに応答できないという
問題があった。
【０００９】本発明の課題は、ネットワークに接続され
ている電子制御ユニット数が増してもシステム制御のリ
アルタイム性が損なわれないようにし、ネットワークの
拡張性を維持するにある。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
め、本発明の通信制御装置は次のような構成をとる。
【００１１】すなわち、本発明に係る通信制御装置は、
上位プロセッサシステムに一方のポートを接続される割
り込み要求発生機能付きＤＰＲ（デュアルポートラム）
システムＡと、該割り込み要求発生機能付きＤＰＲシス
テムＡの他方のポートにアドレスバス、データバス、制
御信号線で接続されたチャネルコントローラＡと、該チ
ャネルコントローラＡに信号線５で接続されたチャネル
コントローラＢと、該チャネルコントローラＢにアドレ
スバス、データバス、制御信号線で一方のポートを接続
され他方のポートを前記プロセッサシステムと通信する
下位プロセッサシステムに接続された割り込み要求発生
機能付きＤＰＲシステムＢとを含んで構成され、割り込
み要求発生機能付きＤＰＲシステムＡと割り込み要求発
生機能付きＤＰＲシステムＢとは、常に同一性を保つよ
うになっている。
【００１２】さらに割り込み要求発生機能付きＤＰＲシ
ステムＡは、アドレスバス，データバス、制御信号線、
および割り込み信号線によって上位プロセッサシステム
と接続され、上位プロセッサシステムから割り込み要求
発生機能付きＤＰＲシステムＡには通常のメモリの如く
アクセスでき、割り込み要求発生機能付きＤＰＲシステ
ムＡから、上位プロセッサシステムには割り込み要求お
よび割り込みステータスを出すことができるようになっ
ている。
【００１３】また、割り込み要求発生機能付きＤＰＲシ
ステムＢは、アドレスバス，データバス、制御信号線、
および割り込み信号線によって下位プロセッサシステム
と接続され、下位プロセッサシステムから割り込み要求
発生機能付きＤＰＲシステムＢには通常のメモリの如く
アクセスでき、割り込み要求発生機能付きＤＰＲシステ
ムＢから、下位プロセッサシステムには割り込み要求お
よび割り込みステータスを出すことができるようになっ
ている。
【００１４】
【作用】上記手段をとることにより、本発明の通信制御
装置は、次のように動作する。
【００１５】すなわち、本発明において、割り込み要求
発生機能付きＤＰＲシステムＡと割り込み要求発生機能
付きＤＰＲシステムＢの記憶内容はまったく同じにな
り、常に同一性（コヒーレンシ）が保たれる。即ち、上
位プロセッサシステムが割り込み要求発生機能付きＤＰ
ＲシステムＡにデータを書き込むときには、チャネルコ
ントローラＡを介して、ハードウェアが自動的に、所定
のチャネル通信プロトコルに従って、アドレス、データ
の情報をチャネルコントローラＢに伝送し、割り込み要
求発生機能付きＤＰＲシステムＢの同じアドレスに同じ
データが書き込まれる。下位プロセッサシステムが割り
込み要求発生機能付きＤＰＲシステムＢにデータを書き
込むときも同様に、チャネルコントローラＢを介して、
ハードウェアが自動的に、所定のチャネル通信プロトコ
ルに従って、アドレス、データの情報をチャネルコント
ローラＡに伝送し、割り込み要求発生機能付きＤＰＲシ
ステムＡの同じアドレスに同じデータが書き込まれる。
【００１６】このようなシステムにおいて、上位プロセ
ッサと下位プロセッサとの間の通信は次のように行われ
る。
【００１７】上位プロセッサシステムは下位プロセッサ
システムに対するデータファイル情報をデータレジスタ
にロードし、次いで終了ステータスレジスタにジョブ番
号ｉをロードし、最後にマクロ命令ｍをコマンドレジス
タＣＭＮＤにロードして、バックグランド処理に戻る。
ここで、データレジスタ、終了ステータスレジスタ、コ
マンドレジスタＣＭＮＤは、全て割り込み要求発生機能
付きＤＰＲシステムＡ内のコマンドポートに割付られて
いる。
【００１８】割り込み要求発生機能付きＤＰＲシステム
Ａ内のコマンドポートに書かれたデータは、前記機能に
より所定の通信プロトコルに従って、すべて割り込み要
求発生機能付きＤＰＲシステムＢに反映される。
【００１９】一方、下位プロセッサシステム側は、バッ
クグランド処理系で割り込み要求発生機能付きＤＰＲシ
ステムＢ内のコマンドポート内のコマンドレジスタＣＭ
ＮＤを監視しており、コマンドレジスタに０以外の値が
ロードされたら、上位プロセッサシステムからのマクロ
命令があったものと判断し、必要なコマンドポートを読
み出（リード）して、それに対するマクロ命令処理を実
行する。
【００２０】そして、下位プロセッサシステムにおい
て、前記マクロ命令に対する処理が終了した後は、下位
プロセッサシステムは上位プロセッサシステムへ送るパ
ラメータを割り込み要求発生機能付きＤＰＲシステムＢ
内に設けたデマンドポート内のデータレジスタにロード
し、次いで終了ステータスレジスタの内容ｉを、下位プ
ロセッサシステムから上位プロセッサシステムへの要求
レジスタＤＭＮＤ（デマンドポート内にある）にエコー
バックし、コマンドレジスタの値を０に戻した後、バッ
クグランド処理系に戻る。
【００２１】割り込み要求発生機能付きＤＰＲシステム
Ｂ内のデマンドポートに書かれたデータは、前記機能に
より所定の通信プロトコルに従って、すべて割り込み要
求発生機能付きＤＰＲシステムＡに反映される。
【００２２】割り込み要求発生機能付きＤＰＲシステム
Ａ内のデマンドポート内の要求レジスタＤＭＮＤに書き
込みが行われた場合、割り込み要求信号および割り込み
ステータス信号が、上位プロセッサシステムに出力され
る。これを受けた上位プロセッサシステムは、この割り
込みを受け付けた後、割り込み内容に応じた割り込みサ
ービスを開始する。この割り込みサービスの中に要求レ
ジスタをリードするルーチンが記述されており、これに
よって上位プロセッサシステムは、要求レジスタに書か
れているジョブ番号ｉを読み込み、下位プロセッサシス
テムがジョブ番号ｉのジョブの処理を終了したことを知
る。そして、必要に応じて、デマンドポート内のレジス
タの値を読み込むことにより下位プロセッサシステムで
の処理結果を受け取った後に、次の処理（例えば、次の
マクロ命令の発行）に進む。
【００２３】
【実施例】＜第１実施例＞本発明の第１実施例を図１に
示す。本実施例の通信制御装置は、割り込み要求発生機
能付きＤＰＲ（デュアルポートラム）システムＡ１と、
該割り込み要求発生機能付きＤＰＲ（デュアルポートラ
ム）システムＡ１にアドレスバス１０、データバス１
１、制御信号線１２で接続されたチャネルコントローラ
Ａ２と、該チャネルコントローラＡ２に信号線５で結ば
れたチャネルコントローラＢ３と、該チャネルコントロ
ーラＢ３にアドレスバス１３、データバス１４、制御信
号線１５で接続された割り込み要求発生機能付きＤＰＲ
システムＢ４とを含んで構成されている。
【００２４】さらに割り込み要求発生機能付きＤＰＲシ
ステムＡ１は、アドレスバス６，データバス７、制御信
号線８、および割り込み信号INTN・割り込みステータス
信号INTSTNからなる割り込み信号線９によって、上位プ
ロセッサシステム１９と接続されており、また、割り込
み要求発生機能付きＤＰＲシステムＢ４は、アドレスバ
ス１６，データバス１７、制御信号線１０１、および割
り込み信号INTN・割り込みステータス信号INTSTNからな
る割り込み信号線１８によって、下位プロセッサシステ
ム２０と接続されていて、前記通信制御装置を含め全体
としてプロセッサ装置が構成されている。
【００２５】上記構成のプロセッサ装置では、上位プロ
セッサシステム１９から割り込み要求発生機能付きＤＰ
ＲシステムＡ１には、通常のメモリの如くアクセスで
き、割り込み要求発生機能付きＤＰＲシステムＡ１か
ら、上位プロセッサシステム１９には割り込み要求INTN
および割り込みステータスINTSTNを出すことができる。
また、下位プロセッサシステム２０から割り込み要求発
生機能付きＤＰＲシステムＢ４には、通常のメモリの如
くアクセスでき、割り込み要求発生機能付きＤＰＲシス
テムＢ４から、下位プロセッサシステム２０には割り込
み要求INTNおよび割り込みステータスINTSTNを出すこと
ができる。ここで、信号名の最後のＮは負論理を示す。
【００２６】この実施例において、割り込み要求発生機
能付きＤＰＲシステムＡ１と割り込み要求発生機能付き
ＤＰＲシステムＢ４の内容はまったく同じに、常に同一
性（コヒーレンシ）が保たれる。即ち、上位プロセッサ
システム１９が割り込み要求発生機能付きＤＰＲシステ
ムＡ１にデータを書き込むときには、チャネルコントロ
ーラＡ２を介して、ハードウェアが自動的に、所定のチ
ャネル通信プロトコルに従って、アドレス、データの情
報をチャネルコントローラＢ３に伝送し、割り込み要求
発生機能付きＤＰＲシステムＢ４の同じアドレスに同じ
データを書き込む。下位プロセッサシステム２０が割り
込み要求発生機能付きＤＰＲシステムＢ４にデータを書
き込むときも同様に、チャネルコントローラＢ３を介し
て、ハードウェアが自動的に、所定のチャネル通信プロ
トコルに従って、アドレス、データの情報をチャネルコ
ントローラＡ２に伝送し、割り込み要求発生機能付きＤ
ＰＲシステムＡ１の同じアドレスに同じデータを書き込
む。
【００２７】以後、このチャネルコントローラと割り込
み要求発生機能付きＤＰＲシステムとのセットをＣＨＣ
ＴＬと定義することとし、信号線５に対して上位プロセ
ッサシステム１９側にあるときを、マスタモードＣＨＣ
ＴＬと定義し、信号線５に対して下位プロセッサシステ
ム２０側にあるときを、スレーブモードＣＨＣＴＬと定
義する。図１においてマスタモードＣＨＣＴＬは２１
に、スレーブモードＣＨＣＴＬは２２に相当する。
【００２８】マスターモードＣＨＣＴＬ２１のブロック
図を図２に、スレーブモードＣＨＣＴＬのブロック図を
図３に示す。
【００２９】図１、図２、及び図３を用いて、本実施例
の通信制御装置の動作および本発明の通信制御装置を用
いた上位プロセッサと下位プロセッサとの間の動的トー
クンループを用いたトップダウン／ボトムアップ自律型
システム制御対応通信を説明する。
【００３０】図２はマスターモードＣＨＣＴＬ２１を示
し、図中、プロセッサ側と示した側が上位プロセッサシ
ステム１９とのインターフェース側となり、チャネル側
と示した側がチャネル（信号線５）とのインターフェー
ス側となる。図示のマスターモードＣＨＣＴＬ２１は、
メモリ・アレイ２５と、該メモリ・アレイ２５にそれぞ
れ接続されたDATA／ADDR ARRANGEMENT LOGIC−A２
３，DATA／ADDR ARRANGEMENT LOGIC−BプラスBUS TRAN
SFER PROTOCOL LOGIC２４，アービトレーション回路２
６及び割込みコントローラ２７を含んで構成され、アー
ビトレーション回路（以下ＡＲＢＴという）２６はまた
DATA／ADDR ARRANGEMENT LOGIC−A（以下ロジックＡ
という）２３及びDATA／ADDR ARRANGEMENT LOGIC−B
プラスBUS TRANSFER PROTOCOL LOGIC（以下ロジック
Ｂ，Ｃという）２４に接続されている。 ロジックＢ，
Ｃ２４は、前述のように、DATA／ADDR ARRANGEMENT L
OGIC−Bと、BUS TRANSFER PROTOCOL LOGICとを含ん
で構成されており、そのうちのBUS TRANSFER PROTOCO
L LOGICが、図１のチャネルコントローラＡ２に相当
し、ロジックＢ，Ｃ２４の残りの部分，メモリアレイ２
５，ＡＲＢＴ２６，DATA／ADDR ARRANGEMENT LOGIC−
A２３及び割込みコントローラ２７を含む部分が図１の
割込み要求発生機能付ＤＰＲシステムＡに相当する。そ
して、DATA／ADDRARRANGEMENT LOGIC−Bと、BUS TRAN
SFER PROTOCOL LOGICとが一体的に形成されているの
で、図１に示されているアドレスバス１０、データバス
１１、制御信号線１２は図示を省略してある。そして、
ロジックＡ２３及び割込みコントローラ２７が上位プロ
セッサシステム１９に接続され、ロジックＢ，Ｃ２４の
BUSTRANSFER PROTOCOL LOGIC部分が信号線５に接続さ
れている。
【００３１】上記構成の装置において、上位プロセッサ
システム１９が下位プロセッサシステム２０に通信する
場合、まず、上位プロセッサシステム１９は下位プロセ
ッサシステム２０に対するデータファイル情報をデータ
レジスタにロードし、次いで終了ステータスレジスタに
ジョブ番号ｉをロードし、最後にマクロ命令ｍをコマン
ドレジスタＣＭＮＤにロードして、バックグランド処理
に戻る。このジョブ番号ｉがトークンとして機能する。
【００３２】上位プロセッサシステム１９が書き込むレ
ジスタおよびコマンドは、メモリアレイ２５内のコマン
ドポートに書き込まれる。すなわち、上位プロセッサシ
ステム１９から、コマンドポートに対するアドレス（IA
DDR0〜7）、コマンドポートに書き込むデータ（ODATA0
〜15）、および図中にIACMNDN（信号名末尾のNは負論理
を示す）と示した制御信号（リード信号IARDN、ライト
信号IAWTN等）がロジックＡ２３に与えられる。これら
の信号から、DATA／ADDR ARRANGEMENT LOGIC−A２３
にてメモリアレイ２５に対するアドレスAA0〜7、データ
AD0〜7、ライト信号AWT、およびアービトレーション回
路ARBT２６に出力されるメモリアレイ２５へのアクセス
要求信号AREQが生成され、出力される。アービトレーシ
ョン回路ＡＲＢＴ２６では、DATA／ADDR ARRANGEMENT
LOGIC−A２３からのメモリアレイ２５に対するアクセ
ス要求（AREQ）とDATA／ADDR ARRANGEMENT LOGIC−B
２４からのメモリアレイ２５に対するアクセス要求（BR
EQ）とを調停（アービトレーション）して、アクセス要
求権を得た方に、選択信号（SELA／SELB）およびレディ
信号（RDYA／RDYB）を返し、メモリアレイ２５にチップ
セレクト信号（CSN）を出力する。
【００３３】そして上位プロセッサシステム１９がメモ
リアクセス権を得た場合（ロジックＡのアクセス要求が
認められた場合）は、メモリアレイ２５内の所定のコマ
ンドポートに所定のデータが書き込まれるとともに、こ
のコマンドポートアドレスおよびデータがロジックＢ，
Ｃ２４のBus Transfer Protocol Logicに送られ、こ
こで規定するチャネル通信プロトコルに従って、信号線
５を介して、下位プロセッサシステム２０側のスレーブ
モードＣＨＣＴＬ２２に送られる。このチャネル通信プ
ロトコルに関しては次に詳しく述べる。
【００３４】次にスレーブモードＣＨＣＴＬ２２での動
作を図３を用いて説明する。図３において、プロセッサ
側と示した側が下位プロセッサシステムとのインターフ
ェース側となり、チャネル側と示した側がチャネル（信
号線５）とのインターフェース側となる。スレーブモー
ドＣＨＣＴＬ２２の構成は、前記図２に示したマスター
モードＣＨＣＴＬ２１と同様で、マスターモードＣＨＣ
ＴＬ２１における参照符号２３，２４，２５，２６，２
７がスレーブモードＣＨＣＴＬ２２の参照符号３０，３
１，３２，３３，３４にそれぞれ対応している。
【００３５】図３に示すスレーブモードＣＨＣＴＬ２２
にチャネルから送られてきたコマンドポートアドレスお
よびデータは、スレーブモードＣＨＣＴＬ２２のDATA／
ADDRARRANGEMENT LOGIC−BプラスBus Transfer Prot
ocol Logic（以後ロジックＢ，Ｃという）３１に入
り、ここでメモリアレイ３２に対するアドレスBA0〜7お
よびデータBD0〜7に戻され、ライト信号BWTとともに、
メモリアレイ３２に出力される。このとき、ロジック
Ｂ，Ｃ３１から、メモリアレイ３２に対するアクセス要
求信号BREQがアービトレーション回路ＡＲＢＴ３３に出
力される。アービトレーション回路ＡＲＢＴ３３では、
DATA／ADDR ARRANGEMENT LOGIC−A３０からのメモリ
アレイ３２に対するアクセス要求（AREQ）とDATA／ADDR
ARRANGEMENT LOGIC−Bからのメモリアレイ３２に対
するアクセス要求（BREQ）とを調停して、アクセス要求
権を得た方に、選択信号（SELA／SELB）およびレディ信
号（RDYA／RDYB）を返し、メモリアレイ３２にチップセ
レクト信号（CSN）を出力する。チャネル側がメモリア
レイ３２へのアクセス権を得た場合、スレーブモードＣ
ＨＣＴＬ２２に送られてきたコマンドポートアドレスお
よびデータはメモリアレイ３２に書き込まれる。即ち、
マスタモードＣＨＣＴＬ２１内のコマンドポートと同一
性を保ったコマンドポートが、スレーブモードＣＨＣＴ
Ｌ２２内にも用意される。
【００３６】一方、下位プロセッサシステム２０側は、
バックグランド処理系でメモリアレイ３２内のコマンド
ポート内のコマンドレジスタＣＭＮＤを監視しており、
コマンドレジスタに０以外の値がロードされたら、上位
プロセッサシステム１９からのマクロ命令があったもの
と判断し、必要なコマンドポートをリードして、それに
対するマクロ命令処理を実行する。
【００３７】そして、下位プロセッサシステム２０にお
いて、前記マクロ命令に対する処理が終了した後は、下
位プロセッサシステム２０は上位プロセッサシステム１
９へ送るパラメータをメモリアレイ３２内に設けたデマ
ンドポート内のデータレジスタにロードし、次いで終了
ステータスレジスタの内容ｉ（トークンとして使用され
るジョブ番号）を、下位プロセッサシステム２０から上
位プロセッサシステム１９への要求レジスタＤＭＮＤ
（デマンドポート内にある）にエコーバックし、コマン
ドレジスタの値を０に戻した後、バックグランド処理系
に戻る。
【００３８】ここで、下位プロセッサシステム２０から
上位プロセッサシステム１９へのデータ用レジスタおよ
び要求レジスタＤＭＮＤは、メモリアレイ３２内のデマ
ンドポートに割付られている。すなわち、下位プロセッ
サシステム２０から、デマンドポートに対するアドレス
（IADDR0〜7）、デマンドポートに書き込むデータ（ODA
TA0〜15）、および図中にIACMNDN（信号名末尾のNは負
論理を示す）と示した制御信号（リード信号IARDN、ラ
イト信号IAWTN等）がDATA／ADDR ARRANGEMENTLOGIC−A
３０に与えられる。これらの信号から、DATA／ADDR AR
RANGEMENT LOGIC−A３０はメモリアレイ３２に対する
アドレスAA0〜7、データAD0〜7、ライト信号AWT、およ
びアービトレーション回路ARBT３３に出力されるメモリ
アレイ３２へのアクセス要求信号AREQを生成し、出力す
る。アービトレーション回路ＡＲＢＴ３３では、DATA／
ADDR ARRANGEMENT LOGIC−A３０からのメモリアレイ
３２に対するアクセス要求（AREQ）とDATA／ADDR ARRA
NGEMENT LOGIC−Bからのメモリアレイに対するアクセ
ス要求（BREQ）とを調停して、アクセス要求権を得た方
に、選択信号（SELA／SELB）およびレディ信号（RDYA／
RDYB）を返し、メモリアレイ３２にチップセレクト信号
（CSN）を出力する。
【００３９】そして下位プロセッサシステム２０側がメ
モリアクセス権を得た場合は、メモリアレイ３２内の所
定のデマンドポートに所定のデータが書き込まれるとと
もに、このデマンドポートアドレスおよびデータがロジ
ックＢ，Ｃ３１のBus Transfer Protocol Logicに送
られ、ここで規定するチャネル通信プロトコルに従っ
て、チャネルを介して、上位プロセッサシステム１９側
のマスタモードＣＨＣＴＬ２１に送られる。このチャネ
ル通信プロトコルに関しては、先に述べたように、次に
詳しく述べる。
【００４０】次に、マスタモードＣＨＣＴＬ２１での動
作を図２を用いて説明する。図２において、プロセッサ
側と示した側が上位プロセッサシステム１９とのインタ
ーフェース側となり、チャネル側と示した側がチャネル
とのインターフェース側となる。図２に示すマスタモー
ドＣＨＣＴＬ２１に送られてきたデマンドポートアドレ
スおよびデータはマスタモードＣＨＣＴＬ２１のロジッ
クＢ，Ｃ２４のBus Transfer Protocol Logicに入
り、ロジックＢ，Ｃ２４でメモリアレイ２５に対するア
ドレスBA0〜7およびデータBD0〜7に戻され、ライト信号
BWTとともに、メモリアレイ２５に出力される。このと
き、ロジックＢ，Ｃ２４から、メモリアレイ２５に対す
るアクセス要求信号BREQがアービトレーション回路ＡＲ
ＢＴ２６に出力される。アービトレーション回路ＡＲＢ
Ｔ２６では、DATA／ADDR ARRANGEMENT LOGIC−A２３
からのメモリアレイ２５に対するアクセス要求（AREQ）
とDATA／ADDR ARRANGEMENT LOGIC−B２４からメモリ
アレイ２５に対するアクセス要求（BREQ）とを調停し
て、アクセス要求権を得た方に、選択信号（SELA／SEL
B）およびレディ信号（RDYA／RDYB）を返し、メモリア
レイ２５にチップセレクト信号（CSN）を出力する。チ
ャネル側がメモリアレイアクセス権を得た場合、スレー
ブモードＣＨＣＴＬ２２から送られてきたデマンドポー
トアドレスおよびデータはメモリアレイ２５に書き込ま
れる。即ち、スレーブモードＣＨＣＴＬ２２内のデマン
ドポートと同一性を保ったデマンドポートが、マスタモ
ードＣＨＣＴＬ２１内にも用意される。
【００４１】このデマンドポート内の要求レジスタＤＭ
ＮＤに書き込みが行われた場合、要求レジスタに書き込
みが生じたことを示す信号が割り込みコントローラ（Ｉ
ＮＴ．ＣＴＬ．）２７に送られ、これをもとに割り込み
コントローラ２７は、割り込み要求信号OINTN２８およ
び割り込みステータス信号OINTSTN２９を生成し、上位
プロセッサシステム１９側に出力する。
【００４２】OINTN２８およびOINTSTN２９を受けた上位
プロセッサシステム１９は、この割り込みを受け付けた
後、割り込み内容に応じた割り込みサービスを開始す
る。この割り込みサービスの中に要求レジスタをリード
するルーチンが記述されており、これによって上位プロ
セッサシステム１９は、この要求レジスタに対するアド
レス（IADDR0〜7）、および図中にIACMNDN（信号名末尾
のNは負論理を示す）と示した制御信号（リード信号IAR
DN等）をマスタモードＣＨＣＴＬ２１に与える。これら
の信号から、DATA／ADDR ARRANGEMENT LOGIC−A２３
にてメモリアレイ２５に対するアドレスAA0〜7、リード
信号ARD、およびアービトレーション回路ARBT２６に出
力されるメモリアレイ２５へのアクセス要求信号AREQが
生成され、出力される。アービトレーション回路ＡＲＢ
Ｔ２６では、DATA／ADDR ARRANGEMENT LOGIC−A２３
からのメモリアレイ２５に対するアクセス要求（AREQ）
とロジックＢ，Ｃ２４のDATA／ADDR ARRANGEMENT LOG
IC−Bからのメモリアレイ２５に対するアクセス要求（B
REQ）とを調停して、アクセス要求権を得た方に、選択
信号（SELA／SELB）およびレディ信号（RDYA／RDYB）を
返し、メモリアレイ２５にチップセレクト信号（CSN）
を出力する。
【００４３】そして上位プロセッサシステム１９側がメ
モリアクセス権を得た場合は、上位プロセッサシステム
１９は要求レジスタに書かれているジョブ番号ｉを読み
込み、下位プロセッサシステム２０がジョブ番号ｉのジ
ョブの処理を終了したことを知る。そして、必要に応じ
て、デマンドポート内のレジスタの値を読み込むことに
より下位プロセッサシステム２０での処理結果を受け取
った後に、次の処理（例えば、次のマクロ命令の発行）
に進む。
【００４４】このような、ジョブ番号ｉをトークンとす
る動的トークンループを用いたプロセッサシステム間の
トップダウンコマンド・ボトムアップデマンドによって
システムを制御する方法を自律型システム制御と呼ぶこ
ととする。
【００４５】次に、先に述べたＣＨＣＴＬのチャネル通
信プロトコルについて述べる。
【００４６】ＣＨＣＴＬのチャネル通信プロトコルに
は、大きく分けて上位プロセッサシステム１９側から下
位プロセッサシステム２０側へのチャネル通信プロトコ
ルと、下位プロセッサシステム２０側から上位プロセッ
サシステム１９側へのチャネル通信プロトコルとの２種
類の通信プロトコルがある。図４に上位プロセッサシス
テム１９側から下位プロセッサシステム２０側へのチャ
ネル通信プロトコルを示し、図５に下位プロセッサシス
テム２０側から上位プロセッサシステム１９側へのチャ
ネル通信プロトコルを示す。
【００４７】図４に示すように、ＣＨＣＴＬを用いたチ
ャネル通信のためには、SREQN、MACK、IOD0〜IOD2の５
種類の信号および信号用グランドＧが必要である。ここ
で、SREQNはスレーブモードＣＨＣＴＬ（ＳＬ）３８か
らマスタモードＣＨＣＴＬ（ＭＳ）３７への情報転送要
求を示す信号、MACKはマスタモードＣＨＣＴＬ３７から
スレーブモードＣＨＣＴＬ３８へ出力されるクロック信
号、IOD0〜IOD2はMACKに同期して出力されるコントロー
ルコード、アドレス、データを示す信号を示し、図中の
信号名の先頭に付されたＩは入力信号であることを、Ｏ
は出力信号であることを、Ｉ／Ｏは入出力信号であるこ
とを示す。なお、ここでは１６ｂｉｔのデータ（D0〜D1
5）、８ｂｉｔのアドレス（A0〜A7）情報を転送する場
合を例にとって説明する。
【００４８】１．マスタモードＣＨＣＴＬ３７からスレ
ーブモードＣＨＣＴＬ３８へ情報を転送する場合 （ａ）８ｂｉｔデータの転送を行う場合 図４に示すごとく、スレーブモードＣＨＣＴＬ３８から
の転送要求信号SREQNのアクティブ、非アクティブに拘
らず、マスタモードＣＨＣＴＬ３７からスレーブモード
ＣＨＣＴＬ３８への転送は開始される。クロック信号MA
CKに同期して、IOD0〜IOD2に、次のシーケンスで３ｂｉ
ｔづつ情報が出力される。
【００４９】＜Ｎｏ．０＞コントロールコードＣＴＬ 第２bit（ＭＳＢ）：転送方向を表すMREQN （MREQN＝0のときマスタモードＣＨＣＴＬ３７からスレ
ーブモードＣＨＣＴＬ３８への転送を示し、MREQN＝1の
ときスレーブモードＣＨＣＴＬ３８からマスタモードＣ
ＨＣＴＬ３９への転送を示す。） 第１bit ：D0〜D7，A0〜A7，MA16N，MREQNの
パリティビット 但し、MA16Nは転送するデータのデータ長を示す（MA16N
＝0のとき16bit転送、MA16N＝1のとき8bit転送を示す) 第０bit（ＬＳＢ）：MREQN、MA16N、A0〜A7のパリティ
ビット ＜Ｎｏ．１＞アドレスコードＡＤＤＲ０ 第２bit（ＭＳＢ）：アドレスＡ２ 第１bit ：アドレスＡ１ 第０bit（ＬＳＢ）：アドレスＡ０ ＜Ｎｏ．２＞アドレスコードＡＤＤＲ１ 第２bit（ＭＳＢ）：アドレスＡ５ 第１bit ：アドレスＡ４ 第０bit（ＬＳＢ）：アドレスＡ３ ＜Ｎｏ．３＞アドレスコードＡＤＤＲ２ 第２bit（ＭＳＢ）：ＭＡ１６Ｎ 第１bit ：アドレスＡ７ 第０bit（ＬＳＢ）：アドレスＡ６ ＜Ｎｏ．４＞データコードＤＡＴ０Ｌ 第２bit（ＭＳＢ）：データＤ２ 第１bit ：データＤ１ 第０bit（ＬＳＢ）：データＤ０ ＜Ｎｏ．５＞データコードＤＡＴ１Ｌ 第２bit（ＭＳＢ）：データＤ５ 第１bit ：データＤ４ 第０bit（ＬＳＢ）：データＤ３ ＜Ｎｏ．６＞データコードＤＡＴ２Ｌ 第２bit（ＭＳＢ）：D0〜D7，A0〜A7，MA16Nのパリティ
ビット 第１bit ：データＤ７ 第０bit（ＬＳＢ）：データＤ６ この次にエラー検出サイクルが実行される。このサイク
ルでは、スレーブモードＣＨＣＴＬ３８が受け取った情
報に基づき生成したパリティ情報をスレーブモードＣＨ
ＣＴＬ３８からマスタモードＣＨＣＴＬ３７へ送り、元
の情報と比較して転送エラーを検出する。この、エラー
検出サイクルでエラーが検出されなければ、転送を終了
し、エラーが生じていた場合は、転送をやり直す。
【００５０】（ｂ）１６ｂｉｔデータの転送を行う場合 図４のｂ）に示すごとく、スレーブモードＣＨＣＴＬ３
８からの転送要求信号SREQNのアクティブ、非アクティ
ブに拘らず、マスタモードＣＨＣＴＬ３７からスレーブ
モードＣＨＣＴＬ３８への転送は開始される。クロック
信号MACKに同期して、IOD0〜IOD2に、次のシーケンスで
３ｂｉｔづつ情報が出力される。
【００５１】＜Ｎｏ．０＞コントロールコードＣＴＬ 第２bit（ＭＳＢ）：転送方向を表すMREQN （MREQN＝0のときマスタモードＣＨＣＴＬ３７からスレ
ーブモードＣＨＣＴＬ３８への転送を示し、MREQN＝1の
ときスレーブモードＣＨＣＴＬ３８からマスタモードＣ
ＨＣＴＬ３９への転送を示す。） 第１bit ：D0〜D15，A0〜A7，MA16N，MREQNの
パリティビットMA16Nは転送するデータのデータ長を示
す。
【００５２】(MA16N＝0のとき16bit転送、MA16N＝1のと
き8bit転送を示す) 第０bit（ＬＳＢ）：MREQN、MA16N、A0〜A7のパリティ
ビット ＜Ｎｏ．１＞アドレスコードＡＤＤＲ０ 第２bit（ＭＳＢ）：アドレスＡ２ 第１bit ：アドレスＡ１ 第０bit（ＬＳＢ）：アドレスＡ０ ＜Ｎｏ．２＞アドレスコードＡＤＤＲ１ 第２bit（ＭＳＢ）：アドレスＡ５ 第１bit ：アドレスＡ４ 第０bit（ＬＳＢ）：アドレスＡ３ ＜Ｎｏ．３＞アドレスコードＡＤＤＲ２ 第２bit（ＭＳＢ）：ＭＡ１６Ｎ 第１bit ：アドレスＡ７ 第０bit（ＬＳＢ）：アドレスＡ６ ＜Ｎｏ．４＞データコードＤＡＴ０Ｌ 第２bit（ＭＳＢ）：データＤ２ 第１bit ：データＤ１ 第０bit（ＬＳＢ）：データＤ０ ＜Ｎｏ．５＞データコードＤＡＴ１Ｌ 第２bit（ＭＳＢ）：データＤ５ 第１bit ：データＤ４ 第０bit（ＬＳＢ）：データＤ３ ＜Ｎｏ．６＞データコードＤＡＴ２Ｌ 第２bit（ＭＳＢ）：Parity bit of D0〜D7，A0〜A
7，MA16N 第１bit ：データＤ７ 第０bit（ＬＳＢ）：データＤ６ ＜Ｎｏ．７＞データコードＤＡＴ０Ｈ 第２bit（ＭＳＢ）：データＤ１０ 第１bit ：データＤ９ 第０bit（ＬＳＢ）：データＤ８ ＜Ｎｏ．８＞データコードＤＡＴ１Ｈ 第２bit（ＭＳＢ）：データＤ１３ 第１bit ：データＤ１２ 第０bit（ＬＳＢ）：データＤ１１ ＜Ｎｏ．９＞データコードＤＡＴ２Ｈ 第２bit（ＭＳＢ）：Parity bit of D8〜D15 第１bit ：データＤ１５ 第０bit（ＬＳＢ）：データＤ１４ この次にエラー検出サイクルが実行される。このサイク
ルでは、スレーブモードＣＨＣＴＬ３８が受け取った情
報に基づき生成したパリティ情報をスレーブモードＣＨ
ＣＴＬ３８からマスタモードＣＨＣＴＬ３７へ送り、元
の情報と比較して転送エラーを検出する。この、エラー
検出サイクルでエラーが検出されなければ、転送を終了
し、エラーが生じていた場合は、転送をやり直す。
【００５３】２．スレーブモードＣＨＣＴＬ３８からマ
スタモードＣＨＣＴＬ３７へ転送する場合 （ａ）８ｂｉｔデータの転送を行う場合 図５のａ）に示すごとく、SREQNをアクティブにして、
この要求がマスタモードＣＨＣＴＬ３７によって受け付
けられ、前記コントロールコードCTLがマスタモードＣ
ＨＣＴＬ３７からスレーブモードＣＨＣＴＬ３８へ転送
された後、スレーブモードＣＨＣＴＬ３８からマスタモ
ードＣＨＣＴＬ３７への転送を開始する。その後のシー
ケンスは、前記１．（ａ）の場合と同様である。但し、
エラー検出サイクルでは、マスタモードＣＨＣＴＬ３７
が受け取った情報に基づき生成したパリティ情報をマス
タモードＣＨＣＴＬ３７からスレーブモードＣＨＣＴＬ
３８へ送り、元の情報と比較して転送エラーを検出す
る。
【００５４】（ｂ）１６ｂｉｔデータの転送を行う場合 図５のｂ）に示すごとく、SREQNをアクティブにして、
この要求がマスタモードＣＨＣＴＬ３７によって受け付
けられ、前記コントロールコードCTLがマスタモードＣ
ＨＣＴＬ３７からスレーブモードＣＨＣＴＬ３８へ転送
された後、スレーブモードＣＨＣＴＬ３８からマスタモ
ードＣＨＣＴＬ３７への転送を開始する。その後のシー
ケンスは、前記１．（ｂ）の場合と同様である。但し、
エラー検出サイクルでは、マスタモードＣＨＣＴＬ３７
が受け取った情報に基づき生成したパリティ情報をマス
タモードＣＨＣＴＬ３７からスレーブモードＣＨＣＴＬ
３８へ送り、元の情報と比較して転送エラーを検出す
る。
【００５５】以上の動作シーケンスは、上位プロセッサ
が下位プロセッサに対してコマンドを発行し、これに対
する処理を下位プロセッサが行った後、下位プロセッサ
が上位プロセッサに対してデマンドを発行するものであ
った。
【００５６】これとは逆に、下位プロセッサが上位プロ
セッサに対してコマンドを発行し、これに対する処理を
上位プロセッサが行った後、上位プロセッサが下位プロ
セッサに対してデマンドを発行するシーケンスにも本実
施例は対応することができ、そのときの回路動作は、前
記動作記述の内、下位プロセッサと上位プロセッサを入
れ替えれたものと同様である。
【００５７】また、マスタモードＣＨＣＴＬ２１とスレ
ーブモードＣＨＣＴＬ２２とをつなぐ信号線の接続方式
として、たとえば作動ドライブ、ツイストペア、シング
ルライン等の方法を用いることができる。
【００５８】本実施例により、２つのプロセッサシステ
ム（例えば、上位プロセッサシステムと下位プロセッサ
システム）間の物理的距離が、例えば数メートル〜数十
メートル離れている場合でも、このどちらのプロセッサ
システムからも正しくアクセスすることができ、しかも
特定ポートにアクセスが生じたとき、この２つのプロセ
ッサのどちらに対しても割り込み要求を生成できる記憶
システムを構築することができて、前記２つのプロセッ
サ間で自律型システム制御ができる効果がある。
【００５９】さらに、上位プロセッサシステム１９側の
チャネルコントローラＡ２と下位プロセッサ側のチャネ
ルコントローラＢ３との間の通信をチャネル通信プロト
コルを用いて行うことにより、この間の通信用信号線の
数を、例えばこの間をバスで結んだ場合に比べて減らす
ことができる効果がある。また、これにより通信システ
ムのコストを下げ、外来電磁界ノイズに対する通信の信
頼性をあげることができる効果がある。また、本実施例
ではデータ線を３本用意しており、これらを並列に動作
させているため、８ビットデータの転送にはMACK３クロ
ック分（データ部のみ）で済み、データを１ビットづつ
転送するシリアル通信方式に比べランダムアクセス速度
をあげることができる。
【００６０】さらに、例えば図６に示すような片側（図
６の場合は下位プロセッサシステム５４側）にのみ相互
割り込み要求発生機能付きＤＰＲシステムＢ４１を持つ
システムにおいては、上位プロセッサシステム５３が相
互割り込み要求発生機能付ＤＰＲシステムＢ４１をリー
ドする際は、上位プロセッサシステム５３がリードする
アドレス、およびアクセスリクエストを、チャネルコン
トローラＡ３９が所定のチャネル通信プロトコルに従っ
てチャネルコントローラＢ４０に送り、チャネルコント
ローラＢ４０は、チャネルコントローラＡ３９から所定
のチャネル通信プロトコルに従って送られてきたアドレ
スおよびアクセスリクエストの情報を所定のチャネル通
信プロトコルに従って、元の情報に戻して相互割り込み
要求発生機能付ＤＰＲシステムＢ４１に送る。相互割り
込み要求発生機能付ＤＰＲシステムＢ４１では、これに
基づきＤＰＲのアクセスアービトレーションを行い、ア
クセス可能であった場合には、前記アドレスのデータ
を、チャネルコントローラＢ４０に送り、アクセス不可
能であった場合には、可能になるまで上位プロセッサシ
ステムを待たせる。チャネルコントローラＢ４０に送ら
れてきたデータは所定のチャネル通信プロトコルに従っ
てチャネルコントローラＡ３９に送られ、チャネルコン
トローラＡ３９は、チャネルコントローラＢ４０から所
定のチャネル通信プロトコルに従って送られてきたデー
タの情報を所定のチャネル通信プロトコルに従って、元
の情報に戻して上位プロセッサシステム５３に送る。
【００６１】これに対して、図１に示す本発明の第１実
施例では、上位プロセッサシステム１９がＤＰＲから情
報を読み込む場合は、割り込み要求発生機能付記憶シス
テムＡ１から直接該情報の読み出しを行うことができる
上、上位プロセッサシステム１９から割り込み要求発生
機能付ＤＰＲシステムＡ１をリードする時も、下位プロ
セッサシステム２０から割り込み要求発生機能付ＤＰＲ
システムＢ４をリードする時も、互いにコンフリクショ
ンを起こさないため、図６に示す場合に比べ、上位プロ
セッサシステム１９および下位プロセッサシステム２０
のＤＰＲに対するランダムアクセス速度をあげることが
できる効果がある。
【００６２】図１に示す本実施例の構成を採ることによ
り、ユーザからは上位プロセッサと下位プロセッサがあ
たかも１つの相互割り込み要求発生機能付ＤＰＲで結合
されているように見え、しかもチャネル通信プロトコル
を特に意識せずともよいため、上位プロセッサと下位プ
ロセッサとの間の距離が離れていても、両者の間を相互
割り込み要求発生機能付ＤＰＲでバス結合した場合と同
様の使い勝手の良さを得ることができる。
【００６３】本発明においては、システムの制御は、こ
のようなコマンド／デマンド（動的要求）を用いた動的
トークンループによる自律型システム制御を用いてい
る。このようなボトムアップ型システム制御を行うこと
により、システムが複数のプロセッサからなる階層構造
のシステムであっても、各プロセッサを自律化させるこ
とができる。
【００６４】従って、上位プロセッサシステム１９と下
位プロセッサシステム２０との距離が、物理的に離れる
（例えば数メートルから数十メートル）場合でも、必要
以上の情報が上位プロセッサシステム１９に行くことが
なく、また下位プロセッサシステム２０で処理可能なタ
スクは全て下位プロセッサシステム２０で処理できるの
で、上位プロセッサシステム１９と下位プロセッサシス
テム２０との間の通信量、および上位プロセッサシステ
ム１９の処理負担を大幅に軽減でき、上位プロセッサシ
ステム１９は、従来のＯＳを用いたマルチタスキングに
比べて、非常に小さいオーバーヘッドにて下位プロセッ
サシステム２０のシステム管理を動的に行うことができ
るという効果がある。
【００６５】また、上位プロセッサシステム１９はシー
ケンシャルな１つのシーケンスを処理するため、上位プ
ロセッサシステム１９上でマルチタスキングが行われる
にもかかわらず、そのソフトウェアの記述は容易であ
り、しかもシステム全体の制御は、上位プロセッサシス
テム１９から下位プロセッサシステム２０へのトップダ
ウン制御による集中管理を行った場合と同等の特性を得
ることができる効果がある。
【００６６】＜第２実施例＞次に本発明の第２の実施例
を図７を用いて説明する。第２の実施例は、上位プロセ
ッサシステム５６と、該上位プロセッサシステム５６に
マスタモードＣＨＣＴＬ５９〜６４、スレーブモードＣ
ＨＣＴＬ６５〜７０を介して接続された下位プロセッサ
システム５８および前記上位プロセッサシステム５６に
マスタモードＣＨＣＴＬ７１〜７３、スレーブモードＣ
ＨＣＴＬ７４〜７６を介して接続された下位プロセッサ
システム５８を含んで構成されており、マスタモードＣ
ＨＣＴＬ５９〜６４、７１〜７３、及びスレーブモード
ＣＨＣＴＬ６５〜７０、７４〜７６は前記第１の実施例
で述べたマスターモードＣＨＣＴＬ２１及びスレーブモ
ードＣＨＣＴＬ２２と同様の構成を有している。
【００６７】図７に示す第２の実施例では、下位プロセ
ッサシステム５８は、センサインターフェイスプロセッ
サ７８、ステアリングコントローラ７９、ブレーキコン
トローラ８０、エンジン／ＡＴコントローラ８１、サス
ペンションコントローラ８２、センサインターフェイス
プロセッサ８３を含んで構成されており、さらに各スレ
ーブプロセッサの下に、ターゲットシステムが付加され
ている。図７に示す第２の実施例では、ターゲットシス
テムとして、センサインターフェイスプロセッサ７８に
接続された自動車を制御することを想定した場合の外部
環境、ステアリングコントローラ７９に接続されたステ
アリングシステム、ブレーキコントローラ８０に接続さ
れたブレーキシステム、エンジン／ＡＴコントローラ８
１に接続されたエンジン／ＡＴシステム、サスペンショ
ンコントローラ８２に接続されたサスペンションシステ
ム、センサインターフェイスプロセッサ８３に接続され
た車体運動状態等がある。また、下位プロセッサシステ
ム５７は、マンマシンインターフェイスプロセッサＡ８
４、外部データベースインターフェイスプロセッサ８
５、画像処理プロセッサ８６を含んで構成されており、
さらに各スレーブプロセッサの下に、ターゲットシステ
ムが付加されている。付加されたターゲットシステムと
しては、外部データベースインターフェイスプロセッサ
８５に接続された外部データベース、画像処理プロセッ
サ８６に接続された画像センサ等がある。
【００６８】また、上位プロセッサシステム５６と下位
プロセッサシステム５７、５８を構成する各スレーブプ
ロセッサとの間は、それぞれＬＡＮ７７で接続されてい
る。
【００６９】また、図７では上位プロセッサシステム５
６として、制御系プロセッサ８７、知能系プロセッサ８
８を相互割り込み機能付きＤＰＲ(Dual Port RAM)８
９で密結合して一体化し１プロセッサ化したものを選ん
だ場合の例を示している。
【００７０】スレーブモードＣＨＣＴＬ６５は、マスタ
モードＣＨＣＴＬ５９から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報をセンサインターフェイスプロセッサ７８に送
り、センサインターフェイスプロセッサ７８から上位プ
ロセッサシステム５６へのデマンド情報を所定の通信プ
ロトコルに従ってマスタモードＣＨＣＴＬ５９に送る。
【００７１】スレーブモードＣＨＣＴＬ６６は、マスタ
モードＣＨＣＴＬ６０から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報をステアリングコントローラ７９に送り、ステ
アリングコントローラ７９から上位プロセッサシステム
５６へのデマンド情報を所定の通信プロトコルに従って
マスタモードＣＨＣＴＬ６０に送る。
【００７２】スレーブモードＣＨＣＴＬ６７は、マスタ
モードＣＨＣＴＬ６１から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報をブレーキコントローラ８０に送り、ブレーキ
コントローラ８０から上位プロセッサシステム５６への
デマンド情報を所定の通信プロトコルに従ってマスタモ
ードＣＨＣＴＬ６１に送る。
【００７３】スレーブモードＣＨＣＴＬ６８は、マスタ
モードＣＨＣＴＬ６２から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報をエンジン／ＡＴコントローラ８１に送り、エ
ンジン／ＡＴコントローラ８１から上位プロセッサシス
テム５６へのデマンド情報を所定の通信プロトコルに従
ってマスタモードＣＨＣＴＬ６２に送る。
【００７４】スレーブモードＣＨＣＴＬ６９は、マスタ
モードＣＨＣＴＬ６３から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報をサスペンションコントローラ８２に送り、サ
スペンションコントローラ８２から上位プロセッサシス
テム５６へのデマンド情報を所定の通信プロトコルに従
ってマスタモードＣＨＣＴＬ６３に送る。
【００７５】スレーブモードＣＨＣＴＬ７０は、マスタ
モードＣＨＣＴＬ６４から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報をセンサインターフェイスプロセッサ８３に送
り、センサインターフェイスプロセッサ８３から上位プ
ロセッサシステム５６へのデマンド情報を所定の通信プ
ロトコルに従ってマスタモードＣＨＣＴＬ６４に送る。
【００７６】スレーブモードＣＨＣＴＬ７４は、マスタ
モードＣＨＣＴＬ７１から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報をマンマシンインターフェイスプロセッサＡ８
４に送り、マンマシンインターフェイスプロセッサＡ８
４から上位プロセッサシステム５６へのデマンド情報を
所定の通信プロトコルに従ってマスタモードＣＨＣＴＬ
７１に送る。
【００７７】スレーブモードＣＨＣＴＬ７５は、マスタ
モードＣＨＣＴＬ７２から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報を外部データベースインターフェイスプロセッ
サ８５に送り、外部データベースインターフェイスプロ
セッサ８５から上位プロセッサシステム５６へのデマン
ド情報を所定の通信プロトコルに従ってマスタモードＣ
ＨＣＴＬ７２に送る。
【００７８】スレーブモードＣＨＣＴＬ７６は、マスタ
モードＣＨＣＴＬ７３から所定の通信プロトコルに従っ
て送られてくる上位プロセッサシステム５６からのコマ
ンド情報を画像処理プロセッサ８６に送り、画像処理プ
ロセッサ８６から上位プロセッサシステム５６へのデマ
ンド情報を所定の通信プロトコルに従ってマスタモード
ＣＨＣＴＬ７３に送る。
【００７９】マスタモードＣＨＣＴＬ５９は上位プロセ
ッサシステム５６からセンサインターフェイスプロセッ
サ７８へのコマンド情報を所定の通信プロトコルに従っ
てスレーブモードＣＨＣＴＬ６５に送り、スレーブモー
ドＣＨＣＴＬ６５から所定の通信プロトコルに従って送
られてくるセンサインターフェイスプロセッサ７８から
のデマンド情報およびこれに基づく割り込み信号を上位
プロセッサシステム５６に送る。
【００８０】マスタモードＣＨＣＴＬ６０は上位プロセ
ッサシステム５６からのステアリングコントローラ７９
へのコマンド情報を所定の通信プロトコルに従ってスレ
ーブモードＣＨＣＴＬ６６に送り、スレーブモードＣＨ
ＣＴＬ６６から所定の通信プロトコルに従って送られて
くるステアリングコントローラ７９からのデマンド情報
およびこれに基づく割り込み信号を上位プロセッサシス
テム５６に送る。
【００８１】マスタモードＣＨＣＴＬ６１は上位プロセ
ッサシステム５６からのブレーキコントローラ８０への
コマンド情報を所定の通信プロトコルに従ってスレーブ
モードＣＨＣＴＬ６７に送り、スレーブモードＣＨＣＴ
Ｌ６７から所定の通信プロトコルに従って送られてくる
ブレーキコントローラ８０からのデマンド情報およびこ
れに基づく割り込み信号を上位プロセッサシステム５６
に送る。
【００８２】マスタモードＣＨＣＴＬ６２は上位プロセ
ッサシステム５６からエンジン／ＡＴコントローラ８１
へのコマンド情報を所定の通信プロトコルに従ってスレ
ーブモードＣＨＣＴＬ６８に送り、スレーブモードＣＨ
ＣＴＬ６８から所定の通信プロトコルに従って送られて
くるエンジン／ＡＴコントローラ８１からのデマンド情
報およびこれに基づく割り込み信号を上位プロセッサシ
ステム５６に送る。
【００８３】マスタモードＣＨＣＴＬ６３は上位プロセ
ッサシステム５６からのサスペンションコントローラ８
２へのコマンド情報を所定の通信プロトコルに従ってス
レーブモードＣＨＣＴＬ６９に送り、スレーブモードＣ
ＨＣＴＬ６９から所定の通信プロトコルに従って送られ
てくるサスペンションコントローラ８２からのデマンド
情報およびこれに基づく割り込み信号を上位プロセッサ
システム５６に送る。
【００８４】マスタモードＣＨＣＴＬ６４は上位プロセ
ッサシステム５６からのセンサインターフェイスプロセ
ッサ８３へのコマンド情報を所定の通信プロトコルに従
ってスレーブモードＣＨＣＴＬ７０に送り、スレーブモ
ードＣＨＣＴＬ７０から所定の通信プロトコルに従って
送られてくるセンサインターフェイスプロセッサ８３か
らのデマンド情報およびこれに基づく割り込み信号を上
位プロセッサシステム５６に送る。
【００８５】マスタモードＣＨＣＴＬ７１は上位プロセ
ッサシステム５６からのマンマシンインターフェイスプ
ロセッサＡ８４へのコマンド情報を所定の通信プロトコ
ルに従ってスレーブモードＣＨＣＴＬ７４に送り、スレ
ーブモードＣＨＣＴＬ７４から所定の通信プロトコルに
従って送られてくるマンマシンインターフェイスプロセ
ッサＡ８４からのデマンド情報およびこれに基づく割り
込み信号を上位プロセッサシステム５６に送る。
【００８６】マスタモードＣＨＣＴＬ７２は上位プロセ
ッサシステム５６からの外部データベースインターフェ
イスプロセッサ８５へのコマンド情報を所定の通信プロ
トコルに従ってスレーブモードＣＨＣＴＬ７５に送り、
スレーブモードＣＨＣＴＬ７５から所定の通信プロトコ
ルに従って送られてくる外部データベースインターフェ
イスプロセッサ８５からのデマンド情報およびこれに基
づく割り込み信号を上位プロセッサシステム５６に送
る。
【００８７】マスタモードＣＨＣＴＬ７３は上位プロセ
ッサシステム５６からの画像処理プロセッサ８６へのコ
マンド情報を所定の通信プロトコルに従ってスレーブモ
ードＣＨＣＴＬ７６に送り、スレーブモードＣＨＣＴＬ
７６から所定の通信プロトコルに従って送られてくる画
像処理プロセッサ８６からのデマンド情報およびこれに
基づく割り込み信号を上位プロセッサシステム５６に送
る。
【００８８】本実施例において下位プロセッサシステム
を構成する各スレーブプロセッサ（図７ではステアリン
グコントローラ７９、ブレーキコントローラ８０、エン
ジン／ＡＴコントローラ８１、サスペンションコントロ
ーラ８２、センサインターフェイスプロセッサ７８、８
３、マンマシンインターフェイスプロセッサＡ８４、外
部データベースインターフェイスプロセッサ８５、画像
処理プロセッサ８６）は、それぞれ上位プロセッサシス
テム５６からＣＨＣＴＬ６０・６６、６１・６７、６２
・６８、６３・６９、５９・６５、６４・７０、７１・
７４、７２・７５、７３・７６を介して送られてくるト
ークン付きのマクロ命令に従って、それぞれの担当する
システムの制御処理を行い、必要に応じて処理結果をス
レーブモードＣＨＣＴＬ内のデマンドポートに書き込
み、このマクロ命令を受け付けた後、次のマクロ命令の
受付が可能になった場合（例えば受付済みのマクロ命令
の処理が終了した場合、またはスレーブプロセッサがマ
クロ命令バッファを備えていて、ここに受付られたマク
ロ命令が実行段階に入っていて、次のマクロ命令を、こ
のマクロ命令バッファに受付可能になった場合等）に、
このマクロ命令に付けられて送られてきたトークン（例
えばジョブ番号ｉ）を付けて、それぞれＣＨＣＴＬ６０
・６６、６１・６７、６２・６８、６３・６９、５９・
６５、６４・７０、７１・７４、７２・７５、７３・７
６を介して上位プロセッサシステム５６にデマンド割り
込みを発生して、次にこのスレーブプロセッサで処理す
べきマクロ命令の発行を要求する。上位プロセッサシス
テム５６は、このデマンド要求を受けた場合、それに付
けられたトークンを解析し、どのマクロ命令に付けられ
たトークンかを判定して、必要に応じて下位プロセッサ
システム５７、５８からの処理結果を読みとった後、そ
のマクロ命令の次にそのスレーブプロセッサで実行すべ
きマクロ命令を、前記と同様にして、該スレーブプロセ
ッサに送る。
【００８９】本実施例においては、システムの制御は、
このような動的トークンループによるコマンド／デマン
ド（動的要求）を用いた自律型システム制御にて行う。
このような自律型システム制御を行うことにより、例え
ば図７に示すような複数のプロセッサからなる階層構造
のシステムの各プロセッサを自律化させることができ
る。
【００９０】本実施例によれば、前記ＣＨＣＴＬは上位
プロセッサシステム側と下位プロセッサシステム側のそ
れぞれに用意されており、ＣＨＣＴＬ間では所定の通信
プロトコルによって通信が行われるため、上位プロセッ
サシステム５６と下位プロセッサシステム５７、５８と
の距離が、物理的に離れる（例えば数メートルから数十
メートル）場合でも、正しく通信を行うことができ、上
述のトークンループを用いた自律型システム制御を実行
することができる。従って、上位プロセッサシステム５
６と下位プロセッサシステム５７、５８との距離が、物
理的に離れる（例えば数メートルから数十メートル）場
合でも、必要以上の情報が上位プロセッサシステム５６
に行くことがなく、また下位プロセッサシステム５７、
５８で処理可能なタスクは全て下位プロセッサシステム
５７、５８で処理できるので、上位プロセッサシステム
５６と下位プロセッサシステム５７、５８との間の通信
量、および上位プロセッサシステム５６の処理負担を大
幅に軽減でき、上位プロセッサシステム５６は、従来の
ＯＳを用いたマルチタスキングに比べて、非常に小さい
オーバーヘッドにてスレーブプロセッサのシステム管理
を動的に行うことができるという効果がある。
【００９１】また、上位プロセッサシステム５６はシー
ケンシャルな１つのシーケンスを処理するため、上位プ
ロセッサシステム５６上でマルチタスキングが行われる
にもかかわらず、そのソフトウェアの記述は容易であ
り、しかもシステム全体の制御は、上位プロセッサシス
テム５６から下位プロセッサシステム５７、５８へのト
ップダウン制御による集中管理を行った場合と同等の特
性を得ることができる効果がある。
【００９２】また、上位プロセッサシステム５６と下位
プロセッサシステム５７、５８との間をそれぞれＬＡＮ
で接続した場合は、上述の効果に加えて、さらに次の効
果がある。
【００９３】即ち、図７に示す本実施例のようにＬＡＮ
７７を設け、それを異常・非常処理用ホットラインとし
て用いた場合、その異常・非常処理の要求経路は、各下
位プロセッサシステム５７、５８からＬＡＮ７７を経由
して、直接上位プロセッサシステム５６へ至る経路とな
り、上記ＬＡＮを設けない場合に比べ、前記異常・非常
処理要求が上位プロセッサシステム５６に到着するまで
のオーバーヘッドを短くすることができるため、より早
く異常・非常処理要求が受付られるという効果がある。
この効果は、下位プロセッサシステム５７、５８の階層
数が増すほど大きくなる。
【００９４】さらに、上位プロセッサシステム側のチャ
ネルコントローラと下位プロセッサ側のチャネルコント
ローラとの間の通信をチャネル通信プロトコルを用いて
行うことにより、この間の通信用信号線の数を、例えば
この間をバスで結んだ場合に比べて減らすことができる
効果がある。
【００９５】さらに、本実施例により、上位プロセッサ
システムは、従来のＯＳを用いたマルチタスキングに比
べて、非常に小さいオーバーヘッドにて下位プロセッサ
システムのシステム管理を動的に行うことができるとい
う効果がある。また、上位プロセッサシステムはシーケ
ンシャルな１つのシーケンスを処理するため、上位プロ
セッサシステム上でマルチタスキングが行われるにもか
かわらず、そのソフトウェアの記述は容易であり、しか
もシステム全体の制御は、上位プロセッサシステムから
下位プロセッサシステムへのトップダウン制御による集
中管理を行った場合と同等の特性を得ることができる効
果がある。
【００９６】
【発明の効果】本発明により、２つのプロセッサシステ
ム（例えば、上位プロセッサシステムと下位プロセッサ
システム）間の物理的距離が、例えば数メートル〜数十
メートル離れている場合でも、このどちらのプロセッサ
システムからも相互に正しくアクセスすることができ、
しかも特定ポートにアクセスが生じたとき、この２つの
プロセッサのどちらに対しても割り込み要求を生成でき
る記憶システムを構築することができて、前記２つのプ
ロセッサ間で自律型システム制御ができるので、ネット
ワークに複数のプロセッサシステムが接続されている場
合でも特定のプロセッサシステムの負担が大きくなるこ
とがなく、システムのリアルタイム性が損なわれないと
いう効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例の要部構成を示すブロック
図である。
【図２】図１に示すマスターモードＣＨＣＴＬの要部構
成例を示すブロック図である。
【図３】図１に示すスレーブモードＣＨＣＴＬの要部構
成例を示すブロック図である。
【図４】図１に示す実施例でのマスターモードＣＨＣＴ
ＬからスレーブモードＣＨＣＴＬへのチャネル通信プロ
トコルを示す概念図である。
【図５】図１に示す実施例でのスレーブモードＣＨＣＴ
ＬからマスターモードＣＨＣＴＬへのチャネル通信プロ
トコルを示す概念図である。
【図６】下位プロセッサシステム側にのみ相互割り込み
要求発生機能付きＤＰＲシステムを持つシステムの要部
構成例を示すブロック図である。
【図７】本発明の第２実施例の要部構成を示すブロック
図である。
【符号の説明】
１ 割り込み要求発生機能付きＤＰＲシステムＡ ２ チャネルコントローラＡ ３ チャネルコントローラＢ ４ 割り込み要求発生機能付きＤＰＲシステムＢ ２３ DATA／ADDR ARRANGEMENT LOGIC−A ２４ DATA／ADDR ARRANGEMENT LOGIC−B，BUS TRAN
SFER PROTOCOLLOGIC ２５ メモリアレイ ２６ アービトレーション回路 ２７ 割り込みコントローラ ３０ DATA／ADDR ARRANGEMENT LOGIC−A ３１ DATA／ADDR ARRANGEMENT LOGIC−B，BUS TRAN
SFER PROTOCOLLOGIC ３２ メモリアレイ ３３ アービトレーション回路 ３４ 割り込みコントローラ ５６ 上位プロセッサシステム ５７ 下位プロセッサシステム ５８ 下位プロセッサシステム ５９，６０，６１，６２，６３，６４ マスターモード
ＣＨＣＴＬ ６５，６６，６７，６８，６９，７０ スレーブモード
ＣＨＣＴＬ ７１，７２，７３ マスターモードＣＨＣＴＬ ７４，７５，７６ スレーブモードＣＨＣＴＬ ７７ ＬＡＮ ７８ センサインターフェースプロセッサ ７９ ステアリングコントローラ ８０ ブレーキコントローラ ８１ エンジン／ＡＴコントローラ ８２ サスペンションコントローラ ８３ センサインターフェースプロセッサ ８４ マンマシンインターフェースプロセッサ ８５ 外部データベースインターフェースプロセッサ ８６ 画像処理プロセッサ ８７ 制御系プロセッサ ８８ 知能系プロセッサ ８９ 相互割込み機能付きＤＰＲ（デュアルポートラ
ム）
フロントページの続き (56)参考文献 特開 平１−157143（ＪＰ，Ａ) 特開 平３−235544（ＪＰ，Ａ) 特開 平４−122142（ＪＰ，Ａ) 特開 昭63−227241（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/00 G06F 13/00 353

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 プロセッサシステムＡとプロセッサシス
    テムＢとを含む複数のプロセッサシステム間の通信の制
    御を行う通信制御装置において、 前記プロセッサシステムＡに対する割り込み要求発生機
    能を有し、プロセッサシステムＡに接続されたデュアル
    ポート記憶システムＡと、該デュアルポート記憶システ
    ムＡに接続されたチャネルコントローラＡと、前記プロ
    セッサシステムＢに対する割り込み要求発生機能を有
    し、プロセッサシステムＢに接続されたデュアルポート
    記憶システムＢと、該デュアルポート記憶システムＢに
    接続されたチャネルコントローラＢと、前記チャネルコ
    ントローラＡとチャネルコントローラＢとを接続する通
    信路とを含んでおり、 前記デュアルポート記憶システムＡは、前記プロセッサ
    システムＡからと、前記チャネルコントローラＢとチャ
    ネルコントローラＡとを介してプロセッサシステムＢか
    らとの双方からのアクセスが可能で、前記デュアルポー
    ト記憶システムＢとの同一性を保つように構成され、 前記デュアルポート記憶システムＢは、前記プロセッサ
    システムＢからと、前記チャネルコントローラＡとチャ
    ネルコントローラＢとを介してプロセッサシステムＡか
    らとの双方からのアクセスが可能で、前記デュアルポー
    ト記憶システムＡとの同一性を保つように構成され、 前記チャネルコントローラＡとチャネルコントローラＢ
    とは、前記通信路に対する通信プロトコルを支援するも
    のであることを特徴とする通信制御装置。
  2. 【請求項２】 請求項１の通信制御装置において、 デュアルポート記憶システムＡ，Ｂ内にそれぞれプロセ
    ッサシステムＡからプロセッサシステムＢに対する命令
    およびパラメータを記憶するコマンドポートを備え、デ
    ュアルポート記憶システムＡ，Ｂ内にそれぞれプロセッ
    サシステムＢからプロセッサシステムＡに対する要求お
    よびパラメータを記憶するデマンドポートを備え、前記
    デュアルポート記憶システムＡの割り込み機能が、前記
    デマンドポート内にプロセッサシステムＢから書き込み
    があったとき、プロセッサシステムＡに対し割り込み信
    号を発生する割り込み機能であることを特徴とする通信
    制御装置。
  3. 【請求項３】 装置Ａと装置Ｂとの間の通信プロトコル
    を支援する通信制御装置において、 コントロールコード，アドレスおよびデータをそれぞれ
    伝送する３種類の信号IOD0，IOD1，IOD2と、該３種類の
    信号IOD0，IOD1，IOD2に同期して装置Ａから装置Ｂへ伝
    送されるクロック信号MACKと、装置Ｂから装置Ａへの情
    報伝送要求を示す信号SREQNとを生成する手段を備え、
    これらの信号によって装置Ａと装置Ｂとの間の通信を行
    うことを特徴とする通信制御装置。
  4. 【請求項４】 プロセッサシステムＡとプロセッサシス
    テムＢとこの間の通信を制御する通信制御装置とからな
    るプロセッサ装置において、 前記通信制御装置は請求項２に記載の通信制御装置であ
    り、 プロセッサシステムＡはプロセッサシステムＢに対する
    パラメータ、ジョブ番号、命令を前記デュアルポート記
    憶システムＡのコマンドポートに書き込む手段を備え、
    プロセッサシステムＢは、前記デュアルポート記憶シス
    テムＢのコマンドポート内の命令が書き込まれるエリア
    のコマンドレジスタに所定の値がロードされたらコマン
    ドポートをリードして、それに対する命令処理を実行
    し、処理終了後プロセッサシステムＡに送るパラメータ
    およびジョブ番号を前記デュアルポート記憶システムＢ
    のデマンドポートに書き込み、コマンドポートを非アク
    ティブにする手段を備え、 プロセッサシステムＡは、プロセッサシステムＢがジョ
    ブ番号を前記デュアルポート記憶システムＢのデマンド
    ポートに書き込むことによって生じた割り込みにより、
    デマンドポートのジョブ番号をリードし、プロセッサシ
    ステムＢによる処理が終了したことを知り、次のステッ
    プに進む手段を備えていることを特徴とするプロセッサ
    装置。
  5. 【請求項５】 請求項４に記載のプロセッサ装置におい
    て、 プロセッサシステムＢが複数個含まれ、各プロセッサシ
    ステムＢがそれぞれに個別に配置接続された通信制御装
    置を介してプロセッサシステムＡに接続されていること
    を特徴とするプロセッサ装置。
  6. 【請求項６】 請求項１または２に記載の通信制御装置
    において、 前記チャネルコントローラＡ，Ｂが請求項３に記載の通
    信制御装置であることを特徴とする通信制御装置。
  7. 【請求項７】 請求項４に記載のプロセッサ装置におい
    て、 プロセッサシステムＡとプロセッサシステムＢとがロー
    カルエリアネットワークで接続されていることを特徴と
    するプロセッサ装置。
  8. 【請求項８】 装置Ａから装置Ｂへの通信を支援するプ
    ロトコルにおいて、 装置Ａから装置Ｂへ送信されるクロック信号ＭＡＣＫに
    同期して、３本の信号線を用いて、次のシーケンスでア
    ドレス、データの通信を行うことを特徴とする通信プロ
    トコル。 装置Ａから装置Ｂへ、または、装置Ｂから装置Ａへの
    通信方向を示すＭＲＥＱＮビット（１ｂｉｔ）と、ＭＲ
    ＥＱＮ，送信データが１６ｂｉｔか８ｂｉｔかを示すＭ
    Ａ１６Ｎビット、アドレス、データ用のパリティコード
    （２ｂｉｔ）との計３ｂｉｔから成るコントロールコー
    ドを装置Ａから装置Ｂへ送信。 アドレス８ｂｉｔおよび、送信データが１６ｂｉｔか
    ８ｂｉｔかを示すＭＡ１６Ｎｂｉｔの計９ｂｉｔを３ｂ
    ｉｔずつ、３回に分けて装置Ａから装置Ｂに送信。 −ａ）で８ｂｉｔデータ送信のとき、 データ８ビットと、データ、アドレス、前記ＭＡ１６Ｎ
    用パリティビット１ｂｉｔとの計９ビットを３ｂｉｔず
    つ、３回に分けて装置Ａから装置Ｂに送信。 −ｂ）で１６ｂｉｔデータ送信のとき、 データ１６ｂｉｔと、データの下位８ｂｉｔ、アドレ
    ス、前記ＭＡ１６Ｎ用パリティビット１ｂｉｔと、デー
    タの上位８ｂｉｔ用パリティビット１ｂｉｔの計１８ｂ
    ｉｔを３ｂｉｔずつ、６回に分けて装置Ａから装置Ｂに
    送信。 装置Ｂで受信したアドレス、データ情報を基に、装置
    Ｂが生成したパリティ情報を、装置Ｂから装置Ａに送信
    し、装置Ａ側の情報と比較し、転送エラーをチェックす
    る。エラーがなければ、転送を終了し、エラーがあれ
    ば、転送をやり直す。
  9. 【請求項９】 装置Ｂから装置Ａへの通信を支援するプ
    ロトコルにおいて、 装置Ａから装置Ｂへ送信されるクロック信号ＭＡＣＫに
    同期して、３本の信号線を用いて、次のシーケンスでア
    ドレス、データの通信を行うことを特徴とする通信プロ
    トコル。 装置Ｂから装置Ａへの送信要求を示すＳＲＥＱＮ信号
    を装置Ｂから装置Ａへ送信。 上記送信要求が、装置Ａに受付けられた後、装置Ａか
    ら装置Ｂへ、または装置Ｂから装置Ａへの通信方向を示
    すＭＲＥＱＮビット（１ｂｉｔ）と、ＭＲＥＱＮ，送信
    データが１６ｂｉｔか８ｂｉｔかを示すＭＡ１６Ｎビッ
    ト、アドレス、データ用のパリティコード（２ｂｉｔ）
    との計３ｂｉｔから成るコントロールコードを装置Ａか
    ら装置Ｂへ送信 アドレス８ｂｉｔおよび、送信データが１６ｂｉｔか
    ８ｂｉｔかを示すＭＡ１６Ｎｂｉｔの計９ｂｉｔを３ｂ
    ｉｔずつ、３回に分けて装置Ｂから装置Ａに送信。 −ａ）で８ｂｉｔデータ送信のとき、 データ８ビットと、データ、アドレス、前記ＭＡ１６Ｎ
    用パリティビット１ｂｉｔとの計９ビットを３ｂｉｔず
    つ、３回に分けて装置Ｂから装置Ａに送信。 −ｂ）で１６ｂｉｔデータ送信のとき、 データ１６ｂｉｔと、データの下位８ｂｉｔ、アドレ
    ス、前記ＭＡ１６Ｎ用パリティビット１ｂｉｔと、デー
    タの上位８ｂｉｔ用パリティビット１ｂｉｔの計１８ｂ
    ｉｔを３ｂｉｔずつ、６回に分けて装置Ｂから装置Ａに
    送信。 装置Ａで受信したアドレス、データ情報を基に、装置
    Ａが生成したパリティ情報を、装置Ａから装置Ｂに送信
    し、装置Ｂ側の情報と比較し、転送エラーをチェックす
    る。エラーがなければ、転送を終了し、エラーがあれ
    ば、転送をやり直す。
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