JPH01233651A - 通信制御方式 - Google Patents
通信制御方式Info
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- JPH01233651A JPH01233651A JP6149188A JP6149188A JPH01233651A JP H01233651 A JPH01233651 A JP H01233651A JP 6149188 A JP6149188 A JP 6149188A JP 6149188 A JP6149188 A JP 6149188A JP H01233651 A JPH01233651 A JP H01233651A
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- 238000004891 communication Methods 0.000 title claims abstract description 77
- 238000000034 method Methods 0.000 claims description 13
- 230000003993 interaction Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 206010016531 fetishism Diseases 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
独立したシステム系間を共有メモリを介してデータの転
送を行う通信制御方式に関し、データ転送におけるシー
ケンスを簡略化し、データ通信を高速化することを目的
とし、共有メモリにそれぞれシステム系が専用にデータ
をストアする通信用領域を設けるとともに、該通信用領
域に対応し、特定アドレスを記憶するアドレス比較手段
を共有メモリ内の共有メモリ制御部に設け、一方のシス
テム系の前記通信用領域へのアクセスが、該通信用領域
に対応する前記アドレス比較手段にセントされた前記特
定アドレスと一致したときに、前記共有メモリ制御部が
他方のシステム系に割込みを発生させるように構成する
。
送を行う通信制御方式に関し、データ転送におけるシー
ケンスを簡略化し、データ通信を高速化することを目的
とし、共有メモリにそれぞれシステム系が専用にデータ
をストアする通信用領域を設けるとともに、該通信用領
域に対応し、特定アドレスを記憶するアドレス比較手段
を共有メモリ内の共有メモリ制御部に設け、一方のシス
テム系の前記通信用領域へのアクセスが、該通信用領域
に対応する前記アドレス比較手段にセントされた前記特
定アドレスと一致したときに、前記共有メモリ制御部が
他方のシステム系に割込みを発生させるように構成する
。
本発明は、独立したシステム系間を共有メモリを介して
データの転送を行なう通信制御方式に関する。
データの転送を行なう通信制御方式に関する。
この種の通信制御方式は、一方のシステム系−から共有
メモリにデータのストアを行ない、その後にストアされ
たデータを他方のシステム系から読出すように制御し、
システム系間の通信を行なうものである。
メモリにデータのストアを行ない、その後にストアされ
たデータを他方のシステム系から読出すように制御し、
システム系間の通信を行なうものである。
第７図は従来の通信制御方式を示すブロック図である。
図中、Ａは一方のシステム系、Ｂは他方のシステム系で
あり、これらのシステム系Ａ、 Ｂ間に共有メモリＭ
が介設されている。システム系Ａ、 Ｂ及び共有メモ
リＭ間は制御、アドレスおよびデータ信号からなるシス
テムバス１，２によっテ接続され、又、システム系Ａ、
Ｂ間には制御信号が接続されている。
あり、これらのシステム系Ａ、 Ｂ間に共有メモリＭ
が介設されている。システム系Ａ、 Ｂ及び共有メモ
リＭ間は制御、アドレスおよびデータ信号からなるシス
テムバス１，２によっテ接続され、又、システム系Ａ、
Ｂ間には制御信号が接続されている。
ここで、一方のシステム系Ａから他方のシステム系Ｂに
対しデータ通信を行なう場合のシーケンスを第７図中に
付した■〜■の番号に添って説明する。
対しデータ通信を行なう場合のシーケンスを第７図中に
付した■〜■の番号に添って説明する。
まず、システム系Ａが共有メモリＭにデータを送出し、
ストアするストアオペレーションを実行する（■）。こ
のストアオペレーションが完了すると、共有メモリから
システム系Ａに割込みが発生しく■）、データが共存メ
モリにストアされたことをシステム系Ａは検知する。そ
こで、システム系Ａはシステム系Ｂに対して共有メモリ
Ｍにストアされたデータをフェッチするように信号を送
出する（■）。この信号を受取ったシステム系Ｂは、デ
ータをフェッチするフェッチオペレーションを行なう
（■）。このフェッチオペレーションが完了すると共有
メモリＭからシステム系Ｂに対して割込みが発生しく■
）、この割込みによってシステムＢは、データのフェッ
チの終了を検知し、システムＡに対してデータを受取っ
たことを知らせる信号を送出する（■）。システムＡは
、この信号を受取ってデータ通信の完了を知ることがで
きる。
ストアするストアオペレーションを実行する（■）。こ
のストアオペレーションが完了すると、共有メモリから
システム系Ａに割込みが発生しく■）、データが共存メ
モリにストアされたことをシステム系Ａは検知する。そ
こで、システム系Ａはシステム系Ｂに対して共有メモリ
Ｍにストアされたデータをフェッチするように信号を送
出する（■）。この信号を受取ったシステム系Ｂは、デ
ータをフェッチするフェッチオペレーションを行なう
（■）。このフェッチオペレーションが完了すると共有
メモリＭからシステム系Ｂに対して割込みが発生しく■
）、この割込みによってシステムＢは、データのフェッ
チの終了を検知し、システムＡに対してデータを受取っ
たことを知らせる信号を送出する（■）。システムＡは
、この信号を受取ってデータ通信の完了を知ることがで
きる。
ここで、共有メモリＭは、フェッチ又はストアによるデ
ータ転送の終了で自系に割込みが発生する機能を有し、
その割込みを発生させるか否かは、ソフトウェアで設定
できるようになっている。
ータ転送の終了で自系に割込みが発生する機能を有し、
その割込みを発生させるか否かは、ソフトウェアで設定
できるようになっている。
上述のごと〈従来においては、独立したシステム系間を
共有メモリを介してデータ通信を行なう場合、データ転
送におけるシーケンスが多いために、高速なデータ通信
を行なうことが困難になっていた。
共有メモリを介してデータ通信を行なう場合、データ転
送におけるシーケンスが多いために、高速なデータ通信
を行なうことが困難になっていた。
本発明は、上記課題に鑑みて創案されたもので、データ
転送におけるシーケンスを簡略化し、データ通信を高速
化する通信制御方式を提供することを目的とする。
転送におけるシーケンスを簡略化し、データ通信を高速
化する通信制御方式を提供することを目的とする。
上記目的を達成するために、本発明の通信制御方式は、
第１図に本発明の基本構成を示す如く、独立したシステ
ム系Ａ、Ｂ間を共有メモリＭを介してデータ転送をする
ことにより、データ通信を行う通信制御方式において、 共有メモリＭにそれぞれのシステム系が専用にデータを
ストアする通信用領域３Ａ、３Ｂを設けると共に、該通
信用領域３Ａ、３Ｂに対応し、特定アドレスを記憶する
アドレス比較手段５Ａ、５Ｂを共有メモリＭ内の共有メ
モリ制御部４に設け、一方のシステム系の前記通信用領
域３Ａ、３Ｂへのアクセスが、該通信用領域に対応する
前記アドレス比較手段５Ａ、５Ｂにセントされた前記特
定アドレスと一致したときに、前記共有メモリ制御部４
が他方のシステム系に割込みを発生させるようになされ
たものである。
第１図に本発明の基本構成を示す如く、独立したシステ
ム系Ａ、Ｂ間を共有メモリＭを介してデータ転送をする
ことにより、データ通信を行う通信制御方式において、 共有メモリＭにそれぞれのシステム系が専用にデータを
ストアする通信用領域３Ａ、３Ｂを設けると共に、該通
信用領域３Ａ、３Ｂに対応し、特定アドレスを記憶する
アドレス比較手段５Ａ、５Ｂを共有メモリＭ内の共有メ
モリ制御部４に設け、一方のシステム系の前記通信用領
域３Ａ、３Ｂへのアクセスが、該通信用領域に対応する
前記アドレス比較手段５Ａ、５Ｂにセントされた前記特
定アドレスと一致したときに、前記共有メモリ制御部４
が他方のシステム系に割込みを発生させるようになされ
たものである。
第１図において、Ｍは共有メモリであり、３Ａ及び３Ｂ
は通信用領域、４は共有メモリ制御部、５Ａ及び５Ｂは
共有メモリ制御部内に備えられているアドレス比較手段
であり、アドレス比較手段５Ａは通信用領域３Ａに、ア
ドレス比較手段５Ｂは通信用領域３Ｂに対応して利用さ
れるようになされている。
は通信用領域、４は共有メモリ制御部、５Ａ及び５Ｂは
共有メモリ制御部内に備えられているアドレス比較手段
であり、アドレス比較手段５Ａは通信用領域３Ａに、ア
ドレス比較手段５Ｂは通信用領域３Ｂに対応して利用さ
れるようになされている。
通信用領域３Ａは一方のシステム系Ａから専用にデータ
がストアされ、他方のシステム系Ｂによりフェッチが行
われるようになされている。一方、通信用領域３Ｂでは
一方のシステム系Ｂから専用にデータがストアされ、他
方のシステム系Ａによりフェッチが行われるようになさ
れている。各システム系では通信に先立ち、データをス
トアする通信用領域内の終了アドレスを、その領域に対
応するアドレス比較手段にセットしてお（。それにより
、その終了アドレスをアクセスしてデータのストアが終
了した時に１．前記アドレス比較手段によってそのアド
レスの比較一致が検出され、共有メモリ制御部４では、
他方のシステム系に割込みを発生させる。割込みを受け
たシステム系では、割込みにより通信によるデータスト
アがあったことを認知し、データがストアされた通信用
領域にデータのフェッチを行う。このフェッチにおいて
最終アドレスがアクセスされると、再度アドレス比較手
段によりアドレスの比較一致が検出され、共有メモリ制
御部４からデータをストアした一方のシステム系へ割込
みをか発せられる。その割込みを受けたシステム系では
通信の終了処理がなされて通信を終了する。
がストアされ、他方のシステム系Ｂによりフェッチが行
われるようになされている。一方、通信用領域３Ｂでは
一方のシステム系Ｂから専用にデータがストアされ、他
方のシステム系Ａによりフェッチが行われるようになさ
れている。各システム系では通信に先立ち、データをス
トアする通信用領域内の終了アドレスを、その領域に対
応するアドレス比較手段にセットしてお（。それにより
、その終了アドレスをアクセスしてデータのストアが終
了した時に１．前記アドレス比較手段によってそのアド
レスの比較一致が検出され、共有メモリ制御部４では、
他方のシステム系に割込みを発生させる。割込みを受け
たシステム系では、割込みにより通信によるデータスト
アがあったことを認知し、データがストアされた通信用
領域にデータのフェッチを行う。このフェッチにおいて
最終アドレスがアクセスされると、再度アドレス比較手
段によりアドレスの比較一致が検出され、共有メモリ制
御部４からデータをストアした一方のシステム系へ割込
みをか発せられる。その割込みを受けたシステム系では
通信の終了処理がなされて通信を終了する。
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第２図は本発明の一実施例における共有メモリ制御部の
ブロック図である。図中、第１図で示したものと同一部
分は同一記号で示す。
ブロック図である。図中、第１図で示したものと同一部
分は同一記号で示す。
第２図において、Ｍ′は共有メモリＭ内の通信データが
ストアされる通信用領域である。共有メモリ制御部４は
、上位装置インターフェイス制御部４１、マイクロ制御
部４２、転送制御部４３および自系ＣＭ制御部４４の４
つのブロックから構成されている。
ストアされる通信用領域である。共有メモリ制御部４は
、上位装置インターフェイス制御部４１、マイクロ制御
部４２、転送制御部４３および自系ＣＭ制御部４４の４
つのブロックから構成されている。
上位装置インターフェイス制御部４１は第３図に示すよ
うにポートＡとポートＢに分かれていて、それぞれのポ
ートにはＡＯＰレジスタＲＡ１．ＲＢｌ、開始アドレス
レジスタＲＡ２．ＲＢ２、および本発明のアドレス比較
手段である終了アドレスレジスタＲＡ３．ＲＢ３が設け
られていて、各ポートに接続された上位装置間のインタ
ーフェイス制御を行うものである。マイクロ制御部４２
は、各ブロックの監視を行い、上位装置インターフェイ
ス制御部４１に対して各レジスタのポーリングを行い、
転送制御部に対しては、データ転送のためのリクエスト
、アドレス、転送バイト数を送出し転送および割込みの
制御を行う。転送制御部４３は、マイクロ制御部４２か
らのリクエストによりＤＭＡ転送を行い、転送の終了を
マイクロ制御部４２へ知らせる。
うにポートＡとポートＢに分かれていて、それぞれのポ
ートにはＡＯＰレジスタＲＡ１．ＲＢｌ、開始アドレス
レジスタＲＡ２．ＲＢ２、および本発明のアドレス比較
手段である終了アドレスレジスタＲＡ３．ＲＢ３が設け
られていて、各ポートに接続された上位装置間のインタ
ーフェイス制御を行うものである。マイクロ制御部４２
は、各ブロックの監視を行い、上位装置インターフェイ
ス制御部４１に対して各レジスタのポーリングを行い、
転送制御部に対しては、データ転送のためのリクエスト
、アドレス、転送バイト数を送出し転送および割込みの
制御を行う。転送制御部４３は、マイクロ制御部４２か
らのリクエストによりＤＭＡ転送を行い、転送の終了を
マイクロ制御部４２へ知らせる。
上記構成による共有メモリ制御部４の動作を説明する。
上位装置インターフェイス制御部４１のポートに接続さ
れる上位装置は、まずＡＯＰレジスタに転送要求（フェ
ッチｏｒストア）をセントする。次に通信用領域Ｍ′の
アクセスにおける開始アドレスを開始アドレスレジスタ
に、終了アドレスを終了アドレスレジスタにセットする
。これにより、マイクロ制御部４２はＡＯＰレジスタに
リクエストが先にセットされた方のポートの上位装置と
の転送を開始する。この後、アドレス比較手段である終
了アドレスレジスタにより上位装置のアクセスが監視さ
れ、終了アドレスレジスタにセントされている終了アド
レスがアクセスされると、マイクロ制御部４２に通知さ
れる。マイクロ制御部４２では、他方のポートに接続さ
れている上位装置に対して割込みを発生させる。
れる上位装置は、まずＡＯＰレジスタに転送要求（フェ
ッチｏｒストア）をセントする。次に通信用領域Ｍ′の
アクセスにおける開始アドレスを開始アドレスレジスタ
に、終了アドレスを終了アドレスレジスタにセットする
。これにより、マイクロ制御部４２はＡＯＰレジスタに
リクエストが先にセットされた方のポートの上位装置と
の転送を開始する。この後、アドレス比較手段である終
了アドレスレジスタにより上位装置のアクセスが監視さ
れ、終了アドレスレジスタにセントされている終了アド
レスがアクセスされると、マイクロ制御部４２に通知さ
れる。マイクロ制御部４２では、他方のポートに接続さ
れている上位装置に対して割込みを発生させる。
第４図は本実施例での、システム間の通信における転送
シーケンスの説明図である。同図において、システム系
Ａ及びＢと共有メモリＭとは制御信号を含むシステムバ
ス１，２により接続されている。共有メモリＭ内にはシ
ステム系Ａが専用にデータをストアする通信用領域３Ａ
と、システム系Ｂが専用にデータをストアする通信用領
域３Ｂが構成されている。
シーケンスの説明図である。同図において、システム系
Ａ及びＢと共有メモリＭとは制御信号を含むシステムバ
ス１，２により接続されている。共有メモリＭ内にはシ
ステム系Ａが専用にデータをストアする通信用領域３Ａ
と、システム系Ｂが専用にデータをストアする通信用領
域３Ｂが構成されている。
第４図における点線矢印は転送シーケンスの順序を示す
もので、（１）〜（４）の番号はシステム系Ａがらシス
テム系Ｂへの転送を、■〜■は逆にシステム系Ｂからシ
ステム系Ａへの転送を示している。
もので、（１）〜（４）の番号はシステム系Ａがらシス
テム系Ｂへの転送を、■〜■は逆にシステム系Ｂからシ
ステム系Ａへの転送を示している。
システム系Ａからシステム系Ｂへの転送を（１）〜（４
）の番号に添って説明する。
）の番号に添って説明する。
（１） システム系Ａは共有メモリＭの共有メモリ制
御部４にアクセスを行い、ＡＯＰレジスタＲＡ１、開始
アドレスレジスタＲＡ２および終了アドレスレジスタＲ
Ａ３に値をセットし、通信用領域３Ａにデータをストア
する（ストアオペレーション）。
御部４にアクセスを行い、ＡＯＰレジスタＲＡ１、開始
アドレスレジスタＲＡ２および終了アドレスレジスタＲ
Ａ３に値をセットし、通信用領域３Ａにデータをストア
する（ストアオペレーション）。
（２）共有メモリ制御部４ではシステム系Ａのアクセス
を監視していて、終了アドレスがアクセスされるとシス
テム系Ｂに割込みを発する（ストアインタラブジョン）
。
を監視していて、終了アドレスがアクセスされるとシス
テム系Ｂに割込みを発する（ストアインタラブジョン）
。
（３） システム系Ｂでは割込みにおいて、通信用領
域３Ａへのフェッチと認知して、レジスタから開始及び
終了アドレスを得て通信用領域３Ａへのフェッチにより
データを得る（フェッチオペレーション）。
域３Ａへのフェッチと認知して、レジスタから開始及び
終了アドレスを得て通信用領域３Ａへのフェッチにより
データを得る（フェッチオペレーション）。
（４）共用メモリ制御部４ではシステム系Ｂのアクセス
を監視していて、終了アドレスがアクセスされると、シ
ステム系Ａに割込みを発する（フェッチインタラブジョ
ン）。
を監視していて、終了アドレスがアクセスされると、シ
ステム系Ａに割込みを発する（フェッチインタラブジョ
ン）。
これにより、システム系Ａは通信の終了を認知して、終
了処理を行う。
了処理を行う。
以上のように、システム系Ａがらシステム系Ｂに転送が
なされ通信が行われる。又、システム系Ｂからシステム
系Ａへの転送（■〜■）も同様になされる。
なされ通信が行われる。又、システム系Ｂからシステム
系Ａへの転送（■〜■）も同様になされる。
第５図は、通信の方向ｉこよるそれぞれのシステム系の
行うオペレーションと受けるインタラブジョンの対応図
である。図中の番号は、第４図における番号と同一の動
作を示す。
行うオペレーションと受けるインタラブジョンの対応図
である。図中の番号は、第４図における番号と同一の動
作を示す。
第６図は、それぞれのシステム系における割込み処理の
フローチャートである。同フローチャートに添って割込
み処理を説明すると、まず、フェッチインタラブジョン
が（３１）、ストアインタラブジョンか（ｓ２）を判定
し次の処理に移る。
フローチャートである。同フローチャートに添って割込
み処理を説明すると、まず、フェッチインタラブジョン
が（３１）、ストアインタラブジョンか（ｓ２）を判定
し次の処理に移る。
もしフェッチインタラブジョンである場合には、自分の
系がストアオペレーションを行っていたかをチエツクす
る（Ｓ３）。このチエツクはオペレーション及びインタ
ラブジョンの順番を検査するもので、その順番は第５図
に示した通りに行われていなければならない。すなわち
、フェッチインタラブジョンは通信データ送出側のスト
アオペレーションが行われ、受信側のフェッチオペ−ジ
ョンが行われて発生する。従って、単独でフェッチイン
タラブジョンは起りえず、もし起ったとしたらそれはエ
ラーであり、エラー処理がなされる（Ｓ４）。フェフチ
インクラブションであり自分の系がストアインタラブジ
ョンを行っていた場合は、通信終了処理を行って（Ｓ５
）割込み処理ルーチンからぬける。もしストアインタラ
ブジョンである場合には、通信データをフェッチする処
理に移り（Ｓ６）通信終了処理を行った後に割込み処理
ルーチンからぬける。フェッチ若しくはストアインタラ
ブジョンでないときは、次の割込み処理へ移る。以上の
よう証割込み処理はなされている。
系がストアオペレーションを行っていたかをチエツクす
る（Ｓ３）。このチエツクはオペレーション及びインタ
ラブジョンの順番を検査するもので、その順番は第５図
に示した通りに行われていなければならない。すなわち
、フェッチインタラブジョンは通信データ送出側のスト
アオペレーションが行われ、受信側のフェッチオペ−ジ
ョンが行われて発生する。従って、単独でフェッチイン
タラブジョンは起りえず、もし起ったとしたらそれはエ
ラーであり、エラー処理がなされる（Ｓ４）。フェフチ
インクラブションであり自分の系がストアインタラブジ
ョンを行っていた場合は、通信終了処理を行って（Ｓ５
）割込み処理ルーチンからぬける。もしストアインタラ
ブジョンである場合には、通信データをフェッチする処
理に移り（Ｓ６）通信終了処理を行った後に割込み処理
ルーチンからぬける。フェッチ若しくはストアインタラ
ブジョンでないときは、次の割込み処理へ移る。以上の
よう証割込み処理はなされている。
次に、システム系ＡとＢが同時に通信を開始した場合に
ついて説明する。第５図の最下段に示すように、システ
ム系ＡとＢに同時にストアオペレーション（１）のを行
う場合、システム系Ａは通信用領域３Ａに、システム系
Ｂは通信用領域３Ｂにス［・アオペレーションを行い、
その結果両系にストアインタラブジョン（２）■が発生
する。この割込みによって、システム系Ａは通信用領域
３Ｂに、システム系Ｂは通信用領域３Ａに、フェッチオ
ペレーション（３）■を行う。これによりフェッチイン
タラブジョン（４）■が発生し両系共に通信が終了した
ことを知る。
ついて説明する。第５図の最下段に示すように、システ
ム系ＡとＢに同時にストアオペレーション（１）のを行
う場合、システム系Ａは通信用領域３Ａに、システム系
Ｂは通信用領域３Ｂにス［・アオペレーションを行い、
その結果両系にストアインタラブジョン（２）■が発生
する。この割込みによって、システム系Ａは通信用領域
３Ｂに、システム系Ｂは通信用領域３Ａに、フェッチオ
ペレーション（３）■を行う。これによりフェッチイン
タラブジョン（４）■が発生し両系共に通信が終了した
ことを知る。
このように本実施例では、共有メモリにおいてシステム
系が専用にデータストアを行う通信用領域が別々に設け
られ、該通信用領域へのアクセスの終了時に相手方に割
込みにより自動的に通知されるようになされているため
、通信における転送シーケンスが簡略化され高速化され
ると共に、システムの両系が同時通信が行えるため処理
が効率化されている。
系が専用にデータストアを行う通信用領域が別々に設け
られ、該通信用領域へのアクセスの終了時に相手方に割
込みにより自動的に通知されるようになされているため
、通信における転送シーケンスが簡略化され高速化され
ると共に、システムの両系が同時通信が行えるため処理
が効率化されている。
以上説明したように、本発明によれば、通信を行うシス
テム系の両方が同時にアクセスが可能となるため、効率
的に処理が行えるとともに、共有メモリへのアクセスに
おける終了時に自動的に相手側へ通知がなされるので、
シスムチ系におけるシーケンスが簡略化され、データ通
信を高速化する通信制御方式を提供することができる。
テム系の両方が同時にアクセスが可能となるため、効率
的に処理が行えるとともに、共有メモリへのアクセスに
おける終了時に自動的に相手側へ通知がなされるので、
シスムチ系におけるシーケンスが簡略化され、データ通
信を高速化する通信制御方式を提供することができる。
第１図は本発明の基本構成図、
第２図は共有メモリのブロック図、
第３図は本発明の一実施例のレジスタ構成、第４図は実
施例における転送シーケンスの説明図、 第５図は通信の方向に対するシステム系の動作、第６図
は割込み処理のフローチャート、第７図は従来の転送シ
ーケンスの説明図である。 Ａ、Ｂ；システム系、 Ｍ；共有メモリ、 １．２ニジステムバス、 ３Ａ、３Ｂ；通信用領域、 ４；共有メモリ制御部、 ５Ａ、５Ｂ；アドレス比較手段、 ４１；上位装置インターフェイス制御部、４２：マイク
ロ制御部、 ４３；転送制御部、 ４４；自系ＣＭ制御部、 ＲＡｌ、ＲＢｌ；ＡＯＰレジスタ、 ＲＡ２．ＲＢ２ ；開始アドレスレジスタ、ＲＡ３．Ｒ
Ｂ３ ；終了アドレスレジスタ、第１図 共し有／モリのフ゛口・ｙ２＋Ｄ 第２図
施例における転送シーケンスの説明図、 第５図は通信の方向に対するシステム系の動作、第６図
は割込み処理のフローチャート、第７図は従来の転送シ
ーケンスの説明図である。 Ａ、Ｂ；システム系、 Ｍ；共有メモリ、 １．２ニジステムバス、 ３Ａ、３Ｂ；通信用領域、 ４；共有メモリ制御部、 ５Ａ、５Ｂ；アドレス比較手段、 ４１；上位装置インターフェイス制御部、４２：マイク
ロ制御部、 ４３；転送制御部、 ４４；自系ＣＭ制御部、 ＲＡｌ、ＲＢｌ；ＡＯＰレジスタ、 ＲＡ２．ＲＢ２ ；開始アドレスレジスタ、ＲＡ３．Ｒ
Ｂ３ ；終了アドレスレジスタ、第１図 共し有／モリのフ゛口・ｙ２＋Ｄ 第２図
Claims (1)
- 【特許請求の範囲】 独立したシステム系（Ａ、Ｂ）間を共有メモリ（Ｍ）を
介してデータ転送をすることにより、データ通信を行う
通信制御方式において、 共有メモリ（Ｍ）にそれぞれのシステム系が専用にデー
タをストアする通信用領域（３Ａ、３Ｂ）を設けると共
に、 該通信用領域（３Ａ、３Ｂ）に対応し、特定アドレスを
記憶するアドレス比較手段（５Ａ、５Ｂ）を共有メモリ
（Ｍ）内の共有メモリ制御部（４）に設け、 一方のシステム系の前記通信用領域（３Ａ、３Ｂ）への
アクセスが、 該通信用領域（３Ａ、３Ｂ）に対応する前記アドレス比
較手段（５Ａ、５Ｂ）にセットされた前記特定アドレス
と一致したときに、 前記共有メモリ制御部（４）が他方のシステム系に割込
みを発生させることを特徴とする通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6149188A JPH01233651A (ja) | 1988-03-15 | 1988-03-15 | 通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6149188A JPH01233651A (ja) | 1988-03-15 | 1988-03-15 | 通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233651A true JPH01233651A (ja) | 1989-09-19 |
Family
ID=13172616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6149188A Pending JPH01233651A (ja) | 1988-03-15 | 1988-03-15 | 通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08137738A (ja) * | 1994-11-11 | 1996-05-31 | Nec Miyagi Ltd | Ｃｐｕ調停回路 |
| JP2017004337A (ja) * | 2015-06-12 | 2017-01-05 | アズビル株式会社 | マルチ・プログラマブルデバイス・システムとその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320555A (ja) * | 1986-07-14 | 1988-01-28 | Fujitsu Ltd | 計算機間通信方式 |
-
1988
- 1988-03-15 JP JP6149188A patent/JPH01233651A/ja active Pending
Patent Citations (1)
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