JP2594567B2 - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JP2594567B2 JP2594567B2 JP62199975A JP19997587A JP2594567B2 JP 2594567 B2 JP2594567 B2 JP 2594567B2 JP 62199975 A JP62199975 A JP 62199975A JP 19997587 A JP19997587 A JP 19997587A JP 2594567 B2 JP2594567 B2 JP 2594567B2
- Authority
- JP
- Japan
- Prior art keywords
- request
- data
- memory
- write
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔概 要〕 本発明はデータ処理システムにおいて、主メモリとメ
モリコントロールユニットと処理装置との間におけるメ
モリアクセス制御装置に関し、 処理装置からの先行するリクエストによる動作が何ら
かの異常により異常終了したときは後続のリクエストを
異常終了させ、この異常終了が先行のリクエストに起因
するものであることを示す指令を発することによって処
理効率の向上を図ることを目的とし、 本発明によれば、複数のバンクを有する主メモリと、
前記複数のバンクに対するアクセスを制御するメモリコ
ントロールユニットと、１つのメモリリクエストに対応
するポートを複数個有しかつ少なくとも１つのデータバ
ッファを有する処理装置により構成されるデータ処理シ
ステムのメモリアクセス装置において、前記処理装置は
先行する書込みリクエストおよび後続の読出しリクエス
トを発生する手段と、前記データバッファ上のアドレス
が前記書込みリクエストと前記読出しリクエストとの間
で一致しているか否か判定する手段と、前記書込みリク
エストによる書込み動作において生じた何らかの異常を
検出する手段と、前記異常が発生したとき前記読出しリ
クエストを異常終了させる手段とを備え、前記データバ
ッファ上のアドレスが一致しているときに、前記書込み
リクエストの異常終了に応答して後続の読出しリクエス
トも異常終了させ、かつ前記後続の読出しリクエストの
異常終了が前記先行する書込みリクエストに起因するも
のであることを示す指令を発生するように構成する。
モリコントロールユニットと処理装置との間におけるメ
モリアクセス制御装置に関し、 処理装置からの先行するリクエストによる動作が何ら
かの異常により異常終了したときは後続のリクエストを
異常終了させ、この異常終了が先行のリクエストに起因
するものであることを示す指令を発することによって処
理効率の向上を図ることを目的とし、 本発明によれば、複数のバンクを有する主メモリと、
前記複数のバンクに対するアクセスを制御するメモリコ
ントロールユニットと、１つのメモリリクエストに対応
するポートを複数個有しかつ少なくとも１つのデータバ
ッファを有する処理装置により構成されるデータ処理シ
ステムのメモリアクセス装置において、前記処理装置は
先行する書込みリクエストおよび後続の読出しリクエス
トを発生する手段と、前記データバッファ上のアドレス
が前記書込みリクエストと前記読出しリクエストとの間
で一致しているか否か判定する手段と、前記書込みリク
エストによる書込み動作において生じた何らかの異常を
検出する手段と、前記異常が発生したとき前記読出しリ
クエストを異常終了させる手段とを備え、前記データバ
ッファ上のアドレスが一致しているときに、前記書込み
リクエストの異常終了に応答して後続の読出しリクエス
トも異常終了させ、かつ前記後続の読出しリクエストの
異常終了が前記先行する書込みリクエストに起因するも
のであることを示す指令を発生するように構成する。
本発明はメモリアクセス制御方式に関し、特に汎用大
型コンピュータ等のデータ処理システムにおける主メモ
リ（MSU）へのアクセスを、チャネルプロセッサ等の処
理装置（CP）がメモリコントロールユニット（MCU）を
介して行なうときのメモリアクセス制御装置に関する。
型コンピュータ等のデータ処理システムにおける主メモ
リ（MSU）へのアクセスを、チャネルプロセッサ等の処
理装置（CP）がメモリコントロールユニット（MCU）を
介して行なうときのメモリアクセス制御装置に関する。
第５図はCPとMCUインターフェイスとの間に設けられ
るメモリアクセス回路（MAC）の概略構成図である。図
に示すように、MACは複数のポート（PORTＡ〜PORTＤ）
とこれらのポートの管理を行なうポート管理ユニット
（PC）と、書込みおよび読出しデータを一時的に格納す
るデータバッファ（MAB）と、MABのアドレスを制御する
アドレス制御ユニット（BAC）とを有している。
るメモリアクセス回路（MAC）の概略構成図である。図
に示すように、MACは複数のポート（PORTＡ〜PORTＤ）
とこれらのポートの管理を行なうポート管理ユニット
（PC）と、書込みおよび読出しデータを一時的に格納す
るデータバッファ（MAB）と、MABのアドレスを制御する
アドレス制御ユニット（BAC）とを有している。
各ポートに格納される内容は、オペコード、バッファ
アドレス、主メモリアドレス、およびステータスであ
り、オペコードはMSUに対するもので、書込み／読出し
を示すR/W、アクセスワード数を示すLength、各種のア
ドレシングモードを示すAddressing Mode、および記憶
保護モードを示すProtect Mode等から成っている。バッ
ファアドレスは書込みデータおよび読出しデータのMAB
上でのアドレスを格納する。主メモリアドレスは書込み
データおよび読出しデータのMSU上でのアドレスを格納
する。そしてステータスはポートの状態を示すもので、
使用していないことを示すIdle、CPがMSUアクセスのた
めの情報をセットアップしていることを示すSet up、CP
がリクエストを発行しMCUへの発行待ちを示すQueued、M
CUおよびMSUへアクセス中であることを示すAccessing、
MSUアクセスが終了したことを示すComplete、およびMSU
アクセスがエラーを伴って終了したことを示すError Co
mpleteなどがある。
アドレス、主メモリアドレス、およびステータスであ
り、オペコードはMSUに対するもので、書込み／読出し
を示すR/W、アクセスワード数を示すLength、各種のア
ドレシングモードを示すAddressing Mode、および記憶
保護モードを示すProtect Mode等から成っている。バッ
ファアドレスは書込みデータおよび読出しデータのMAB
上でのアドレスを格納する。主メモリアドレスは書込み
データおよび読出しデータのMSU上でのアドレスを格納
する。そしてステータスはポートの状態を示すもので、
使用していないことを示すIdle、CPがMSUアクセスのた
めの情報をセットアップしていることを示すSet up、CP
がリクエストを発行しMCUへの発行待ちを示すQueued、M
CUおよびMSUへアクセス中であることを示すAccessing、
MSUアクセスが終了したことを示すComplete、およびMSU
アクセスがエラーを伴って終了したことを示すError Co
mpleteなどがある。
MSUへの書込みデータはCPからポートへのリクエストR
Q発行時にMABに準備され、MSUからの読出しデータはリ
クエスト終了時にMABに格納される。CPはポートのステ
ータスによりポート管理PCからのメモリリクエストMRQ
の終了を判定することができる。CPがある一連の処理を
MSUへ書込みで終了し次の一連の処理をMSUからの読出し
で開始する時に、通常は先行する処理の終了を示す書込
みリクエスト（Store RQ）の終了を待たずに次の処理の
読出しリクエスト（Fetch RQ）を発行することができ
る。そして何らかの異常が生じたときは書込み動作がMC
Uで失敗した際のリカバリ動作のためにポート情報およ
び書込みデータをMABに保存しておく必要がある。
Q発行時にMABに準備され、MSUからの読出しデータはリ
クエスト終了時にMABに格納される。CPはポートのステ
ータスによりポート管理PCからのメモリリクエストMRQ
の終了を判定することができる。CPがある一連の処理を
MSUへ書込みで終了し次の一連の処理をMSUからの読出し
で開始する時に、通常は先行する処理の終了を示す書込
みリクエスト（Store RQ）の終了を待たずに次の処理の
読出しリクエスト（Fetch RQ）を発行することができ
る。そして何らかの異常が生じたときは書込み動作がMC
Uで失敗した際のリカバリ動作のためにポート情報およ
び書込みデータをMABに保存しておく必要がある。
第６図は従来のメモリアクセス制御方式のタイミング
チャートを示すものである。CPからの処理１として書込
みのStore RQがポートＡへ発行されるとMABに保持され
ていた書込みデータ（Store data）はポートＡを経てMC
UへStoreされる。そして、CPから次の処理２として読出
しのFetch RQがポートＢへ発行された場合、書込みと読
出しのMABアドレスが一致していなければ、点線で示す
ようにMCUにてFetchされた後ポートＢを経てMABに読出
しデータ（Fetch data）として格納される。一方、MAB
アドレスが一致しているときはStore RQの終了を待って
ポートＢからFetch RQがMCUへ発行され、MCUにてFetch
された後ポートＢを経てMABにFetch dataが格納され
る。図のタイミングからも明らかなようにMABアドレス
が一致している場合にはCPからFetch RQがポートＢに発
行された時点t1からポートＢからMCUへリクエストする
時点t2までの間ＴだけFetch RQはポートＢにて待機する
ことになる。即ち、上記２つのリクエストにおいてはMA
Bにおけるアドレスが一致している場合には書込みリク
エストが終了するまで次の読出しリクエストを発行でき
ず待機するか常に書き込みデータをMAB以外の場所に保
持しておかなければならないという問題があった。
チャートを示すものである。CPからの処理１として書込
みのStore RQがポートＡへ発行されるとMABに保持され
ていた書込みデータ（Store data）はポートＡを経てMC
UへStoreされる。そして、CPから次の処理２として読出
しのFetch RQがポートＢへ発行された場合、書込みと読
出しのMABアドレスが一致していなければ、点線で示す
ようにMCUにてFetchされた後ポートＢを経てMABに読出
しデータ（Fetch data）として格納される。一方、MAB
アドレスが一致しているときはStore RQの終了を待って
ポートＢからFetch RQがMCUへ発行され、MCUにてFetch
された後ポートＢを経てMABにFetch dataが格納され
る。図のタイミングからも明らかなようにMABアドレス
が一致している場合にはCPからFetch RQがポートＢに発
行された時点t1からポートＢからMCUへリクエストする
時点t2までの間ＴだけFetch RQはポートＢにて待機する
ことになる。即ち、上記２つのリクエストにおいてはMA
Bにおけるアドレスが一致している場合には書込みリク
エストが終了するまで次の読出しリクエストを発行でき
ず待機するか常に書き込みデータをMAB以外の場所に保
持しておかなければならないという問題があった。
本発明の目的は読出しリクエストの発行前に書込みリ
クエストが何らかの原因により異常終了した場合に、読
出しデータを格納するMABのアドレスが書込みデータを
格納しているMABのアドレスと一致しているとき、読出
しリクエストを待機させることなく異常終了を通知し異
常処理を迅速に行なうことにある。
クエストが何らかの原因により異常終了した場合に、読
出しデータを格納するMABのアドレスが書込みデータを
格納しているMABのアドレスと一致しているとき、読出
しリクエストを待機させることなく異常終了を通知し異
常処理を迅速に行なうことにある。
第１図は本発明の原理説明図である。図において、１
は書込みリクエストおよび読出しリクエスト等の発生手
段であって所定の処理を行なうために処理装置から発生
する。２は書込みリクエストのアドレスと読出しリクエ
ストのアドレスがデータバッファ上で一致しているか否
か判定するためのアドレス一致判定手段であってポート
管理部において行なわれる。３は書込み動作において生
じた何らかの異常を検出する異条検出手段であってメモ
リコントロールユニットにおいて行なわれる。４は異常
が発生したときには読出しリクエストを異常終了させる
ための異常終了指令発生手段であってポート管理部にお
いて行われる。
は書込みリクエストおよび読出しリクエスト等の発生手
段であって所定の処理を行なうために処理装置から発生
する。２は書込みリクエストのアドレスと読出しリクエ
ストのアドレスがデータバッファ上で一致しているか否
か判定するためのアドレス一致判定手段であってポート
管理部において行なわれる。３は書込み動作において生
じた何らかの異常を検出する異条検出手段であってメモ
リコントロールユニットにおいて行なわれる。４は異常
が発生したときには読出しリクエストを異常終了させる
ための異常終了指令発生手段であってポート管理部にお
いて行われる。
第２図および第３図は本発明に係るメモリアクセス方
式のタイミングチャートである。第２図は異常の生じて
いない通常のタイミングチャート、第３図は異常を生じ
たときのタイミングチャートである。第２図において、
このタイミングチャートは第６図に示すタイミングチャ
ートと一致するものであり異常の生じていない通常時の
アクセスは、MABアドレスが一致していないとき処理１
におけるStore RQによってMABのStore dataはポートＡ
を経てMCUにStoreされ、引き続き処理２のFetch RQによ
ってMCUからのFetch動作がポートＢを経て並行してなさ
れ、Store RQが終了するとFetch RQによってMABへFetch
dataが格納される。一方、MABアドレスが一致している
場合も第２図及び第３図に示すタイミングチャートにな
る。
式のタイミングチャートである。第２図は異常の生じて
いない通常のタイミングチャート、第３図は異常を生じ
たときのタイミングチャートである。第２図において、
このタイミングチャートは第６図に示すタイミングチャ
ートと一致するものであり異常の生じていない通常時の
アクセスは、MABアドレスが一致していないとき処理１
におけるStore RQによってMABのStore dataはポートＡ
を経てMCUにStoreされ、引き続き処理２のFetch RQによ
ってMCUからのFetch動作がポートＢを経て並行してなさ
れ、Store RQが終了するとFetch RQによってMABへFetch
dataが格納される。一方、MABアドレスが一致している
場合も第２図及び第３図に示すタイミングチャートにな
る。
第３図はMABアドレスが一致しているときに異常が生
じたときのタイミングチャートである。Store RQの終了
時に異常終了すると、すでにFetch RQによってMCUにてF
etchされている読出しデータはポートＢへ送られるが、
MABに格納することなく、他のリクエストの異常により
異常終了となった旨を示す終了コード（Write Inh）を
発生しこれを処理装置に伝える。第２図、第３図及び第
６図から明らかなように、MABアドレスが一致している
場合の処理時間を短くすることができ、処理装置CPの性
能向上を果たすことができる。
じたときのタイミングチャートである。Store RQの終了
時に異常終了すると、すでにFetch RQによってMCUにてF
etchされている読出しデータはポートＢへ送られるが、
MABに格納することなく、他のリクエストの異常により
異常終了となった旨を示す終了コード（Write Inh）を
発生しこれを処理装置に伝える。第２図、第３図及び第
６図から明らかなように、MABアドレスが一致している
場合の処理時間を短くすることができ、処理装置CPの性
能向上を果たすことができる。
第４図は本発明のメモリアクセス制御装置の処理フロ
ーチャートを示す。
ーチャートを示す。
まず、CPにおいてMSUアクセスのための情報のセット
アップが終了するとリクエストRQを発行する（ステップ
１）。ポートがこのリクエストを受けるとポートステー
タスは優先順位（プライオリティ）待のステータスとな
る（ステップ２）。ポート管理はプライオリティ待のポ
ートの中からプライオリティの高いものを選択する（ス
テップ３）。ポート管理からはMCUに対してリクエスト
が発行される（ステップ４）。MCUからMSUへアクセスが
なされMCUに戻ってきたデータはポート管理に戻される
（ステップ５）。ポート管理ではMABアドレスの一致不
一致とは無関係にここまでの処理が正常終了か異常終了
か判断する（ステップ６）。この段階において正常終了
の場合にはリクエストかStore RQかFetch RQか判定され
る（ステップ７）。Fetch RQのときにはMABアドレスがS
tore RQと一致している場合にStore RQが異常終了して
いるか否か判定される（ステップ８）。異常終了してい
るときはポートステータスを異常終了させ（ステップ
９）、他のリクエストにより異常終了したことを示す終
了コード（Write Inh）を送る（ステップ10）。異常終
了していないときは所定の待機時間後にFetch dataをMA
Bへ格納し（ステップ11）、ポートステータスを完了に
する（ステップ12）。
アップが終了するとリクエストRQを発行する（ステップ
１）。ポートがこのリクエストを受けるとポートステー
タスは優先順位（プライオリティ）待のステータスとな
る（ステップ２）。ポート管理はプライオリティ待のポ
ートの中からプライオリティの高いものを選択する（ス
テップ３）。ポート管理からはMCUに対してリクエスト
が発行される（ステップ４）。MCUからMSUへアクセスが
なされMCUに戻ってきたデータはポート管理に戻される
（ステップ５）。ポート管理ではMABアドレスの一致不
一致とは無関係にここまでの処理が正常終了か異常終了
か判断する（ステップ６）。この段階において正常終了
の場合にはリクエストかStore RQかFetch RQか判定され
る（ステップ７）。Fetch RQのときにはMABアドレスがS
tore RQと一致している場合にStore RQが異常終了して
いるか否か判定される（ステップ８）。異常終了してい
るときはポートステータスを異常終了させ（ステップ
９）、他のリクエストにより異常終了したことを示す終
了コード（Write Inh）を送る（ステップ10）。異常終
了していないときは所定の待機時間後にFetch dataをMA
Bへ格納し（ステップ11）、ポートステータスを完了に
する（ステップ12）。
ステップ６において何らかの異常が発生したときはポ
ートステータスを異常終了させ（ステップ13）、処理装
置へ通知される（ステップ14）。処理装置にてエラー処
理がなされた後（ステップ15）、ポートステータスは使
用可能状態（idle）に戻される（ステップ16）。
ートステータスを異常終了させ（ステップ13）、処理装
置へ通知される（ステップ14）。処理装置にてエラー処
理がなされた後（ステップ15）、ポートステータスは使
用可能状態（idle）に戻される（ステップ16）。
以上説明したように、本発明によればMABのアドレス
が一致したときに、先行するリクエスト時の異常終了に
よって後続のリクエストが待機させられることがないの
で、処理効率を著しく向上させることができる。
が一致したときに、先行するリクエスト時の異常終了に
よって後続のリクエストが待機させられることがないの
で、処理効率を著しく向上させることができる。
第１図は本発明の原理説明図、 第２図は本発明の通常時のタイミングチャート、 第３図は本発明の異常時のタイミングチャート、 第４図は本発明の一実施例処理フローチャート、 第５図は本発明の適用されるメモリアクセス回路のブロ
ック図、および 第６図は従来のメモリアクセス制御方式のタイミングチ
ャートである。 （符号の説明） MSU……主メモリ、 MCU……メモリコントロールユニット、 CP……処理装置、 MAB……データバッファ、 PC……ポート管理部、 PORT−Ａ〜PORT−Ｄ……ポート。
ック図、および 第６図は従来のメモリアクセス制御方式のタイミングチ
ャートである。 （符号の説明） MSU……主メモリ、 MCU……メモリコントロールユニット、 CP……処理装置、 MAB……データバッファ、 PC……ポート管理部、 PORT−Ａ〜PORT−Ｄ……ポート。
Claims (1)
- 【請求項１】複数のバンクを有する主メモリと、前記複
数のバンクに対するアクセスを制御するメモリコントロ
ールユニットと、１つのメモリリクエストに対応するポ
ートを複数個有し、前記複数のバンクと前記メモリコン
トロールユニットと複数のポートを使用して複数のメモ
リリクエストの処理を並行して行い、かつ少なくとも１
つのデータバッファを有する処理装置と、により構成さ
れるデータ処理システムのメモリアクセス制御装置であ
って、 先行する書込みリクエスト及び後続の読出しリクエスト
を発生する手段（１）と、 前記データバッファ上のアドレスが前記書込みリクエス
トと前記読出しリクエストとの間で一致しているか否か
を判定する手段（２）と、 前記書込みリクエストによる書込み動作において生じた
何らかの異常を検出する手段（３）と、 前記異常が発生したとき前記読出しリクエストを異常終
了させる手段（４）と、を備え、 前記データバッファ上のアドレスが一致しているとき
に、前記書込みリクエストの異常終了に応答して、後続
の読出しリクエストを読出しデータをデータバッファに
格納する以前に異常終了させ、かつ前記後続の読出しリ
クエストの異常終了が前記先行する書込みリクエストに
起因するものであることを示す指令を発生するようにし
たメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199975A JP2594567B2 (ja) | 1987-08-12 | 1987-08-12 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199975A JP2594567B2 (ja) | 1987-08-12 | 1987-08-12 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444558A JPS6444558A (en) | 1989-02-16 |
| JP2594567B2 true JP2594567B2 (ja) | 1997-03-26 |
Family
ID=16416699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62199975A Expired - Fee Related JP2594567B2 (ja) | 1987-08-12 | 1987-08-12 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594567B2 (ja) |
-
1987
- 1987-08-12 JP JP62199975A patent/JP2594567B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6444558A (en) | 1989-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0798663A (ja) | 非同期ｉ／ｏ制御方式 | |
| JP2594567B2 (ja) | メモリアクセス制御装置 | |
| JPH08212178A (ja) | 並列計算機 | |
| JPH0696007A (ja) | Ｄｍａ転送方式 | |
| JPS592058B2 (ja) | 記憶装置 | |
| JPH11184761A (ja) | リードモディファイライト制御システム | |
| JPH0962633A (ja) | ネットワーク制御装置 | |
| JP2755103B2 (ja) | 記憶装置のアクセス方法 | |
| JPS6240736B2 (ja) | ||
| JP2522412B2 (ja) | プログラマブルコントロ―ラと入出力装置の間の通信方法 | |
| JP3472357B2 (ja) | 情報処理装置 | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JP2531209B2 (ja) | チャネル装置 | |
| JPH06274415A (ja) | 共有メモリシステム | |
| JP2785855B2 (ja) | 情報処理装置 | |
| JPH0685154B2 (ja) | 中間バッファ制御方式 | |
| JP3063501B2 (ja) | メモリアクセス制御方式 | |
| JPS6118223B2 (ja) | ||
| JPH06266630A (ja) | トレース機能付き入出力制御装置 | |
| JPS6058500B2 (ja) | アクセス制御方式 | |
| JPS60123944A (ja) | 情報処理装置におけるバツフアメモリ制御方式 | |
| JPS6146854B2 (ja) | ||
| JPH01233651A (ja) | 通信制御方式 | |
| JPS60142450A (ja) | 記憶システム | |
| JPH0690711B2 (ja) | メモリアクセス制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |