JPH06274415A - 共有メモリシステム - Google Patents
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- JPH06274415A JPH06274415A JP5082604A JP8260493A JPH06274415A JP H06274415 A JPH06274415 A JP H06274415A JP 5082604 A JP5082604 A JP 5082604A JP 8260493 A JP8260493 A JP 8260493A JP H06274415 A JPH06274415 A JP H06274415A
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Abstract
(57)【要約】
【目的】 バスの状態を監視することなく共有メモリ用
キャッシュの整合性を保ち、共有メモリに対するアクセ
スを高速にする。 【構成】 ＣＰＵ２−１，２−２から共有メモリ６への
アクセス要求が読出し要求の場合、キャッシュメモリ４
−１，４−２には共有メモリ６から読出されたデータと
「読出し状態」とが保持される。ＣＰＵ２−１，２−２
から共有メモリ６へのアクセス要求が書込み要求の場
合、キャッシュメモリ４−１，４−２には共有メモリ６
に書込まれるデータと「書込み状態」とが保持される。
他装置から共有メモリ６への書込みが行われた場合、情
報処理装置１−１，１−２には他装置から状態変更要求
が入力され、この状態変更要求に応答したキャッシュ制
御回路５−１，５−２の制御によってキャッシュメモリ
４−１，４−２に「無効状態」が保持される。
キャッシュの整合性を保ち、共有メモリに対するアクセ
スを高速にする。 【構成】 ＣＰＵ２−１，２−２から共有メモリ６への
アクセス要求が読出し要求の場合、キャッシュメモリ４
−１，４−２には共有メモリ６から読出されたデータと
「読出し状態」とが保持される。ＣＰＵ２−１，２−２
から共有メモリ６へのアクセス要求が書込み要求の場
合、キャッシュメモリ４−１，４−２には共有メモリ６
に書込まれるデータと「書込み状態」とが保持される。
他装置から共有メモリ６への書込みが行われた場合、情
報処理装置１−１，１−２には他装置から状態変更要求
が入力され、この状態変更要求に応答したキャッシュ制
御回路５−１，５−２の制御によってキャッシュメモリ
４−１，４−２に「無効状態」が保持される。
Description
【０００１】
【産業上の利用分野】本発明は共有メモリシステムに関
し、特に複数の情報処理装置が共通にアクセス可能な共
有メモリに接続された共有メモリシステムのメモリアク
セス方法に関する。
し、特に複数の情報処理装置が共通にアクセス可能な共
有メモリに接続された共有メモリシステムのメモリアク
セス方法に関する。
【０００２】
【従来の技術】従来、共有メモリシステムにおいては、
図５に示すように、複数の情報処理装置８−１，８−２
がバス１００を介してメモリ６に夫々接続されている。
これら情報処理装置８−１，８−２各々はメモリ６に対
して共通にアクセス可能となっている。
図５に示すように、複数の情報処理装置８−１，８−２
がバス１００を介してメモリ６に夫々接続されている。
これら情報処理装置８−１，８−２各々はメモリ６に対
して共通にアクセス可能となっている。
【０００３】上記構成において、情報処理装置８−１，
８−２各々はＣＰＵ２−１，２−２と、装置内のローカ
ルメモリ３−１，３−２と、ＣＰＵ２−１，２−２のア
クセス状態によってバス１００の制御を行うバスコント
ローラ９−１，９−２とを備えている。
８−２各々はＣＰＵ２−１，２−２と、装置内のローカ
ルメモリ３−１，３−２と、ＣＰＵ２−１，２−２のア
クセス状態によってバス１００の制御を行うバスコント
ローラ９−１，９−２とを備えている。
【０００４】バスコントローラ９−１，９−２はＣＰＵ
２−１，２−２からのアクセスがローカルメモリ３−
１，３−２に対するものであれば、ＣＰＵ２−１，２−
２とローカルメモリ３−１，３−２とを接続する。これ
により、ＣＰＵ２−１，２−２からローカルメモリ３−
１，３−２へのアクセスが可能となる。
２−１，２−２からのアクセスがローカルメモリ３−
１，３−２に対するものであれば、ＣＰＵ２−１，２−
２とローカルメモリ３−１，３−２とを接続する。これ
により、ＣＰＵ２−１，２−２からローカルメモリ３−
１，３−２へのアクセスが可能となる。
【０００５】また、バスコントローラ９−１，９−２は
ＣＰＵ２−１，２−２からのアクセスがメモリ６に対す
るものであれば、ＣＰＵ２−１，２−２とバス１００と
を接続する。これにより、ＣＰＵ２−１，２−２からメ
モリ６へのアクセスが可能となる。
ＣＰＵ２−１，２−２からのアクセスがメモリ６に対す
るものであれば、ＣＰＵ２−１，２−２とバス１００と
を接続する。これにより、ＣＰＵ２−１，２−２からメ
モリ６へのアクセスが可能となる。
【０００６】バスアービタ７はいくつかの情報処理装置
８−１，８−２からのバス要求があった場合、どの情報
処理装置の要求を許可するかを決定し、許可しなかった
情報処理装置に対してバス要求を待たせる信号を発生す
る。
８−１，８−２からのバス要求があった場合、どの情報
処理装置の要求を許可するかを決定し、許可しなかった
情報処理装置に対してバス要求を待たせる信号を発生す
る。
【０００７】
【発明が解決しようとする課題】上述した従来の共有メ
モリシステムでは、共有メモリに対して共通にアクセス
可能なある情報処理装置が共有メモリをアクセスしてい
る間、他の情報処理装置が共有メモリをアクセスしよう
としても共有メモリへのアクセスが待たされることにな
り、共有メモリに対して高速にアクセスすることができ
ない。
モリシステムでは、共有メモリに対して共通にアクセス
可能なある情報処理装置が共有メモリをアクセスしてい
る間、他の情報処理装置が共有メモリをアクセスしよう
としても共有メモリへのアクセスが待たされることにな
り、共有メモリに対して高速にアクセスすることができ
ない。
【０００８】上記問題を解決するために、特開平３−１
１４５４号公報に開示された技術のように、複数の情報
処理装置各々に共有メモリ用のキャッシュメモリと、ロ
ーカルメモリ用のキャッシュメモリとを設けて共有メモ
リに対するアクセスを高速にする方法も提案されてい
る。
１４５４号公報に開示された技術のように、複数の情報
処理装置各々に共有メモリ用のキャッシュメモリと、ロ
ーカルメモリ用のキャッシュメモリとを設けて共有メモ
リに対するアクセスを高速にする方法も提案されてい
る。
【０００９】しかしながら、上記の方法では複数の情報
処理装置各々に設けられた共有メモリ用のキャッシュメ
モリの内容を常に一致させなければならないため、キャ
ッシュメモリを制御するキャッシュ制御回路によってバ
スの状態を監視しなければならない。
処理装置各々に設けられた共有メモリ用のキャッシュメ
モリの内容を常に一致させなければならないため、キャ
ッシュメモリを制御するキャッシュ制御回路によってバ
スの状態を監視しなければならない。
【００１０】そこで、本発明の目的は上記問題点を解消
し、バスの状態を監視することなく共有メモリ用キャッ
シュの整合性を保つことができ、共有メモリに対するア
クセスを高速にすることができる共有メモリシステムを
提供することにある。
し、バスの状態を監視することなく共有メモリ用キャッ
シュの整合性を保つことができ、共有メモリに対するア
クセスを高速にすることができる共有メモリシステムを
提供することにある。
【００１１】
【課題を解決するための手段】本発明による共有メモリ
システムは、複数の情報処理装置各々が共通にアクセス
可能な共有メモリに接続された共有メモリシステムであ
って、前記共有メモリの内容の一部と該内容の保持状態
を示す状態情報とを保持するキャッシュメモリと、前記
内容の変更時に該内容に対応する前記状態情報に応じて
他装置に該内容の無効化を要求する手段と、前記他装置
からの無効化要求に応答して要求対象の前記キャッシュ
メモリの内容を無効化する手段とを前記複数の情報処理
装置各々に備えている。
システムは、複数の情報処理装置各々が共通にアクセス
可能な共有メモリに接続された共有メモリシステムであ
って、前記共有メモリの内容の一部と該内容の保持状態
を示す状態情報とを保持するキャッシュメモリと、前記
内容の変更時に該内容に対応する前記状態情報に応じて
他装置に該内容の無効化を要求する手段と、前記他装置
からの無効化要求に応答して要求対象の前記キャッシュ
メモリの内容を無効化する手段とを前記複数の情報処理
装置各々に備えている。
【００１２】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の一実施例のシステム構成を
示すブロック図である。図において、複数の情報処理装
置１−１，１−２はバス１００を介して共通にアクセス
可能な共有メモリ６とバスアービタ７とに接続されてい
る。
示すブロック図である。図において、複数の情報処理装
置１−１，１−２はバス１００を介して共通にアクセス
可能な共有メモリ６とバスアービタ７とに接続されてい
る。
【００１４】情報処理装置１−１，１−２各々はＣＰＵ
２−１，２−２と、装置内のローカルメモリ３−１，３
−２と、共有メモリ用のキャッシュメモリ４−１，４−
２と、キャッシュメモリ４−１，４−２を制御するキャ
ッシュ制御回路５−１，５−２とを備えている。
２−１，２−２と、装置内のローカルメモリ３−１，３
−２と、共有メモリ用のキャッシュメモリ４−１，４−
２と、キャッシュメモリ４−１，４−２を制御するキャ
ッシュ制御回路５−１，５−２とを備えている。
【００１５】キャッシュメモリ４−１，４−２には共有
メモリ６の内容の一部と、該内容の一部がＣＰＵ２−
１，２−２から共有メモリ６へのどのようなアクセスの
ときに保持されたかを示す状態情報とが保持されてい
る。
メモリ６の内容の一部と、該内容の一部がＣＰＵ２−
１，２−２から共有メモリ６へのどのようなアクセスの
ときに保持されたかを示す状態情報とが保持されてい
る。
【００１６】すなわち、ＣＰＵ２−１，２−２から共有
メモリ６へのアクセス要求が読出し要求の場合、共有メ
モリ６から読出されたデータと「読出し状態」とがキャ
ッシュメモリ４−１，４−２に保持される。
メモリ６へのアクセス要求が読出し要求の場合、共有メ
モリ６から読出されたデータと「読出し状態」とがキャ
ッシュメモリ４−１，４−２に保持される。
【００１７】また、ＣＰＵ２−１，２−２から共有メモ
リ６へのアクセス要求が書込み要求の場合、共有メモリ
６に書込まれるデータと「書込み状態」とがキャッシュ
メモリ４−１，４−２に保持される。
リ６へのアクセス要求が書込み要求の場合、共有メモリ
６に書込まれるデータと「書込み状態」とがキャッシュ
メモリ４−１，４−２に保持される。
【００１８】さらに、他装置から共有メモリ６への書込
みが行われた場合、情報処理装置１−１，１−２には他
装置から状態変更要求が入力されるが、この状態変更要
求に応答したキャッシュ制御回路５−１，５−２の制御
によってキャッシュメモリ４−１，４−２に「無効状
態」が保持される。
みが行われた場合、情報処理装置１−１，１−２には他
装置から状態変更要求が入力されるが、この状態変更要
求に応答したキャッシュ制御回路５−１，５−２の制御
によってキャッシュメモリ４−１，４−２に「無効状
態」が保持される。
【００１９】図２は図１のＣＰＵ２−１，２−２のアク
セス状態とキャッシュメモリ４−１，４−２の状態情報
との関係を示す図である。図においてはＣＰＵ２−１，
２−２からのアクセスがキャッシュヒットとなった場合
の関係を示している。
セス状態とキャッシュメモリ４−１，４−２の状態情報
との関係を示す図である。図においてはＣＰＵ２−１，
２−２からのアクセスがキャッシュヒットとなった場合
の関係を示している。
【００２０】まず、ＣＰＵ２−１，２−２からのアクセ
スが読出し要求の場合、キャッシュメモリ４−１，４−
２の状態情報が「読出し状態」であれば「読出し状態」
が、状態情報が「書込み状態」であれば「書込み状態」
がそのまま保持される。
スが読出し要求の場合、キャッシュメモリ４−１，４−
２の状態情報が「読出し状態」であれば「読出し状態」
が、状態情報が「書込み状態」であれば「書込み状態」
がそのまま保持される。
【００２１】また、キャッシュメモリ４−１，４−２の
状態情報が「無効状態」であれば、キャッシュメモリ４
−１，４−２に共有メモリ６から読出されたデータが書
込まれるので、キャッシュメモリ４−１，４−２の状態
情報として「読出し状態」が保持される。
状態情報が「無効状態」であれば、キャッシュメモリ４
−１，４−２に共有メモリ６から読出されたデータが書
込まれるので、キャッシュメモリ４−１，４−２の状態
情報として「読出し状態」が保持される。
【００２２】一方、ＣＰＵ２−１，２−２からのアクセ
スが書込み要求の場合、キャッシュメモリ４−１，４−
２の状態情報が「書込み状態」であれば「書込み状態」
がそのまま保持される。
スが書込み要求の場合、キャッシュメモリ４−１，４−
２の状態情報が「書込み状態」であれば「書込み状態」
がそのまま保持される。
【００２３】また、キャッシュメモリ４−１，４−２の
状態情報が「読出し状態」や「無効状態」であれば、キ
ャッシュメモリ４−１，４−２にＣＰＵ２−１，２−２
からの書込みデータが書込まれるので、キャッシュメモ
リ４−１，４−２の状態情報として「書込み状態」が保
持される。
状態情報が「読出し状態」や「無効状態」であれば、キ
ャッシュメモリ４−１，４−２にＣＰＵ２−１，２−２
からの書込みデータが書込まれるので、キャッシュメモ
リ４−１，４−２の状態情報として「書込み状態」が保
持される。
【００２４】この場合、共有メモリ６の内容もＣＰＵ２
−１，２−２からの書込みデータで書換えられるので、
キャッシュ制御回路５−１，５−２から他装置に状態変
更要求が出力される。他装置では状態変更要求の入力に
応答して自装置のキャッシュメモリに状態情報として
「無効状態」を書込む。
−１，２−２からの書込みデータで書換えられるので、
キャッシュ制御回路５−１，５−２から他装置に状態変
更要求が出力される。他装置では状態変更要求の入力に
応答して自装置のキャッシュメモリに状態情報として
「無効状態」を書込む。
【００２５】図３及び図４は図１のキャッシュ制御回路
５−１，５−２によるキャッシュメモリ４−１，４−２
の制御を示すフローチャートである。これら図１〜図４
を用いて本発明の一実施例の動作について説明する。
５−１，５−２によるキャッシュメモリ４−１，４−２
の制御を示すフローチャートである。これら図１〜図４
を用いて本発明の一実施例の動作について説明する。
【００２６】キャッシュ制御回路５−１，５−２はＣＰ
Ｕ２−１，２−２から共有メモリ６に対するアクセス要
求が出力されると、該アクセス要求が読出し要求か否か
を判定する（図３ステップ１１）。
Ｕ２−１，２−２から共有メモリ６に対するアクセス要
求が出力されると、該アクセス要求が読出し要求か否か
を判定する（図３ステップ１１）。
【００２７】キャッシュ制御回路５−１，５−２はＣＰ
Ｕ２−１，２−２から共有メモリ６へのアクセス要求が
読出し要求であると判定すると、キャッシュメモリ４−
１，４−２にそのアクセス要求のアドレスが存在するか
否かを判定する（図３ステップ１２）。
Ｕ２−１，２−２から共有メモリ６へのアクセス要求が
読出し要求であると判定すると、キャッシュメモリ４−
１，４−２にそのアクセス要求のアドレスが存在するか
否かを判定する（図３ステップ１２）。
【００２８】キャッシュ制御回路５−１，５−２はＣＰ
Ｕ２−１，２−２からのアクセス要求のアドレスが存在
すると判定すると、そのアドレスに対応するキャッシュ
メモリ４−１，４−２の状態情報が「無効状態」か否か
を判定する（図３ステップ１３）。
Ｕ２−１，２−２からのアクセス要求のアドレスが存在
すると判定すると、そのアドレスに対応するキャッシュ
メモリ４−１，４−２の状態情報が「無効状態」か否か
を判定する（図３ステップ１３）。
【００２９】キャッシュ制御回路５−１，５−２はその
アドレスに対応するキャッシュメモリ４−１，４−２の
状態情報が「無効状態」ではないと判定すると、キャッ
シュメモリ４−１，４−２からデータを読出してＣＰＵ
２−１，２−２に出力する。
アドレスに対応するキャッシュメモリ４−１，４−２の
状態情報が「無効状態」ではないと判定すると、キャッ
シュメモリ４−１，４−２からデータを読出してＣＰＵ
２−１，２−２に出力する。
【００３０】この場合、キャッシュ制御回路５−１，５
−２はキャッシュメモリ４−１，４−２の状態情報が
「読出し状態」であれば「読出し状態」を、状態情報が
「書込み状態」であれば「書込み状態」をそのまま保持
させる（図３ステップ１４）。
−２はキャッシュメモリ４−１，４−２の状態情報が
「読出し状態」であれば「読出し状態」を、状態情報が
「書込み状態」であれば「書込み状態」をそのまま保持
させる（図３ステップ１４）。
【００３１】一方、キャッシュ制御回路５−１，５−２
はＣＰＵ２−１，２−２からのアクセス要求のアドレス
が存在しないと判定すると、あるいはそのアドレスの状
態情報を「無効状態」と判定すると、共有メモリ６から
データを読出してＣＰＵ２−１，２−２に出力する。
はＣＰＵ２−１，２−２からのアクセス要求のアドレス
が存在しないと判定すると、あるいはそのアドレスの状
態情報を「無効状態」と判定すると、共有メモリ６から
データを読出してＣＰＵ２−１，２−２に出力する。
【００３２】同時に、キャッシュ制御回路５−１，５−
２は共有メモリ６からのデータをキャッシュメモリ４−
１，４−２に書込むとともに、そのアドレスの状態情報
を「読出し状態」とする（図３ステップ１５）。
２は共有メモリ６からのデータをキャッシュメモリ４−
１，４−２に書込むとともに、そのアドレスの状態情報
を「読出し状態」とする（図３ステップ１５）。
【００３３】キャッシュ制御回路５−１，５−２はＣＰ
Ｕ２−１，２−２から共有メモリ６へのアクセス要求が
書込み要求であると判定すると、キャッシュメモリ４−
１，４−２にそのアクセス要求のアドレスが存在するか
否かを判定する（図４ステップ１６）。
Ｕ２−１，２−２から共有メモリ６へのアクセス要求が
書込み要求であると判定すると、キャッシュメモリ４−
１，４−２にそのアクセス要求のアドレスが存在するか
否かを判定する（図４ステップ１６）。
【００３４】キャッシュ制御回路５−１，５−２はＣＰ
Ｕ２−１，２−２からのアクセス要求のアドレスが存在
すると判定すると、そのアドレスに対応するキャッシュ
メモリ４−１，４−２の状態情報が「書込み状態」か否
かを判定する（図４ステップ１７）。
Ｕ２−１，２−２からのアクセス要求のアドレスが存在
すると判定すると、そのアドレスに対応するキャッシュ
メモリ４−１，４−２の状態情報が「書込み状態」か否
かを判定する（図４ステップ１７）。
【００３５】キャッシュ制御回路５−１，５−２はその
アドレスに対応するキャッシュメモリ４−１，４−２の
状態情報を「書込み状態」と判定すると、ＣＰＵ２−
１，２−２からのデータをキャッシュメモリ４−１，４
−２に書込む。同時に、キャッシュ制御回路５−１，５
−２は該データを共有メモリ６にも書込む。
アドレスに対応するキャッシュメモリ４−１，４−２の
状態情報を「書込み状態」と判定すると、ＣＰＵ２−
１，２−２からのデータをキャッシュメモリ４−１，４
−２に書込む。同時に、キャッシュ制御回路５−１，５
−２は該データを共有メモリ６にも書込む。
【００３６】この場合、キャッシュ制御回路５−１，５
−２はキャッシュメモリ４−１，４−２の状態情報が
「書込み状態」であるので、「書込み状態」をそのまま
保持させる（図４ステップ１８）。
−２はキャッシュメモリ４−１，４−２の状態情報が
「書込み状態」であるので、「書込み状態」をそのまま
保持させる（図４ステップ１８）。
【００３７】尚、キャッシュメモリ４−１，４−２の状
態情報が「書込み状態」の場合、そのアドレスに対応す
るデータはキャッシュメモリ４−１，４−２及び共有メ
モリ６の該当アドレス各々に存在するだけである。した
がって、キャッシュ制御回路５−１，５−２から他装置
に状態変更要求が出力されることはない。
態情報が「書込み状態」の場合、そのアドレスに対応す
るデータはキャッシュメモリ４−１，４−２及び共有メ
モリ６の該当アドレス各々に存在するだけである。した
がって、キャッシュ制御回路５−１，５−２から他装置
に状態変更要求が出力されることはない。
【００３８】一方、キャッシュ制御回路５−１，５−２
はＣＰＵ２−１，２−２からのアクセス要求のアドレス
が存在しないと判定すると、あるいはそのアドレスの状
態情報が「書込み状態」ではないと判定すると、ＣＰＵ
２−１，２−１からのデータをキャッシュメモリ４−
１，４−２に書込む。同時に、キャッシュ制御回路５−
１，５−２は該データを共有メモリ６にも書込む。
はＣＰＵ２−１，２−２からのアクセス要求のアドレス
が存在しないと判定すると、あるいはそのアドレスの状
態情報が「書込み状態」ではないと判定すると、ＣＰＵ
２−１，２−１からのデータをキャッシュメモリ４−
１，４−２に書込む。同時に、キャッシュ制御回路５−
１，５−２は該データを共有メモリ６にも書込む。
【００３９】この場合、キャッシュメモリ４−１，４−
２の状態情報は「読出し状態」または「無効状態」とな
っているが、キャッシュ制御回路５−１，５−２はこの
キャッシュメモリ４−１，４−２の状態情報を「書込み
状態」とする（図４ステップ１９）。
２の状態情報は「読出し状態」または「無効状態」とな
っているが、キャッシュ制御回路５−１，５−２はこの
キャッシュメモリ４−１，４−２の状態情報を「書込み
状態」とする（図４ステップ１９）。
【００４０】また、キャッシュメモリ４−１，４−２の
状態情報が「読出し状態」または「無効状態」の場合、
そのアドレスに対応するデータはキャッシュメモリ４−
１，４−２及び共有メモリ６以外の他装置にも存在す
る。よって、キャッシュ制御回路５−１，５−２は他装
置へ状態変更要求を出力し、他装置の該当アドレスの状
態情報を「無効状態」とする（図４ステップ２０）。
状態情報が「読出し状態」または「無効状態」の場合、
そのアドレスに対応するデータはキャッシュメモリ４−
１，４−２及び共有メモリ６以外の他装置にも存在す
る。よって、キャッシュ制御回路５−１，５−２は他装
置へ状態変更要求を出力し、他装置の該当アドレスの状
態情報を「無効状態」とする（図４ステップ２０）。
【００４１】キャッシュ制御回路５−１，５−２は上述
のように動作してキャッシュメモリ４−１，４−２を制
御するが、他装置から状態変更要求が入力された場合に
は、該当アドレスが存在すればキャッシュメモリ４−
１，４−２の状態情報を「無効状態」とする。また、キ
ャッシュ制御回路５−１，５−２は他装置から状態変更
要求が入力された場合に、該当アドレスが存在しなけれ
ば、なにも動作しない。
のように動作してキャッシュメモリ４−１，４−２を制
御するが、他装置から状態変更要求が入力された場合に
は、該当アドレスが存在すればキャッシュメモリ４−
１，４−２の状態情報を「無効状態」とする。また、キ
ャッシュ制御回路５−１，５−２は他装置から状態変更
要求が入力された場合に、該当アドレスが存在しなけれ
ば、なにも動作しない。
【００４２】このように、キャッシュメモリ４−１，４
−２に共有メモリ６の内容の一部と該内容が保持された
ときのＣＰＵ２−１，２−２のアクセス状態を示す状態
情報とを保持し、キャッシュメモリ４−１，４−２にＣ
ＰＵ２−１，２−２からのデータが書込まれるときに該
データが書込まれるアドレスの状態情報が「読出し状
態」あるいは「無効状態」であれば、キャッシュ制御回
路５−１，５−２から他装置に状態変更要求を出力して
他装置のキャッシュメモリの内容を無効化することによ
って、バス１００の状態を監視することなく共有メモリ
６用のキャッシュメモリ４−１，４−２の整合性を保つ
ことができる。
−２に共有メモリ６の内容の一部と該内容が保持された
ときのＣＰＵ２−１，２−２のアクセス状態を示す状態
情報とを保持し、キャッシュメモリ４−１，４−２にＣ
ＰＵ２−１，２−２からのデータが書込まれるときに該
データが書込まれるアドレスの状態情報が「読出し状
態」あるいは「無効状態」であれば、キャッシュ制御回
路５−１，５−２から他装置に状態変更要求を出力して
他装置のキャッシュメモリの内容を無効化することによ
って、バス１００の状態を監視することなく共有メモリ
６用のキャッシュメモリ４−１，４−２の整合性を保つ
ことができる。
【００４３】また、ＣＰＵ２−１，２−２がアクセスす
るアドレスがキャッシュメモリ４−１，４−２に存在す
れば、キャッシュメモリ４−１，４−２からデータを読
出したり、あるいはキャッシュメモリ４−１，４−２に
データを書込めるので、ＣＰＵ２−１，２−２から共有
メモリ６に対するアクセスを高速にすることができる。
これにより、各情報処理装置１−１，１−２が並列動作
するときの処理速度の向上を図ることができる。
るアドレスがキャッシュメモリ４−１，４−２に存在す
れば、キャッシュメモリ４−１，４−２からデータを読
出したり、あるいはキャッシュメモリ４−１，４−２に
データを書込めるので、ＣＰＵ２−１，２−２から共有
メモリ６に対するアクセスを高速にすることができる。
これにより、各情報処理装置１−１，１−２が並列動作
するときの処理速度の向上を図ることができる。
【００４４】
【発明の効果】以上説明したように本発明によれば、複
数の情報処理装置各々が共通にアクセス可能な共有メモ
リの内容の一部と該内容の保持状態を示す状態情報とを
キャッシュメモリに保持し、共有メモリの内容の変更時
に該内容に対応する状態情報に応じて他装置に該内容の
無効化を要求するとともに、他装置からの無効化要求に
応答して要求対象のキャッシュメモリの内容を無効化す
ることによって、バスの状態を監視することなく共有メ
モリ用キャッシュの整合性を保つことができ、共有メモ
リに対するアクセスを高速にすることができるという効
果がある。
数の情報処理装置各々が共通にアクセス可能な共有メモ
リの内容の一部と該内容の保持状態を示す状態情報とを
キャッシュメモリに保持し、共有メモリの内容の変更時
に該内容に対応する状態情報に応じて他装置に該内容の
無効化を要求するとともに、他装置からの無効化要求に
応答して要求対象のキャッシュメモリの内容を無効化す
ることによって、バスの状態を監視することなく共有メ
モリ用キャッシュの整合性を保つことができ、共有メモ
リに対するアクセスを高速にすることができるという効
果がある。
【図１】本発明の一実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図２】図１のＣＰＵのアクセス状態とキャッシュメモ
リの状態情報との関係を示す図である。
リの状態情報との関係を示す図である。
【図３】図１のキャッシュ制御回路によるキャッシュメ
モリの制御を示すフローチャートである。
モリの制御を示すフローチャートである。
【図４】図１のキャッシュ制御回路によるキャッシュメ
モリの制御を示すフローチャートである。
モリの制御を示すフローチャートである。
【図５】従来例のシステム構成を示すブロック図であ
る。
る。
１−１，１−２ 情報処理装置 ２−１，２−２ ＣＰＵ ４−１，４−２ キャッシュメモリ ５−１，５−２ キャッシュ制御回路 ６ 共有メモリ
Claims (2)
- 【請求項１】 複数の情報処理装置各々が共通にアクセ
ス可能な共有メモリに接続された共有メモリシステムで
あって、前記共有メモリの内容の一部と該内容の保持状
態を示す状態情報とを保持するキャッシュメモリと、前
記内容の変更時に該内容に対応する前記状態情報に応じ
て他装置に該内容の無効化を要求する手段と、前記他装
置からの無効化要求に応答して要求対象の前記キャッシ
ュメモリの内容を無効化する手段とを前記複数の情報処
理装置各々に含むことを特徴とする共有メモリシステ
ム。 - 【請求項２】 前記状態情報は、前記共有メモリに対す
るデータの読込み時に保持されたことを示す情報と、前
記共有メモリに対するデータの書込み時に保持されたこ
とを示す情報と、無効であることを示す情報とのうちい
ずれか一つであることを特徴とする請求項１記載の共有
メモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082604A JPH06274415A (ja) | 1993-03-17 | 1993-03-17 | 共有メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082604A JPH06274415A (ja) | 1993-03-17 | 1993-03-17 | 共有メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274415A true JPH06274415A (ja) | 1994-09-30 |
Family
ID=13779092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5082604A Pending JPH06274415A (ja) | 1993-03-17 | 1993-03-17 | 共有メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274415A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320054B2 (en) | 2002-11-28 | 2008-01-15 | Fujitsu Limited | Multiprocessor system having a shared memory |
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| CN102822805A (zh) * | 2010-03-31 | 2012-12-12 | 罗伯特·博世有限公司 | 监控路由单元的循环持续时间的方法和硬件数据处理单元 |
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| JPH04337854A (ja) * | 1991-05-15 | 1992-11-25 | Mitsubishi Electric Corp | データ処理装置 |
-
1993
- 1993-03-17 JP JP5082604A patent/JPH06274415A/ja active Pending
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