JPH04359336A - キャッシュメモリのデータ置換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリ上に
、処理対象となるデータがない場合に主記憶装置とキャ
ッシュメモリとの間でデータの置換を行なうためのデー
タ置換回路に関するものである。

【０００２】

【従来の技術】図２は、従来のキャッシュメモリ装置の
構成図である。図示のように、キャッシュメモリ装置２
３は、プロセッサ２１と、主記憶装置２２等を接続する
バス２０に接続されている。このキャッシュメモリ装置
２３は、アドレスアレイＲＡＭ２４と、状態アレイＲＡ
Ｍ２５と、データアレイＲＡＭ２６と、コンパレータ２
７と、コントローラ２８とから成る。

【０００３】アドレスアレイＲＡＭ２４は、データアレ
イＲＡＭ２６に格納されるデータのアドレスを格納する
。状態アレイＲＡＭ２５は、データアレイＲＡＭ２６に
格納されているデータが有効か無効か等を記憶する。 また、この状態アレイＲＡＭ２５には、データアレイＲ
ＡＭ２６に格納されているデータが主記憶装置２２の該
当するデータと一致しているか否かが記憶される場合が
ある。

【０００４】データアレイＲＡＭ２６は、主記憶装置２
２のデータをブロック単位に転送して格納する。コンパ
レータ２７は、上位アドレスバス上のアドレスと、アド
レスアレイＲＡＭ２４に格納されているアドレスとを比
較する。コントローラ２８は、コンパレータ２７の比較
結果と、状態アレイＲＡＭ２５に記憶されたデータアレ
イＲＡＭ２６内のデータの状態とに応じて、主記憶装置
２２と、キャッシュメモリ装置２３との間のデータ置換
を制御する。

【０００５】次に、従来のキャッシュメモリ装置の動作
を図２に従って説明する。プロセッサ２１からのアドレ
スがバス２０上で確定すると、その下位アドレスによっ
て示されるアドレスアレイＲＡＭ２４の出力とバス２０
上の上位アドレスがコンパレータ２７で比較される。ま
た、その下位アドレスによって示される状態アレイＲＡ
Ｍ２５の出力が、コントローラ２８によって判断される
。

【０００６】ところで、キャッシュメモリの制御方式に
は、ストアスルー方式と、ストアイン方式とがある。ス
トアスルー方式とは、書込みの場合に、キャッシュメモ
リに該当データがあれば、キャッシュメモリを書き換え
、それと同時に主記憶装置も必ず書き換える方式である
。この方式によれば、主記憶装置には、常に最新のデー
タが格納される。ストアスルー方式の場合には、データ
アレイＲＡＭの中のデータの状態は、最低２種類ある。 即ち、データが無効であることを示す状態と、データが
有効であることを示す状態の２種類である。従って、ス
トアスルー方式の場合には、これらの２種類の状態のい
ずれの状態であるかが状態アレイＲＡＭ２５に記憶され
る。

【０００７】このストアスルー方式の場合、コントロー
ラ２８は、コンパレータ２７の比較結果と、データの状
態が有効か無効かを表わす状態アレイＲＡＭ２５の出力
とを用いて、キャッシュメモリ装置２３がバス２０上の
アドレスに対して応答できるかどうかを判定する。そし
て、もし、データがデータアレイＲＡＭ２６に存在して
それが有効であるときには、プロセッサ２１によりデー
タアレイＲＡＭ２６内のデータが用いられる。そうでな
いときには、プロセッサ２１により主記憶装置２２内の
データが用いられる。

【０００８】プロセッサ２１の処理対象であるデータが
データアレイＲＡＭ２６にないときには、データアレイ
ＲＡＭ２６内のデータは捨てられ、プロセッサ２１から
の要求によって主記憶装置２２上のデータと置き換えら
れる。このとき、主記憶装置２２からキャッシュメモリ
装置２３のデータアレイＲＡＭ２６に対してデータ転送
が行なわれる。従って、その転送の間、キャッシュメモ
リ装置２３はプロセッサ２１の次の要求を受け付けられ
ない。

【０００９】一方、ストアイン方式とは、書込みの場合
に、キャッシュメモリ上に該当データがあれば、当面は
キャッシュメモリだけを書き換え、キャッシュメモリ上
のブロックの割当て換えの際に該当データを主記憶装置
へ戻す方式である。この方式によると、主記憶装置の内
容が一時的に書込み以前のままとなる。ストアイン方式
の場合は、データアレイＲＡＭの中のデータの状態は、
最低３種類ある。即ち、データが無効であることを示す
状態と、データが有効で主記憶装置と値が一致している
状態と、データが有効で主記憶装置と値が一致していな
い状態の３種類である。従って、ストアイン方式の場合
には、これらの３種類の状態のいずれの状態であるかが
状態アレイＲＡＭ２５に記憶される。

【００１０】このストアイン方式の場合、コントローラ
２８は、コンパレータ２７の結果と、データの状態が有
効か無効かを表わす状態アレイＲＡＭ２５の出力とを用
いて、キャッシュメモリ装置２３がバス２０上のアドレ
スに対して応答できるかどうかを判定する。そして、も
し、データがデータアレイＲＡＭ２６に存在してそれが
有効であるときにはキャッシュメモリ装置２３上のデー
タが用いられる。そうでないときには主記憶装置２２上
のデータが用いられる。

【００１１】データアレイＲＡＭ２６内のデータはプロ
セッサ２１からの要求によって主記憶装置２２上のデー
タと置き換えられる。そのとき、状態アレイＲＡＭ２５
により、置き換えの対象に選ばれたデータアレイＲＡＭ
２６上のデータの状態を表わす状態アレイＲＡＭ２５の
出力が主記憶装置２２上の該当するデータとの一致を示
しているか否かが判別される。一致を示していれば、置
き換えの対象に選ばれたデータアレイＲＡＭ２６上のデ
ータは捨てられ、そこにプロセッサ２１の要求するデー
タが新しく格納される。このとき、主記憶装置２２から
データアレイＲＡＭ２６に対してデータ転送が行なわれ
る。従って、そのデータ転送の間、キャッシュメモリ装
置２３はプロセッサ２１の次の要求を受け付けられない
。

【００１２】また、状態アレイＲＡＭ２５の出力が主記
憶装置２６上のデータとの不一致を示しているときには
、まず、置き換え対象に選ばれたデータアレイＲＡＭ２
６上のデータが主記憶装置２２に書き戻される。その後
、そこにプロセッサの要求するデータが新たに主記憶装
置２２から転送されて格納される。従って、これらのデ
ータ転送の間、キャッシュメモリ装置２３はプロセッサ
２１の次の要求を受け付けられない。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、キ
ャッシュメモリ装置２３のデータアレイＲＡＭ２６中の
データを置き換える必要が生じたときには、キャッシュ
メモリ装置２３と主記憶装置２２との間でデータ転送が
行なわれる。従って、そのデータ転送が終了しない限り
は、キャッシュメモリ装置２３は、次のプロセッサ２１
の要求を受け付けられないという問題点があった。

【００１４】特に、ストアイン方式の場合には、キャッ
シュメモリ装置２３のデータアレイＲＡＭ２６中の主記
憶装置２２と値が不一致なデータがプロセッサ２１の要
求に従って置換の対象として選ばれたときには、まず、
データアレイＲＡＭ２６中のデータのうち、主記憶装置
２２内の該当データと値が不一致なデータが主記憶装置
２２に書き戻される。そして、その後、プロセッサ２１
の要求するデータを含んだブロックが主記憶装置２２か
ら読み出される。従って、プロセッサ２１の要求するデ
ータがプロセッサ２１に送られるのがさらに遅れるとい
う問題があった。

【００１５】本発明は、以上の点に着目してなされたも
ので、プロセッサが要求するデータがキャッシュメモリ
装置にない場合のプロセッサの待ち時間を大幅に短縮で
きるようにしたキャッシュメモリのデータ置換回路を提
供することを目的とするものである。

【００１６】

【課題を解決するための手段】本発明のキャッシュメモ
リのデータ置換回路は、キャッシュメモリに接続され、
当該キャッシュメモリへのデータの読込み時に当該デー
タを一時的に格納しておくための読込み用データ格納手
段と、前記キャッシュメモリからのデータの書戻し時に
当該データを一時的に格納しておくための書戻し用デー
タ格納手段と、当該読込み用データ格納手段及び書戻し
用データ格納手段と、前記キャッシュメモリとの間のデ
ータ転送を制御する制御手段とを備えたことを特徴とす
るものである。

【００１７】

【作用】本発明のキャッシュメモリのデータ置換回路に
おいては、主記憶装置等からキャッシュメモリへのデー
タの読込み時には、当該データが読込み用データ格納手
段に一時的に格納される。また、キャッシュメモリから
主記憶装置等へのデータの書込み時には、当該データが
書戻し用データ格納手段に一時的に格納される。従って
、キャッシュメモリと主記憶装置等との間のデータ置換
により、プロセッサが待たされないようにできる。これ
らの制御は、制御手段により行なわれる。

【００１８】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のキャッシュメモリのデー
タ置換回路の実施例のブロック図である。図示の回路は
、プロセッサ１と、キャッシュメモリ２と、書戻し用デ
ータ格納手段３と、読込み用データ格納手段４と、セレ
クタ５、６と、ゲート７、８、９と、データバス１０、
１１と、制御手段１７とから成る。

【００１９】プロセッサ１は、主記憶装置１８に格納さ
れたプログラムに従い、主記憶装置１８上のデータの処
理を行なう。主記憶装置１８上のデータ（プログラムを
含む）は、所定バイト（例えば、８バイト）のブロック
毎に、キャッシュメモリ２上に転送される。これにより
、プロセッサ１によるデータアクセスは、なるべくキャ
ッシュメモリ２上で行なわれるようにされる。キャッシ
ュメモリ２は、主記憶装置１８よりも高速でアクセス可
能なＲＡＭ（ランダム・アクセス・メモリ）から成る。

【００２０】書戻し用データ格納手段３は、ＲＡＭから
成り、キャッシュメモリ２から主記憶装置１８へ１ブロ
ックのデータを転送するときに、当該１ブロック分のデ
ータを格納するために用いられる。読込み用データ格納
手段４は、ＲＡＭから成り、主記憶装置１８からキャッ
シュメモリ２へ１ブロックのデータを転送するときに、
当該１ブロック分のデータを格納するために用いられる
。

【００２１】セレクタ５は、キャッシュメモリ２に書込
まれるデータを選択する。即ち、プロセッサ１からのデ
ータか、読込み用データ格納手段４からのデータのいず
れかを選択する。セレクタ６は、プロセッサ１に返すデ
ータを選択する。即ち、キャッシュメモリ２からのデー
タか、読込み用データ格納手段４からのデータのいずれ
かを選択する。ゲート７、８、９は、データ信号線上の
データの衝突を避けるためのものである。データバス１
０は、プロセッサ１に接続され、データバス１１は、主
記憶装置１８に接続される。制御手段１７は、セレクタ
５、６と、ゲート７、８、９とを制御する。

【００２２】次に、上述した回路における結線構造を説
明する。データバス１０は、セレクタ５の入力と、ゲー
ト７の出力とに接続されている。データバス１１は、読
込み用データ格納手段４の入力と、ゲート９の出力に接
続されている。キャッシュメモリ２のデータ線１３は、
書戻し用データ格納手段３の入力と、ゲート８の出力と
、セレクタ６の入力とに接続されている。読込み用デー
タ格納手段４の出力はデータ線１２によってセレクタ５
と、セレクタ６の入力とに接続されている。書戻し用デ
ータ格納手段３の出力はデータ線１６によってゲート９
の入力に接続されている。セレクタ５の出力は、データ
線１５によってゲート８の入力に接続されている。また
、セレクタ６の出力は、データ線１４によってゲート７
の入力に接続されている。

【００２３】次に、上述した本発明の回路におけるデー
タの流れを説明する。ここで、上述した回路はライトイ
ン方式のものであるとする。そして、プロセッサ１がデ
ータを要求し、それに伴ってキャッシュメモリ２中のデ
ータのうち、主記憶装置１８内の該当データと値が不一
致なデータを主記憶装置１８に書き戻す動作が発生した
とする。

【００２４】この場合、まず、キャッシュメモリ２中の
不一致データは、キャッシュメモリ２からデータ線１３
を介して書戻し用データ格納手段３へ転送される。また
、この動作と同時に、主記憶装置１８からデータバス１
１を介して読込み用データ格納手段４にプロセッサ１の
要求するデータが転送される。従って、プロセッサ１の
要求するデータは読込み用データ格納手段４からデータ
線１２を介して、セレクタ６がデータ線１２を選択する
ことによりデータ線１４、ゲート７及びデータバス１０
を介してプロセッサ１に逸早く送られる。プロセッサ１
は、この後、次のデータを要求することができる。それ
に対してキャッシュメモリ２は書戻し用データ格納手段
３にデータを転送し終わった時点で、プロセッサ１の次
の要求に答えることが可能な状態となる。

【００２５】データバス１１上で、主記憶装置１８から
読込み用データ格納手段４に必要なデータが転送され終
ると、読込み用データ格納手段４に格納されたデータは
データ線１２を通り、セレクタ５によって選択され、デ
ータ線１５及びゲート８を通ってキャッシュメモリ２に
書込まれる。そして、これと同時にデータバス１１上で
は主記憶装置１８に対して値が不一致なデータの書戻し
動作が、書戻し用データ格納手段３からデータ線１６及
びゲート９を通って主記憶装置１８に対して行なわれる
。

【００２６】以上のデータ転送動作中、キャッシュメモ
リ２は新しいデータを読込み用データ格納手段４からキ
ャッシュメモリ２へ転送する間を除いては、いつでもプ
ロセッサ１からの次の要求に答えることが可能な状態と
なっている。上記の動作中、ゲート７、８及び９は、デ
ータ信号線の衝突が起こらないように制御手段１７によ
って適時に開閉される。

【００２７】尚、上記実施例においては、ライトイン方
式の場合について説明したが、本発明はこれに限らず、
ライトスルー方式の場合にも適用できる。また、プロセ
ッサと主記憶装置との間のキャッシュメモリについて説
明したが、本発明はこれに限らず、主記憶装置とディス
ク装置との間のキャッシュメモリであるディスクキャッ
シュにも応用できる。

【００２８】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリのデータ置換回路によれば、キャッシュメモリ
と主記憶装置との間に読込み用及び書戻し用のデータ格
納手段を設けるようにしたので、キャッシュメモリ上の
データに対して置き換え動作が発生するときに、プロセ
ッサに対して逸早くデータを返すことができ、また、キ
ャッシュメモリはデータ格納手段との間のデータ転送終
了後すぐに次のプロセッサからの要求を受け付けること
が可能となる。従って、キャッシュメモリ上に処理対象
のデータがない場合に生じるプロセッサの待ち時間を大
幅に短縮することができる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリのデータ置換回路の
実施例の回路図である。

【図２】従来のキャッシュメモリ装置の構成図である。

【符号の説明】

１　　プロセッサ ２　　キャッシュメモリ ３　　書戻し用データ格納手段 ４　　読込み用データ格納手段 １０、１１　　データバス １７　　制御手段 １８　　主記憶装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　キャッシュメモリに接続され、当該キ
   ャッシュメモリへのデータの読込み時に当該データを一
   時的に格納しておくための読込み用データ格納手段と、
   前記キャッシュメモリからのデータの書戻し時に当該デ
   ータを一時的に格納しておくための書戻し用データ格納
   手段と、当該読込み用データ格納手段及び書戻し用デー
   タ格納手段と、前記キャッシュメモリとの間のデータ転
   送を制御する制御手段とを備えたことを特徴とするキャ
   ッシュメモリのデータ置換回路。