JPS61235960A - キヤツシユメモリの制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はキャッシュメモリの制御方法に係シ、特にスト
アイン制御方式を用いた時のキャッシュメモリへのライ
ト時に於るスループットを改善したキャッシュメモリの
制御方法に関する。

〔発明の背景〕

従来キャッシュメモリの制御方式としてはストアスル一
方式が一般的に用いられて来た（「情報処理Ｊ、１９８
０年、４月　ｖｏ１２１．Ｉ６４３３２頁〜３４０頁参
照）。このストアスル一方式は、ライト時にはキャッシ
ュメモリと同時に主メモリにもライトするから、主メモ
リを複数のプロセッサで共有できる、制御が比較的単純
であるなどの特長をもつ一方、連続ライト時には、プロ
セサから見たアクセスタイムが、キャッシュメモリでは
なく主メモリのアクセスタイムにほぼ等しくなってしま
う欠点があった。このため、例えば論理型言語と呼ばれ
るＰＲＯＬＯ■実行時には、連続ライトが頻繁に生ずる
といわれ、この場合には、ストアスル一方式では充分な
性能を望むことができない。

一方上記公知例に示されるストアイソ（ストアスワップ
とも言われる）制御方式の場合には、ライト動作はキャ
ッシュメモリに対してのみ行われるから、連続ライト時
でもキャッシュメモリにヒツトしている限シ高速で応答
を返すことができる。

但しミスした場合にはキャッシュメモリ上から１つのブ
ロックデータを主メモリに書き込み（当該ブロックのデ
ータがキャッシュへ写されてから全く書きかえられてい
なければ主メモリ上の当該ブロックのデータと完全に一
致しているのでこの転送動作は不要）、次に必要彦１ブ
ロック分のデータを主メモリよシキャッシュメモリ上の
今転送したブロックの位置に読み込み、こののちプロセ
サからのデータでキャッシュメモリ内データの変更を行
う。このため、キャッシュメモリにミスＬ　ｆｔ：。

場合のオーバーヘッドが大きいという欠点があった。

〔発明の目的〕

本発明の目的は、前記ストアイソ方式において、キャッ
シュメモリにミスした場合のオーバーヘッドを軽減でき
るキャッシュメモリの制御方法を提供するにある。

〔発明の概要〕

本発明は、従来のキャッシュミス時のライト動作に於い
ては、キャッシュメモリから主メモリに１ブロック分の
データを転送してそのあとへ主メモリよシ当該ブロック
のデータを読み取るというリプレース動作が行われてい
たが、ライト動作が連続的に行われる場合でかつ１ブロ
ック分のデータを全て書きかえる場合には上記リプレー
スの後半、即ち描該ブロックのキャッシュメモリへの転
送は不要であるととく着目し、キャッシュメモリに対し
て書き込みを行う機器が上記の条件が成立している場合
にはこれを検出してキャッシュメモリへ連絡し、この時
キャッシュメモリは余分な主メモリからの読取シ動作を
中止して直ちにライト動作を行うようにしたことを特徴
とするものである。

〔発明の実施例〕

以下本発明を実施例によシ説明する。第３図は本発明を
適用したシステム例の全体構成を示す本ので、基本処理
装置（ＢＰＵ）１０００、メモリ制御装置（ＭＣＵ）２
０００、主メモリ（ＭＳ）３０００．４０００、ＤＭＡ
機器の例としてのファイル制御装置（ＦＣＰ）５０００
、ファイルを実現する実体としてのディスク装置６００
０から成ツー（イる。ＭＣＵ２０００とＢＰＵｌｏｏＯ
。

ＭＳ３０００．４０００及びＦ’ＣＰ５０００との間は
データ線４０，５０，６０、アドレス線１０゜２０．３
０及び制御線７０，８０．９０及び１００によシ接続さ
れている。但し制御線１００は本発明ＢＡＫ特徴的な要
素であるため、制御線８ｏと分離して示した。ま７’ｔ
ＦＣＰ５０００とディスク６００００間は、データ線１
１０１フアンクシヨン線１２０、及び状態線１３０によ
シ接続されている。

第４図はメモリ制御装置（ＭＣＵ）２０００の構成を示
す図である。ＭＣＵ２０００は仮想記憶方式に於る論理
アドレスから物理アドレスへのアドレス変換を行うため
のメモリ管理ユニット（ＭＭＵ）２１００と、キャッシ
ュメモリ（ＣＡＣＨＥ）２２００　、及び全体を制御す
る制御回路（ＣＴＬ）２５００よりなる。夫々の要素は
アドレス、データ、制御に対応する内部信号バス２００
．２１０，２２０によシ結合され、また夫夫の信号はイ
ンターフェース回路２６ｏｏ〜２８００を介してＢＰＵ
、主メモリ、ＦＣＰに接続される。

制御線２３０は、制御線１００に対応するもので、本発
明に特徴的な部分である。ＢＰＵｌｏｏＯまたはＦＣＰ
　５０００からの主メモリアクセスがあった場合に、以
下で詳述するように、ＭＣＵ２０００は常にキャッシュ
メモリ２２００を参照し、キャッシュメモリ内にデータ
が存在する場合（ヒツトした場合）は、ストアイン方式
であるのでライトアクセスのとき当該データを書き換え
、リードアクセスのとき当該データを読取シ、主メモリ
に対するリード、ライトを行わない。

第５図はキャッシュメモリの構成を示すもので１ＢＰＵ
１００Ｏからのアクセスアドレス（論理アドレス）はＭ
ＭＵ２１００によって物理アドレスに変換され、またＤ
ＭＡ機器からのアクセスは物理アドレスで行われるため
直接、夫々アドレスバス２００を介して、アドレスレジ
スタ２２１０にラッチされる。物理アドレスは全体が２
８ビツトであるとし、上位アドレス１１５ビツトをＰ　
Ａ　Ｕ　ｓ中位アドレス１１ビットをＰＡＭ、そして下
位アドレス２ビツトをＰＡＬと名づける。ディレクトリ
２２２０．２２３０（ＤＩＲ）はＲＡＭであシ、そのア
ドレス入力にはレジスタ２２１００ＰＡＭが与えられ、
入出力にＰＡＵが接続されている。このディレクトリは
、キャッシュメモリ上のブロックであってそのアドレス
がレジスタ２２１００ＰＡＭで与えられるものの上位ア
ドレスＰＡＵを格納している。即ち、ディレクトリのア
ドレスをレジスタのＰＡＭで指定した時、そのディレク
トリの内容がレジスタ２２１０のＰＡＵに等しいならば
、キャッシュメモリには必要とするデータが含まれてい
ることを表す。もし異るなら、これは中位アドレスＰＡ
Ｍは同じだが、上位アドレスＰＡＵの異るブロックのデ
ータがキャッシュメモリ上にあることを意味しミスビッ
トとなる。また、本実施例においてディレクトリが２つ
ある理由は、同一のＰＡＭに対してＰＡＵの相異る２つ
のブロックデータがキャッシュメモリ内に存在できる様
にし、ヒツト率の向上を図ったものである。

レジスタ２２１００ＰＡＭは、Ｖビット記憶ＲＡＭ２２
９０，２３００、ＬＲＵビット記憶ＲＡＭ２．２６０、
Ｄビット記憶ラム２２７０゜２２８０及びデータメモリ
２３３０，２３４０のアドレス入力へも与えられている
。このうちＶビットは、対応するディレクトリで表わさ
れたブロックのデータが有効か無効かを表すビットで６
Ｄ、１のとき有効であることを示す。ＬＲＵビット記憶
ＲＡＭ２２６０は、ディレクトリ２２２０゜２２３０の
、アドレスＲ，ＡＭで指定された２つのブロックのどち
らがよシ以前にアクセスされたかを表すビットであｊり
、Ｉ、ＲＵビットが１のときは第５図に示すブイレフ）
　１７２２２０の側のデータが、２２３０側のデータよ
シ以前にリードまたはライトされたことを示す。またＤ
ビット記憶ＲＡＭ２２７０．２２８０は、対応するブロ
ックのデータが、ＢＰＵｔたはＤＭＡ機器のアクセスに
よってキャッシュメモリ上のみで書きかえられているこ
とを示すビットである。即ちライトアクセスが行われた
時には当該するブロック対応のＤビットを１にする必要
がある。

以上のディレクトリ（ＤＩＲ）、Ｄビット、Ｖビット、
ＬＲＵビット記憶用ＲＡＭは常にレジスタ２２１０のＰ
ＡＭによって同時にアクセスされるから、これらは第６
図に示すようなＲＡＭ（各系統に１個ずつ）にまとめる
ことができる。但しディレクトリ部分は１５ビツト、他
はす・ぺて１ビツトであシ、またＰＡＭは１１ビツトと
したからこのＲＡＭの語数は２０４８語である。またＬ
ＲＵビットは例えばディレクトリ２２２０側のみにおけ
ばよい。

第５図のデータメモリ２３３０．２３４０は高速のＲＡ
Ｍによシ構成される。そのアドレス入力にはレジスタ２
２１０のＰＡＭとＰＡＬに対応する部分を連結した信号
が接続され、８キロワードを記憶することができる。本
実施例は簡単のためデータメモリのデータ巾と、ＢＰＵ
ｔたけＤＭＡ機器からのアクセスのデータ巾が常に等し
いものとしている。大形の計算機では、一般に上述の２
つのデータ巾が異なるが、その場合は、アドレスレジス
タ２２１０のフィールドの構成が異なるだけである。

第７図は制御回路２３７０の構成を示すもので、プログ
ラマブルロジックアレイ（ＰＬＡ）２３７１及びラッチ
レジスタ２３７２によシ構成される。

ＰＬ人２３７１０入力には制御線２２０，２３０（第４
．５図）を介して外部からの状態とともに、ＬＲＵビッ
トＲＡＭ出力、ＤビットＲＡＭ出力、アントゲ−）２３
１０，２３２０出力などが接続され、それらの状態の組
合せによシー意に定まる制御出力を出力し、ラッチレジ
スタ２３７２でラッチして、キャッシュメモリ２２００
内の各要素に出力し、全体の動作を制御する。

次にこの制御回路２３７０の制御によるキャッシュメモ
リの動作を第８図、第９図、及び第１図のフローチャー
トによシ説明する。まず、ＢＰＵ又はＤＭＡ機器からの
アクセスがあシ、物理アドレスがアドレスレジスタ２２
１０にセットされると（このアドレスを以後入力アドレ
スと呼ぶ）、第８図のステップＳ１では第５図のディレ
クトリ２２２０．２２３０のアドレスＰＡＭの内容をと
υ出し、これと入力アドレスのＰＡＵとを比較器２２４
０．２２５０で比較判定し、いずれかが一致している場
合にはステップＳ２に進む。ステップＳ２では比較結果
が一致した方のＶビットを参照し、本ビットが１の場合
にはキャツシュヒツトと判定してステップＳ３へ進む。

この時、比較器出力が１（一致している方）でかつＶビ
ットが１方のアンドグー）２３１０．２３２０が必ず１
を出力するから、これによってヒツトしたブロックをも
つデータメモリ２３３０又は２３４０がイネーブルとな
る。ステップＳ３では、制御信号バス２２０をしらべる
ことによシメモリに対するリードかライトかを判定し、
リードである場合にはステップＳ４に於てイネーブルさ
れているデータメモリ２３３０又は２３４０から出力デ
ータバッ７ア２３６０を介してデータバス２１０ヘテー
タヲ出力する（との制御機構は既知のものであシ、第５
図で省略している）。またステップｓ３における判定で
ライトと判定された場合は、ステップＳ５へ進んでイネ
ーブルされているデータメモリの当該アドレスへデータ
バス２１０のデータを入力データバッファ２３５０経由
で書き込む。そしてステップＳ６でキャッシュ上の該当
ページに変更があったことを示すＤビットをセットし、
ステップＳ７へ進む。ステップＳ７では今アクセスし大
側のデータメ硲りがよシ後にアクセスされたことを示す
ようにＬＲＵビットを設定し、ステップＳ８でアクセス
元に終了の応答を返してキャッシュメモリヒツト時の処
理を終る。

次にステップＳ１の判定において、いずれのディ・レフ
トリにおける比較出力吃不一枚の場合はミスヒツトとし
て第９図のステップＳ９へ進み、データを置換すべきブ
ロックをどちらのデータメモリとするかを決定する。こ
の決定はＬＲＵビットを参照して行う。即ちＬ几Ｕビッ
トが１でディレクトリ２２２０の方がよシ以前に参照さ
れた場合はステップ８１０へ進みセット１（ディレクト
リ２２２０の方）を選択するとともにステップ８１１に
於てＬＲ，Ｕビットをクリアする。逆にＬＲＵビットが
０の場合はステップｆ９１２にてセット２（ディレクト
リ２２３０の方）を選択し、ステップ８１３にてＬＲＵ
ビットをセットする。むろん置換すべきブロックはこう
して選ばれた方のセットのＰＡＭで指定されたアレレス
をもクブロックである。次にディレクトリでの比較は一
致（ステップＳ１でＹＥＳ）したが、ステップＳ２にて
Ｖビットが１でない場合は、該当するキャッシュメモリ
上のブロックが無効化されて空きと同じ状態にあるから
そのブロックをそのまま置換するブロックとすればよい
ので、ＬＲＵビットの判定や更新は行う必要がない。従
ってこのミスヒツトの時は第９図のステップ８１４へ直
接進む。ステップ８１４では上述のようにして置換すべ
きブロックとして選ばれたもののＶビット及びＤビット
をしらべる。この両ビットがともに１ならキャッシュメ
モリ上の当該ブロックは有効（Ｖ＝１　）でかつ書換え
が行われており（Ｄ＝１）、キャッシュメモリの内容と
、主メモリの内容が食い違っているので、ステップＳ１
５でこのブロックを主メモリへ転送して両者を一致させ
ておく。もしＶビットが０なら当該ブロックは無効であ
り、ＤビットがＯなら当該ブロックの内容はキャッシュ
メモリと主メモリ上で一致しているので、いずれにして
もこのブロックを主メモリへ転送しておく必要がない。

従ってこの時はステップ８１５は実行しない。

続いてステップ８１６ではその時のアクセスがリードか
ライトかの判別を制御信号バス２２０をしらべて判定し
、リードであればステップ８１７へ進む。ステップ８１
７では今リードしたいデータを含むブロックを主メモリ
から今転送したブロックの位置へ転送しかつアクセスさ
れたデータをデータバス２１０へのせて要求元へ応答を
返す。またこのとき、当該ブロックのデータは有効であ
ることから選択している側のセットのＶビットをセット
し、主メモリの内容と一致していることからＤビットを
クリアし、更にディレクトリの内容を当該ブロックのＰ
ＡＵに変更しておく。

第９図のステップ８１６においてライトと判定され九場
合は第１図のステップ８１８へ進み、ここでＢＬＫビッ
トが１かどうかをしらべる。このＢＬＫビットはライト
アクセスの要求元から制御線２３０経由で送られてくる
信号で本発明の特徴とするものであるが、これについて
は後述する。

これが１、即ち当該ライトアクセスが、１ブロック分引
き続いて行われるライトアクセスのうちの１つであるこ
とを示すビットが１の場合には、ステップＳ２０へ進ん
で、現在のライトアクセスが当該ブロックの先頭アドレ
スへのアクセスかどうかなしらべる。これは例えば、１
ブロックを４語とし各ブロックの先頭アドレスが４の倍
数から始まるとした時には、ブロックの先頭アドレスは
その下２ビットが必ず００となることから容易に判定可
能である。このステップ８２０の判定でＹＥＳであれば
、今アクセスされるアドレスを先頭アドレスとするブロ
ックはすべて書き換えられるのでこのブロックを主メモ
リよシ読み取る必要はない。従ってステップ８１９の処
理を省略してス？ツ７”８２１へ進み、直ちにキャッシ
ュメモリの当該ブロックにデータを書き込む。続いてス
テップ８２２では当該ブロックが書きかえられているた
めＤビットをセットし、１ブロック分引き続いて行われ
るアクセスがキャッシュ内の同一のブロックに対して行
われるよう、選択している側のディレクトリの内容を更
新するとともに、Ｖビットをセットしくこれによって以
後の同一ブロックでのＤＭＡ転送はヒツトとなる）、ス
テップ８２３にてアクセス元に応答を返す。ステップ８
１８の判定でＢＬＫビットがＯならば、ライトアクセス
が１ブロック分最初から引き続くとは限らないために、
ステップ８１９へ進んで一度主メモリよシ１ブロック分
のデータを読み込んだのち、ステラ７’Ｓ　２１へ移シ
、要求されたアドレスのデータを書きかえ、以下同様に
処理する。このように本発明では、１ブロック分の連続
したライトアクセスが行われる時にはステップ８１９の
処理を省略できるので、キャッシュメモリのミスヒツト
時のスルーブツトを向上させることができる。なお、こ
のような連続したライトアクセスは入出力装置（本実施
例ではファイル）からのＤＭＡ転送によるものである。

従ってこの途中ＫＢＰＵＩ　０００からメモリアクセス
があるとＤＭＡ転送は−たん中断され、しかもＤＭＡに
よシ連続アクセスしていたブロックの途中でそのブロッ
クが置換えブロックに選ばれて主メモリへ−たん移され
ることもあシうる。しかしこのような場合でもＢＰＵか
らのアクセスが終ってＤＭＡ転送が再開されると、まず
第８図のステップ８１でキャッシュメモリのミスヒツト
がおこシ、第９図のステップ８１６でライトアクセスと
判定され、第１図のステップ８１８でＢＬＫビット＝１
と判定されてステップ８２０へ進む。しかしこのステッ
プ８２０ではブロックの途中へのアクセスなので−たん
ステップ８１９へ行ってここで今まで書換え途中だった
ブロックをキャッシュメモリへ戻してライトアクセスを
続けられるかち、当該ブロックへの連続ライトアクセス
を正しく継続することができる。但しＤＭＡ転送によシ
連続ライトアクセスを行っている時は、まだあるブロッ
ク全部を書換えていなくともステップ８２１で当該ブロ
ックのＶビットは１にセットされている。従ってＢＬＫ
ビットが１でステップ８１９を省略した場合のあるブロ
ックへの書き込みの途中では、まだ書換えられていない
データは一般に全く関係のないデータである。

この九めこの途中に上記の様にＢＰＵからのリードアク
セスを許可すると誤動作の原因となる危険がある。これ
はＢＰＵに於て、１ｉ’ＣＰ等にＤＭＡ転送を指示した
後にこれが終了したことを示す応答がＦＣＰ等から返送
されてくるまでは当該転送エリア内へのリードアクセス
を禁止するようにすることで防止する必要がある。

第１０図は、本発明手段を有するＦＣＰ５０００の構成
を示すものであり、全体を制御するマイクロプロセッサ
５０１０％データや制御情報を保持するためのローカル
メモリ５０２０．該・ローカルメモリのアドレス入力を
選択するためのセレクタ５０３０、メモリアドレスレジ
スタ５０４０、マイクロプロセサの制御プログラムを記
憶するＲＯＭ５０５０、該ＲＯＭのアドレスを制御する
シーケンサ５０６０、ジャンプ制御回路５０７０、割込
制御回路５０８０（いずれもシーケンサに入力され、制
御プログラムの流れを制御する）、ＭＣＵとのアドレス
バス、データバスのインターフェース回路５０９０、制
御線インターフェース５１００、ＢＬＫビットを保持す
るレジスタ５１１０、ディスクとの各種インターフェー
ス回路５１２０，５１３０．５１４０コントロールバス
５１７０の出力をデコードしてＦＣＰ内各同各回路御信
号を伝えるデコーダ５１５０等から成っている。

このような構成に於て、ＤＭＡ転送は、ＢＰＵからＭＣ
Ｕ経由でのＦＣＰに対する起動情報の設定から始まる。

即ちインターフェース回路５０９０出力バス５１８０を
介してコマンド起動情報がローカルメモリ５０２０に貯
えられる。こののち制御線８０を介してＦＣＰ５０００
に対して起動がかけられ、Ｆ’ＣＰ５０００はこれを検
出してコマンド起動情報に沿った動作を開始する。本発
明はディスクから主メモリに対してデータを転送（ライ
ト）する場合に関するから、その場合の動作を第２図の
フローチャートで以下に説明する。今、本実施例では１
ブロツクを４語としかつ各ブロックの先頭アドレスは４
０倍数（下２ビットか０゜０）であるとする。そしてま
ずステップＳ５０では起動情報で与えられた転送開始ア
ドレスＳ及び転送語数Ｎをローカルメモリ５０２０から
読み出し、アドレスＳの下２ビットを１，１とした値を
Ａ、Ｓ＋Ｎの下２ビットを０，０とした値をＢとする。

続いてステップ８５１ではＢＬＫレジスタ５１１０に１
をセットし、ステップ８５２で残シの転送語数（最初は
Ｎ）をしらべる。もし残シがなければ転送終了とし、図
では省略したがＢＬＫレジスタのリセット、データバス
５０、制御信号バス８０を介してのＭＣＵへの終了報告
を行う。

残シがある時はステップ８５３へ進み、ここで今転送し
ようとしているアドレスＸが次の条件を満しているか否
かをしらべる。

Ａ（Ｘ（Ｂ　　　　　　　　　・・・・・・・・・（１
）式（１）の内の条件Ｘ＞Ａでは、人の決め方から、ア
ドレスＸが転送開始アドレスＳを含む最初のブロックの
次のブロック又はそれ以後のブロックに属することを意
味し、また条件Ｘ（Ｂは、Ｂの決め方から、アドレスＸ
が連続アクセスされるアドレスの最後のアドレスＳ＋Ｎ
を含むブロックよシ１つ手前のブロック又はそれ以前の
ブロックに属することを意味している。従って条件（１
）はアドレスＸが、その中の４語が全部書き換えられる
ようなブロック内のアドレス釦なっていることを示して
いる。そこで条件（１）が成立している時にはＢＬＫビ
ットは１のままとしてステップ８５５へ進む。しかしス
テップ８５３の条件が不成立ならステップ８５４でＢＬ
Ｋビットを０にリセットしてからステップ８５５へ進む
。このＢＬＫビットは制御線１００（第１０図）、制御
線２３０（第４図）経由でキャッシュメモリの制御回路
２３７０へ与えられ、第１１図で示した本発明の制御が
行われる。次にステップ８５５からは通常のＤＭＡ転送
制御であって、まずステップ８５５ではインタフェイス
回路５０９０内のデータレジスタに転送データをセット
し、ステップ８５６では同回路５０９０内のアドレスレ
ジスタにアドレスＸをセットし、ステップ８５７で制御
インタ７エイス５１００を介してＭＣＵに転送要求を行
うステップ８５８でＭＣＵよシの転送の終ったという応
答を確認するとステップ８５９で転送語数を１減じステ
ップ８５１へ戻る。

なお、第２図の実施例では１ブロツクを４語としたが、
システムの立ち上げ時ＫＢＰＵよシデータバス５０を介
してＦＣＰ５０００に結絡したブロックサイズで制御す
るようにすれば（この時ステップ８５３の判定条件を適
切なものにするのは容易である）、異なるブロックサイ
ズのキャッシュメモリに対して、同一のＦＣＰを使用す
ることが可能となる。また第２図のＦＣＰの制御は、Ｒ
ＯＭ５０５０に格納されたプログラムをマイクロプロセ
ッサ５０１０が実行することによシ逐次的に行われると
したが、ＦＣＰに特に高速性を要求する場合には第２図
に示す制御をハードウェアで実行するよう゛にすればよ
い。

以上で本発明の実施例の動作を説明したが、この動作特
性を従来方式の場合と比較すると次のようになる。第１
１図は従来方式によった場合で、ライトミス時の主メモ
リ、キャッシュ、及びＦＣＰのビジ一時間を表わし、第
１２図は本発明の方式によった場合でやはシライトミス
時の主メモリ、キャッジ、及びＦＣＰのビジ一時間を表
わしたものである。但し時間軸の１目盛は１マシンサイ
クルに相当する。まず第１１図では、第９図のステップ
８１５が実行される（Ｄ、ｖビットともに１）としてお
シ、この場合主メモリ、キャッシュメモリともにブロッ
ク単位の書き込みと読み出しのため１２マシンサイクル
の間ビジーとなる。

一方ＦＣＰは、ブロック単位の読み出しくｔｚ以後、第
１図のステップ８１９に相当】の途中で必要なデータに
対して書き込みを行うことができるため、主メモリ、キ
ャッシュの２度目のビジーが解ける以前にビジーが解け
る。引き続＜ＤＭＡ転送（ｔｓ以後）に対しては、キャ
ツシュヒツトの為主メモリはビジーとならず、キャッシ
ュメモリ及びＦＣＰのビジ一時間は１語転送毎に１マシ
ンサイクルであることを示している。一方、本発明の第
１２図の場合は、ＢＬＫビットが１でステップ５１９（
主メモリよジブロックの読み取シ）が省略される時に相
当し、ブロック単位のビジーは書き込みに対応する１回
の６マシンサイクルだけとなる。以降の３回のアクセス
については従来方式と同じである。そして本実施例で仮
定したように１ブロツクを４語とした時は、１ブロツク
分のライトアクセスは従来方式では１５マシンサイクル
であるが、本発明を使用した場合には１０マシンサイク
ルとなり、キャッシュメモリの負荷を３３％改善するこ
とが可能である。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、連続
したライトアクセス時にキャッシュメモリがミスヒツト
した時、主メモリからキャッシュメモリへの不要なブロ
ック転送動作を除去できるので、ストアイン方式に於る
キャッシュメモリミスヒツト時のオーバーヘッドを大幅
に減少できるという効果がある。

【図面の簡単な説明】

第１図、第８図及び第９図はキャッシュメモリの動作を
制御するフローチャートの実施例を示す図、第２図はフ
ァイル制御装置の動作を制御するフローチャートの実施
例を示す図、第３図は本発明を適用するシステムの構成
図、第４図はメモリ制御装置の構成例を示すブロック図
、第５図はキャッシュメモリの構成例を示すブロック図
、第６図はディレクトリ等を収容したＲＡＭの構成図、
第７図は牟ヤツシュメモリ内制御回路の構成図、第１０
図はファイル制御装置の実施例を示すブロック図、第１
１図及び第１２図は本発明による効果を説明するための
図である。 １ｏｏｏ・・・基本処理装置、２０００・・・メモリ装
置、３０００．４０００・・・主メモリ、５０００・・
・ファイル制御装置、５１１０・・・ＢＬＫレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、ストアイン方式で制御されるキャッシュメモリの制
   御方法に於て、入出力装置がライトアクセスする場合に
   該アクセスが、その中の譜を連続してすべて書き換えら
   れるブロック内へのアクセスである時にこれを検出して
   フラグをセットしかつ該フラグをキャッシュメモリに連
   絡する検出手段を各入出力装置に設けるとともに、入出
   力装置からのライトアクセス時にキャッシュメモリにミ
   スヒットした場合には、まず予め定められた方法に従つ
   て置換すべきキャッシュメモリ上の置換ブロックを決定
   し、該決定したブロックのデータと対応する主メモリ上
   のブロックのデータとに不一致がある時には当該置換ブ
   ロックをキャッシュメモリから主メモリへ転送し、しか
   る後にもし上記フラグがセットされておりかつ現在のア
   クセスが当該ブロック内の先頭アドレスへのアクセスで
   ある場合には今アクセスされているブロックを主メモリ
   からキャッシュメモリの上記置換ブロックのあつた位置
   へ転送することなしに直ちに上記置換ブロック位置へラ
   イトアクセスするようにしたことを特徴とするキャッシ
   ュメモリの制御方法。 ２、前記検出手段に於る前記その中の語を連続してすべ
   て書き換えられるブロック内へのアクセスであるか否か
   の検出に必要なブロックサイズが、システム立上げ時に
   処理装置から各入出力装置へ転送されるようにしたこと
   を特徴とする特許請求の範囲第１項記載のキャッシュメ
   モリの制御方法。