JPH05210589A

JPH05210589A - 高速バッファコピー方法

Info

Publication number: JPH05210589A
Application number: JP3359410A
Authority: JP
Inventors: Fernando Marcias-Garza; フェルナンド・マシアス−ガルザ
Original assignee: Compaq Computer Corp
Current assignee: Compaq Computer Corp
Priority date: 1991-01-02
Filing date: 1991-12-27
Publication date: 1993-08-20
Also published as: EP0493960A3; CA2057989A1; US5283880A; EP0493960A2

Abstract

(57)【要約】【目的】キャッシュメモリ及びページメモリモードのア
ーキテクチャを備えたパーソナルコンピュータシステム
において、バッファコピーを高速に操作させる。【構成】主メモリ５８内の第１バッファの内容をマイク
ロプロセッサ２０のレジスタに読出し、同時にキャッシ
ュメモリ２８に書込む。その後、第１バッファを再度読
出し、キャッシュメモリ２８から得られる実際のデータ
値を伴って主メモリ５８内の第２バッファに書込む。【効果】各データ値毎に第１バッファメモリアドレスか
ら第２バッファメモリアドレスへのメモリページの変更
に関連する過剰のウェイトステートを回避できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ用のメモリマネージメントの分野に関し、特にページ
モードのメモリアーキテクチャを用いキャッシュメモリ
を用いたパーソナルコンピュータにおいて高速のバッフ
ァコピーを形成する方法に関する。

【０００２】

【従来の技術】パーソナルコンピュータシステムは、よ
り強力になってきて、現在では処理能力が既にミニコン
ピュータの領域まで達している。デバイス製造者は、パ
ーソナルコンピュータ市場に迅速に採用された高速でよ
り強力なマイクロプロセッサを開発した。このようなマ
イクロプロセッサの例は、インテル社の８０３８６及び
８０４８６マイクロプロセッサを含んでいる。マイクロ
プロセッサが漸増的に早くなってくると、メモリデバイ
スの速度も、アプリケーションの実行速度の決定に主要
なファクタなる。高速メモリデバイスは、市場で求めら
れるが、高価であるのでコンピュータシステムの主メモ
リの使用に向かない。

【０００３】主メモリとして高速メモリの汎用使用の代
りは、キャッシュメモリシステムを用いることである。
キャッシュメモリシステムにおいては、小容量の高速メ
モリが一時記憶領域として使用され、これより低速だが
極めて安価なメモリデバイスがコンピュータシステムの
主メモリに使用される。主メモリの部分に含まれるデー
タは、高速メモリに複写される。キャッシュメモリに記
憶されたデータを必要とする操作は、通常のメモリをア
クセスする操作より高速に実行される。キャッシュ制御
器は、所望の情報がキャッシュメモリ内に含まれている
か否かを決定し、キャッシュメモリからのデータ転送を
制御するために使用される。キャッシュメモリのマネー
ジメント技術は当業界内で公知である。例えば、インテ
ル社は、８２３８５キャッシュ制御器を含む８０３８６
マイクロプロセッサのファミリデバイスを開発した時に
キャッシュメモリ概念を使用した。これらデバイスの詳
しい情報は、１９８９年インテル社の「マイクロプロセ
ッサ及び周辺機器ハンドブック第１巻」を参照してい
る。キャッシュに記憶される情報量はキャッシュサイズ
の関数である。そこには、どの情報をキャッシュメモリ
に残すべきかを決定する数々のアルゴリズムがある。１
つのアルゴリズムは、キャッシュメモリ内の現在最も使
用されていない（ＬＲＵ）情報が次のキャッシュミス操
作で置換されるというＬＲＵ技術である。

【０００４】メモリデバイスの改良速度の他の手段は、
ページモードのダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）の使用である。ページモードのＤＲＡ
Ｍは、安価なＲＡＭを使用した主メモリのアクセス速度
を向上させるためにどの型のコンピュータシステムアー
キテクチャに用いられてもよい。メモリは、メモリ配列
内の特定の位置のためのアドレスを出すマイクロプロセ
ッサによってページメモリデバイスにアクセスされる。
このアドレスはメモリ制御器にロードされる。メモリ制
御器は、マイクロプロセッサか出力される全アドレスか
らＤＲＡＭで使用されるロー及びカラムアドレスを形成
するタスクを取り扱う。まずローアドレス次にカラムア
ドレスをＤＲＡＭアドレスバスに送り、ＤＲＡＭの特定
のタイミング要求を一致させるにはかなりの時間がかか
ることを認識しなければならない。ページング技術は、
特定のメモリアドレスをアクセスするために必要とする
時間を減少させるために使用される。ページモードのＤ
ＲＡＭデバイスを用いたコンピュータシステムにおいて
は、マイクロプロセッサが前にＤＲＡＭデバイス内の特
定のメモリアドレスをアクセスするために全アドレスを
発生する。しかしながら、メモリ制御器は、前のアドレ
スラッチと、ＤＲＡＭのローアドレスが連続メモリ要求
間に変更すべきか否かを決定する比較器とを含んでい
る。もし、そうならば、全ロー及びカラムアドレスサイ
クルを発生させなければならない。しかしながら、も
し、所望のメモリアドレスが既にアクセスしたのと同じ
ページにあるようにローアドレスを変更しなかったなら
ば、新規なカラムアドレスのみを供給する必要がある。
その次のメモリアドレスをアクセスするために必要とす
る時間は、メモリ制御器がローアドレス及びカラムアド
レスを発生して全アドレスサイクルを形成する場合に必
要とするそれより相当短縮されることが認識される。も
しメモリ操作が同じページで実行されるならば、これは
ページヒットとして知られている。異なったページが要
求されためにローアドレスを変更しなければならない場
合には、これはページミスとして知られている。

【０００５】

【発明が解決しようする課題】コンピュータシステムの
アプリケーションの通常の操作は、第２バッファにコピ
ーされるべき、第１バッファに記憶されたデータを呼び
出すことである。通常、２つのバッファが異なったメモ
リページに配置されている。この状況が発生した時に
は、システムの性能がバッファコピー操作中に被る。例
えば、もしデータの各要素がページＰｉに配置されたソ
ースバッファから読出されて、要素−要素基準でページ
Ｐｊの目標バッファに書込まれるならば、読出及び書込
ページヒットが発生しない。コンピュータシステムのメ
モリ制御器は、ページＰｉから要素（データ）を読出
し、それをページＰｊに書込み、メモリ制御器が書込み
を形成するためにページの変更を要求した時に、ロー及
びカラムアドレスの発生を要求するページ書込ミスが発
生する。その後、メモリ制御器は、ページＰｉから次の
要素を読出し、メモリ制御器がページＰｊからＰｉにイ
ンデックスしなければならない時にページ読出ミスが発
生する。各読出或は書込操作が関連のページミスを発生
させることが認識される。これらページミスは、ページ
ヒットが発生した場合と比較してバッファコピー時間が
劇的に増加する。従って、バッファコピー操作中に、メ
モリページヒットの数を最大にさせる方法の必要性が存
在する。

【０００６】

【課題を解決するための手段】本発明は、キャッシュメ
モリを持ち、ページメモリアーキテクチャを用いたパー
ソナルコンピュータのバッファコピー操作を達成するに
要求される時間を最小化させる方法を指向している。

【０００７】キャッシュメモリを用いたコンピュータシ
ステムにおいて、キャッシュメモリへの書込は、ソース
バッファからの読出しと同時に発生し、メモリ制御器に
とって目につかないものである。本発明において、要求
は、ソースバッファの内容をマイクロプロセッサのレジ
スタにロード及び読出すために発生される。このデータ
がレジスタにロードされると、キャッシュメモリにも書
込まれる。ソースバッファからマイクロプロセッサのレ
ジスタへの次の読出は、レジスタの前内容を書き換える
効果を持っている。しかし、連続読出／ロードは、キャ
ッシュメモリ内の異なった位置に対してである。従っ
て、バッファ読出要求は必須的にキャッシュをソースバ
ッファの内容で充満させる。メモリ制御器は、ソースバ
ッファが配置されるページをアドレスするためにメモリ
制御器が連続するので、読出操作中にページを変更でき
ない。ソースバッファがメモリページの境界を交差即ち
越えた時には、ページの境界でロー及びカラムアドレス
を要求する１ページミスとなり、メモリからの次の読出
が再びカラムアドレスのみを要求するページヒットとし
て発生する。従って、読出は、通常一連のページヒット
として理解される。

【０００８】ソースバッファからのデータの読出及びソ
ースバッファの内容のキャッシュメモリへのロードに続
いて、ソースバッファからターゲット（目標）バッファ
へのコピーの要求が発生する。しかし、キャッシュメモ
リはソースバッファの内容でロードされているので、通
常メモリ制御器の監督下で主メモリのソースバッファ位
置への全読出がキャッシュ制御器によって妨害され、キ
ャッシュメモリから情報が提供される。従って、読出要
求はメモリ制御器によって有効にマスクされる。メモリ
制御器が目標バッファへの一連の書込操作を見守るのみ
である。更に、目標バッファが通常メモリの単一ページ
に配置されるので、書込が総てページヒットとなる。目
標バッファが単一ページを越え、即ちページ境界を交差
した時には、境界を交差するので、１つのみの書込ペー
ジミスとなり、次の書込が再びページヒットとして発生
する。

【０００９】従って、本発明は、メモリページヒットの
数を最大にさせることによって、バッファコピー操作の
形成に要求される時間を最小化して、１つの位置からの
バッファをメモリの他のページの位置に正しくコピーす
るに要求される時間より少なくさせる。更に、本発明は
一時記憶空間としてキャッシュを使用することによっ
て、一時記憶に必要な追加のハードウエアを必要としな
い。

【００１０】本発明のより良い理解は、以下の好ましい
実施例の詳細な記載が添付の図面に関連して考慮された
時に得られる。

【００１１】

【実施例】図１〜図３を参照すると、英字符号Ｃは、本
発明を具体化したコンピュータシステムを示している。
このシステムＣは、図１〜図３に分割して示され、これ
ら図１〜図３の相互接続部が１から８までの数字に丸を
付けて示している。システムＣは、４つのバスを介して
相互接続された数々のブロック要素からなっている。中
央処理ユニットＣＰＵは、ローカルバス２６に各々接続
されたプロセッサ２０と、数値演算コプロセッサ２２
と、キャッシュ制御器２４及び関連の論理回路とを備え
ている。このキャッシュ制御器２４には、高速キャッシ
ュメモリ（データＲＡＭ）２８と、キャッシュでないメ
モリのアドレスマッププログラム回路３０と、キャッシ
ュでないアドレスメモリ３２と、アドレス交換ラッチ回
路３４と、データ交換トランシーバ３６とがそれぞれ関
連している。また、ＣＰＵには、ローカルバスレディ回
路３８と、次のアドレス（ＮＡ）イネーブル回路４０
と、バス要求ロジック回路４２とがそれぞれ関連してい
る。

【００１２】プロセッサ２０は、図示のようにインテル
社製の８０３８６或は８０４８６マイクロプロセッサが
好ましい。このインテル社の８０４８６マイクロプロセ
ッサは、８キロバイトの内部キャッシュメモリと数値演
算コプロセッサとを含み、従って数値演算コプロセッサ
２２を必要とせず、外部キャッシュが高性能を得るため
に要望されない限り、キャッシュ制御器２４及びキャッ
シュデータＲＡＭ２８を必要としない。８０３８６及び
８０４８６の差異が当該分野の技術者で理解されるの
で、８０３８６による操作を説明する。プロセッサ２０
は、ローカル（プロセッサ）バス２６とインタフェース
する制御、アドレス及びデータライン（バス）を持って
いる。コプロセッサ２２は、ローカルバス２６及びプロ
セッサ２０と公知な方法でインタフェースするウェイテ
ック社のＷＴＬ３１６７或はインテル社の８０３８７数
値演算コプロセッサが好ましい。キャッシュメモリ２８
は、要求されたキャッシュメモリ動作を実行するために
キャッシュ制御器２４の制御下でローカルバス２６のア
ドレス及びデータ線とインタフェースする高速スタチッ
クＲＡＭが好ましい。キャッシュ制御器２４は、二方式
セット連想形マスタモードで操作されるインテル社製の
８２３８５が好ましい。このキャッシュシステムは、６
４キロバイトのキャッシュＲＡＭと６４ビットのライン
サイズを吹くことが好ましい。好ましい実施例において
は、これらＩＣ部品が３３ＭＨｚで動作する。アドレス
交換ラッチ回路３４及びデータ交換トランシーバ３６
は、プロセッサ２０によってキャッシュ制御器２４とイ
ンタフェースし、ローカルバス２６と、ホストバス４４
との間にローカルバスインタフェースを形成する。

【００１３】ローカルバスレディ回路３８は、ローカル
バス２６へのアクセスを制御するバス作動可能信号を形
成し、次の周期が始められることを指示する論理回路で
ある。ＮＡイネーブル回路４０は、パイプライン方式の
アドレスモードにおけるサブシステム要素によって用い
られるデータ或はコードの次のアドレスがローカルバス
２６に転送できることを指示するために用いられる。

【００１４】キャッシュでないメモリのアドレスマップ
プログラマ３０は、プロセッサ２０及びキャッシュでな
いアドレスメモリ３２と協働して、キャッシュでないメ
モリの位置をマップする。キャッシュでないアドレスメ
モリ３２は、種々の型のキャッシュメモリの不統一さを
回避するためにキャッシュでないシステムメモリの領域
を指定するために用いられる。バス要求ロジック回路４
２は、プロセッサ２０及び関連の装置によって用いられ
て、要求されたデータがキャッシュメモリ２８になく、
システムメモリへのアクセスが要求されている時のよう
な情況において、ホストバス４４へのアクセスを要求す
る。ページヒット検知回路４３は、ページヒット或はミ
ス状態があるか否かを指示する信号を形成するために、
連続アドレス決定を形成する。図面において、システム
Ｃは、ローカルバス２６、ホストバス４４、図２に示す
拡張型産業標準アーキテクチャ（ＥＩＳＡ）バス４６及
びＸバス９０を持つように構成されている。図２及び図
３に示されたシステムＣの部分は、後にも詳しくと説明
しないが、これは、コンピュータシステム全体の実施例
を説明するほどには、本発明にとって重要ではないから
である。

【００１５】図２及び図３に示すシステムＣの部分は、
ホストバス４４と、ＥＩＳＡバス４６とをインタフェー
スするために、必須のＥＩＳＡバス４６と、ＥＩＳＡバ
ス制御器４８と、データラッチ及びトランシーバ５０
と、アドレスラッチ及びバッファ５２とを備えた必須的
なＥＩＳＡシステムである。勿論、図２には、ＥＩＳＡ
基準のコンピュータシステムに使用される数々の要素を
組み込む総合システム周辺装置（ＩＳＰ）５４が記載さ
れている。このＩＳＰ５４は、プロセッサ２０へのアク
セスを必要としないで、図１の主メモリ５８或はＥＩＳ
Ａスロット及び入力／出力（Ｉ／Ｏ）位置に含まれるメ
モリへのアクセスを制御するＤＭＡ制御器５６を備えて
いる。主メモリ配列５８は、ローカルメモリとして考慮
され、システムの特定の要求に適合させるに好適な規模
のメモリ回路配列を備えている。勿論、ＩＳＰ５４は、
割込制御器７０、マスクできない割込回路７２及びシス
テムタイマー７４を含み、このシステムタイマー７４
は、ＥＩＳＡ仕様書及び従来の慣習に従った方法で割込
信号の制御は、必要なタイミング信号及び待ち状態を発
生する。好ましい実施例においては、プロセッサで発生
した割込要求は、従来のインテル社製の８２５９型割込
制御器をエミュレートし、拡張したデュアル割込制御回
路を経由して制御される。勿論、ＩＳＰ５４は、バス仲
介回路７５を含んでいる。このバス仲介回路７５は、バ
ス制御器４８と協働して、キャッシュ制御器２４と、Ｄ
ＭＡ制御器５６と、ＥＩＳＡバス４６に配置されたバス
マスタ装置とによるＥＩＳＡバス４６用の種々の要求間
で制御及び仲介する。主メモリ配列５８は、ダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）が好ましい。こ
の主メモリ５８は、データバッファ回路６０、メモリ制
御器６２及びメモリマッパー６８を経由してホストバス
４４とインタフェースする。このバッファ回路６０は、
データの転送、パリティの生成及び検査機能を形成す
る。メモリ制御器６２及びメモリマッパー６８は、アド
レスマルチプレクサ及びカラムアドレス（ＣＡＳ）スト
ローブバッファ６６及びローアドレス（ＲＡＳ）イネー
ブル回路６４を経由して主メモリ５８とインタフェース
する。メモリ制御器６２は、ページヒット検知回路４３
からページヒット信号を受信して、ロー及びカラムアド
レスの両者を供給しなければならないか或はカラムアド
レスのみを供給しなければならないかを決定する。

【００１６】ＥＩＳＡバス４６は、ＩＳＡ及びＥＩＳＡ
制御バス７６及び７８、ＩＳＡ及びＥＩＳＡデータバス
８０及び８２及びアドレスバス８４、８６及び８８を備
えている。システム周辺装置は、ＥＩＳＡバス４６から
のＩＳＡ制御バス７６と組み合せられてＸバス９０を経
由してインタフェースされる。Ｘバス９０用の制御及び
データ／アドレス転送がＸバス制御回路９２、データト
ランシーバ９４及びアドレスラッチ９６によって容易に
なる。

【００１７】このＸバス９０には、コネクタ１００及び
１０２を各々経由して好適なキーボード及びマウスをＸ
バス９０とインタフェースさせるキーボード／マウス制
御器９８のような種々の周辺装置が取付けられる。ま
た、Ｘバス９０には、システムＣのため及びシステムビ
デオ操作のための基本操作ソフトウェアを含む読出専用
メモリ１０６が取付けられる。更に、Ｘバス９０を経由
したシステムＣには直列通信ポート１０８が接続され
る。ブロック回路１１０には、フロッピー及び固定ディ
スクサポートと、並列ポートと、第２の直列ポートと、
ビデオサポートとが設けられている。

【００１８】図１〜図３は、キャッシュメモリ２８を持
ち、ＲＡＭ５８にページメモリデバイスを用いた例示的
パーソナルコンピュータシステムを記載している。本発
明はこのようなシステムでのバッファコピー操作の方法
である。本発明の方法は図１〜図３に記載されたコンピ
ュータシステムに限定されず、ページメモリデバイス及
びキャッシュメモリを持つどのコンピュータに用いても
よい。

【００１９】

【表１】表１表２行行 0a buff size equ 1024*10 0a buff size equ 1024*10 0b sourcebuff dw buff size dup 0b sourcebuff dw buff size dup 0c destbuff dw buff size dup 0c destbuff dw buff size dup 0d stack db 1024 dup 0d stack db 1024 dup ＊＊セグメントレジスタ用意＊＊＊＊セグメントレジスタ用意＊＊ 0e mov ax, @data 0e mov ax, @data 0f mov ds, ax 0f mov ds, ax 0g mov es, ax 0g mov es, ax 0h mov ss, ax 0h mov ss, ax 0i mov ax, offset stack 0i mov ax, offset stack 0j mov sp, ax 0j mov sp, ax ＊＊バッファコピー＊＊＊＊バッファコピー＊＊ 01 mov si, offset sourcebuff 01 mov si, sourcebuff 02 mov di, offset destbuff 02 mov di, offset destbuff 03 mov cx, buff size/4 03 mov cx, buff size/4 04 mov rep movsd 04 push si 05 push cx 06 rep lodsd 07 pop cx 08 pop cx 09 rep movsd

【００２０】表１は、バッファコピー操作に用いられる
通常の方法を設定した８０３８６のアセンブラコードの
リストである。一方、表２は、本発明者で開示した最良
モードを示し、本発明の方法を設定した８０３８６のア
センブラコードのリストである。表１及び表２に示され
るアセンブラ語のコードは、８０３８６及び８０４８６
マイクロプロセッサ用に定義された命令を含み、インテ
ル社のマイクロプロセッサのマニュアル及びマイクロプ
ロセッサの操作及び言語を記述したの他の出版物に更に
説明されている。表１及び表２から理解されるように、
実際のバッファコピー操作を行う前に実行されなければ
ならない種々の準備操作がある（０ａ〜０ｄ行参照）。
これらは両者の方法に共通である。図示の実施例におい
ては、２つのバッファ及びスタックは、実験的理由から
連続したメモリ位置に設定されるが、実際これら３つの
領域が隣接せず、通常別々のメモリページに配置され
る。本記述においては、注釈しない限りこの別々のペー
ジ位置を仮定する。

【００２１】第２に、セグメントレジスタ（インテルの
マイクロプロセッサマニュアルに詳述）は、コピー操作
を実行するために設定される（０ｅ〜０ｊ行参照）。こ
れらの段階は、再度、バッファコピーの通常方法と本発
明の方法との両者に共通である。

【００２２】表１のバッファコピー用の通常方法におい
ては、ソース及び目標ポインタは、コピーするバッファ
（ソースバッファ、Ｂｓ）及び情報がコピーされるバッ
ファ（ターゲット即ち目標バッファ、Ｂｔ）に対して設
定される（表１、０１〜０２行参照）。個別転送の数も
決定される（表１、０３行参照）。図１〜図３に記載し
たコンピュータシステムは３２ビット（４バイト）幅の
転送の使用を考えている。従って、実行される転送数は
バイト単位のＢＵＦＦＳＩＺＥの４分の１である。そ
の後、この通常方法は、ソースバッファからの一連の読
出としてソースバッファＢｓから目標バッファに情報を
コピーして、ＲＥＰＭＯＶＳＤ命令として目標バッフ
ァに書込むように進行する。（表１、０４行参照）。

【００２３】ソースバッファＢｓ用のメモリアドレスは
目標バッファＢｔとして同じメモリページに現れないこ
とが共通の出来事である。第１の読出操作は、メモリ制
御器６２に特定のメモリページでソースバッファＢｓを
読出すことを要求する。このメモリ制御器６２はその後
転送内容を目標バッファＢｔに書込まねばならない。も
し、目標バッファＢｔアドレスが異なったメモリページ
にあるならば、転送内容を書込むために、新規なメモリ
ページを参照した新規なロー及びカラムアドレスを備え
た全アドレスをメモリ制御器６２が供給するまでコンピ
ュータが待機していなければならない。これは、書込操
作を完了させるためにメモリ制御器６２がメモリページ
を変更させたことを指示する書込ページミスとして知ら
れている。その後、ルーチンは、次に転送されるべき４
バイトを読出すようにする。しかしながら、メモリ制御
器６２は、メモリ制御器６２の操作用のウエイト（ペナ
ルティ）を発生しながら、ソースバッファＢｓアドレス
が配置されたメモリページにアクセスするために、今目
標バッファＢｔをアドレスし、再度全アドレスを供給し
なければならない。これは読出ページミスとして知られ
ている。その後、この通常方法は、ソースバッファＢｓ
の全内容が目標バッファＢｔにコピーされるまで、転送
される各４バイト毎に書込ページミス及び読出ページミ
スを含む、ソースバッファＢｓの内容を読出及び書込む
ことを進める。

【００２４】本発明の方法は表２に設定される。容易に
理解されるように、本発明の方法に要求される前段階は
通常のバッファコピー方法のそれに同一である（表１の
０ａ〜０３行は表２の０ａ〜０３行と同一である）。本
発明の方法は、その後、ソースバッファＢｓアドレス及
び転送数を、スタックにプッシュすることによってセー
ブされる（表２、０４〜０５行参照）。バッファ転送操
作は、全ソースバッファＢｓの内容をマイクロプロセッ
サ２０の単一レジスタにロードすることによって始まる
（表２、０６行参照）。レジスタにロードされた各連続
ダブルワードは前のダブルワードに重ね書きされる。こ
れは、情報がレジスタにロードされるので許容され、キ
ャッシュの内容を重ね書きしないでキャッシュメモリ２
８に書込まれる。プロセスは、ソースバッファＢｓの全
内容がキャッシュメモリ２８にロードされるまで連続し
て実行される。キャッシュメモリ２８へのソースバッフ
ァの内容のロードは、その内容を同時にマイクロプロセ
ッサ２０のレジスタにロードして形成される。従って、
このプロセスの完了後、キャッシュメモリ２８は全ソー
スバッファのコピーを含んでいる。

【００２５】通常の方法と異なって、本発明の方法は、
要素を読出す時に各要素を目標バッファＢｔに直ちに書
込むことを意図しない。本方法は、目標バッファＢｔへ
の書込みの意図なしにブロック読出を形成する。ソース
バッファＢｓが通常メモリ５８の単一ページに配置され
ているので、マイクロプロセッサ２０のレジスタ及びキ
ャッシュメモリ２８への内容のロードは、レジスタの書
込み操作がメモリ５８のデバイスに影響せず、従って、
ページヒット検知回路４３、メモリ制御器６２或はメモ
リ５８のデバイス自身によって認識されないので、メモ
リ制御器６２がメモリ５８のページを変更する必要がな
いので、一連の読出ページヒットとしてコンピュータシ
ステムによって認識される。ソースバッファＢｓがメモ
リ５８の１頁以上に配置されている限り、メモリ制御器
６２がページを変更した時に読出ページミスが発生す
る。しかし、次の読出が読出ページヒットとして発生す
る。従って、全キャッシュのロードは、通常のバッファ
コピー方法における各要素の転送に伴う読出ページミス
に起因する拡張された遅延が発生するので、非常に短時
間で完了する。

【００２６】本方法においては、ＬＯＤＳＤ命令がメモ
リ−レジスタデータ転送を形成するために使用され、同
時にソースバッファＢｓの内容がキャッシュメモリ２８
にロードされる。インテルの８０３８６或は８０４８６
以外のマイクロプロセッサを基準としたコンピュータシ
ステムは、それらの命令セットとして類似のメモリ−レ
ジスタデータ転送を持っていない。ソースバッファＢｓ
の内容のキャッシュメモリ２８へのロードの別の方法
は、ＭＯＶＳＤのようなメモリ−メモリデータ転送を用
いている。このメモリ−メモリデータ転送は、本方法の
形成に要する時間を増加させることが認識される。しか
し、要する時間は、マイクロプロセッサ２０にソースバ
ッファＢｓを読出し、その内容をソースバッファＢｓの
同じメモリ位置に戻すように書込むことを命令して最小
化される。従って、メモリ制御器６２は、一連の読出ペ
ージヒット及び書込ページヒットとして読出及び書込み
を形成でき、一方ソースバッファＢｓの内容をキャッシ
ュメモリ２８にロードされる。ページミスを回避するた
めにソースバッファ−ソースバッファ読出及び書込みの
使用は、かなりの変更なしに本発明の方法内で用いても
よい。しかし、表２、０６行に規定されるメモリ−レジ
スタ転送の使用は、この実施例の好ましい方法である。

【００２７】本方法は、その後、ソースバッファＢｓア
ドレスの位置及びスタックからの転送数を回復する（表
２、０７〜０８行参照）。その後、本方法は、コンピュ
ータシステムにソースバッファＢｓの内容を目標バッフ
ァＢｔにコピーするように命令する（表２、０９行参
照）。しかし、コンピュータシステムがソースバッファ
Ｂｓから読出操作を始めた時には、情報が既にキャッシ
ュメモリ２８にロードされているのでキャッシュ制御器
２４が実際の読出操作を形成する。メモリ制御器６２
は、読出操作が高速キャッシュメモリ２８から直接実行
されるので、主メモリ５８にアクセスしなくてもよい。
ソース情報が直接キャッシュメモリ２８から読出される
ので、メモリ制御器６２は、ソースバッファＢｓが配置
され、キャッシュメモリ２８から読出がメモリ制御器６
２に見えないページをアクセスする必要がない。データ
はその後目標バッファＢｔに書込まれる。書込操作は、
主メモリ５８をアクセスする唯一の操作であり、従っ
て、ページミスの故に１操作の全書込アクセス時間が発
生し、残りの操作が書込ページヒットとして発生するペ
ージの境界を交差しない限り操作が一連の書込ページヒ
ットとして発生する。

【００２８】従って、ＭＯＶＥ操作は、目標バッファＢ
ｔへの一連の書込ページヒットとしてメモリ制御器６２
で認識される。このサイクルは全内容が転送されるまで
繰り返される。従って、本発明は、バッファコピーの通
常方法に関連した一連の交互のページ読出及びページ書
込ミスを回避できる。

【００２９】図４及び図５は、本発明の譲受人であるコ
ンパックコーポレーションに譲渡され、１９９０年１月
２日に出願された米国特許出願第３４１６７０号に開示
された、改良ページメモリ制御器６２を有するコンピュ
ータシステムへの本発明の方法の適用を説明する。特
に、そこに開示されたコンピュータシステムは図１〜図
３に示す８２３８５キャッシュ制御器２４に結合した３
３ＭＨｚ８０３８６マイクロプロセッサ２０を有するＥ
ＩＳＡ基準のコンピュータシステムである。このコンピ
ュータシステムは、ページモードメモリ５８デバイスを
利用し、図１に示すローカルプロセッサバスにページヒ
ット検知を形成する。カラムアドレス及びデータ値は、
次のサイクルが部分的に重複するようにサイクルを早く
終了させるために書込操作にメモリ制御器６２によって
ラッチされる。システムのデザインは、０ウェイトステ
ートページヒット書込操作、２ウェイトステート読出ペ
ージヒット操作、４ウェイトステート書込ページミス操
作及び７ウェイトステート読出ページミス操作ができ
る。図４及び図５に記載されたウェイトステートが米国
特許出願第４３１６７０号に開示されたタイプのコンピ
ュータシステムと明確に組合わされることは理解されよ
う。他のコンピュータ構造は種々の操作のため別々のウ
ェイトステートに帰する。実際に、操作に要する時間は
８０３８６マイクロプロセッサに関するインテル社の出
版物の情報から得られる。

【００３０】コンピュータシステムはシステムの操作に
使用される少なくとも２種類のクロックを有する。ＣＬ
Ｋ１信号は公称プロセッサ速度で、この場合３３ＭＨｚ
である。マイクロプロセッサ２０の操作はＣＬＫ１サイ
クルで測定される。他のクロックは上記コンピュータシ
ステムを６６ＭＨｚで動作させるＣＬＫ２信号で、８０
３８６の場合、マイクロプロセッサ２０に適用された現
実のクロック信号である。従って、ＣＬＫ２信号の２サ
イクルはＣＬＫ１信号の１サイクルと時間的に等価であ
る。図４及び図５における相対時間を更に容易に説明す
るためには全操作がＣＬＫ２サイクルで測定される。か
くして、ＣＬＫ１の２サイクルの終了に必要な操作は、
ＣＬＫ２の４サイクルの終了に必要なものとして描かれ
る。更に上記ウェイトステートは、ＣＬＫ２信号が操作
を１つ進めるためにメモリ制御器６２に使用された基準
クロック信号であるので、単一のＣＬＫ２サイクルと等
価である。タイミングは８０３８６マイクロプロセッサ
２０のプリフェッチ能力を無視すると、幾分簡略化され
るが、この簡略化は本発明の操作をよく説明しているこ
とに明記されたい。正確なタイミングシーケンスのプリ
フェッチ能力の効果は当業者に理解され認識されていよ
う。

【００３１】図４を参照し、ブロック４００及び４０２
は表１、０１行におけるＭＯＶ命令を果たすため必要と
される時間量を示す。ＭＯＶ命令はソースバッファＢｓ
のアドレスをレジスタにロードする。ＭＯＶ命令は必須
的に読出操作４００であり、２つのＣＬＫ１即ち４つの
ＣＬＫ２期間を必要とする。後述する各命令に必要な時
間は８０３８６仕様内でインテルレファレンスマニュア
ルにある。実施例に組み込まれたウェイトステートは上
記の通りである。図４においては、メモリ制御器６２が
メモリ５８の他のページでのメモリ５８位置を指標して
いると仮定する。従って、ＲＥＡＤ操作４００は７ウェ
イトステート即ち７ＣＬＫ２期間のＰＡＧＥＭＩＳＳ
ＲＥＡＤペナルティ４０２を起こす。ブロック４００
及び４０２は、表１、０１行に示した第２のＭＯＶ命令
の読出操作及びウェイトステートを表し、それは目標バ
ッファＢｔのアドレス又はソースバッファＢｓの内容が
マイクロプロセッサ２０のレジスタにコピーされるべき
バッファにロードされる。ＲＥＡＤ操作４０４は４ＣＬ
Ｋ２サイクルを必要とする。しかし、ＲＥＡＤ４０４は
命令のある同一のメモリ５８ページに向けられるだろ
う。かくして、２ＣＬＫ２期間のペナルティ４０６はＰ
ＡＧＥＭＩＳＳＲＥＡＤペナルティ４０２を伴う７
ＣＬＫ２期間よりも有意に短い。同様に、ブロック４０
８及び４１０は表１、０３行の命令を実行するに必要な
時間を示す。ブロック４０８及び４１０において、ソー
スバッファＢｓからの転送数はレジスタ（表１、０３
行）にロードされる。好ましい実施例に使用されるコン
ピュータは、転送毎に３２ビットの転送幅の能力があ
る。従って、実行転送数は、転送されるべき全バイト数
を４で割った数に等しい。

【００３２】ブロック４２０から４３０はＲＥＰＭＯ
ＶＳＤ命令（表１、０６行）により実行された活動を示
す。このブロックのシークエンスは、実際にソースバッ
ファＢｓから目標バッファＢｔへの情報コピーを形成す
る。ブロック４２０は、必須的にループ機能を設定する
ためマイクロプロセッサ２０に必要な時間を表し、それ
は表１、０３行に記載された回数に追従するストリング
操作を形成し続けるであろう。読出及び設定操作ブロッ
ク４２０は、メモリ５８から命令を読出す必要の故に２
ＣＬＫ２信号サイクルのＲＥＡＤＰＡＧＥ４２２を
発生する。ブロック４２４〜４３０はソースバッファの
内容をコピーするループ操作を示す。ブロックＲＥＡＤ
操作４２４はソースバッファＢｓから同時に４バイトを
読出す。この操作はＣＬＫ２の４サイクルを必要とす
る。ソースバッファＢｓがＭＯＶＳＤ命令と同じページ
にないと仮定すると、ＣＬＫ２の７サイクルのＲＥＡＤ
ＰＡＧＥＭＩＳＳペナルティ４２６が各読出毎に発
生する。４バイトを読むとき、バイトはＷＲＩＴＥ操作
で目標バッファＢｔに書込まれる。目標バッファＢｔは
メモリ５８の異なるページにあると仮定される。従っ
て、ＷＲＩＴＥ操作は、ＣＬＫ２の４サイクルのＷＲＩ
ＴＥＰＡＧＥＭＩＳＳペナルティ４３０を起こす。
その後、操作が次の読出操作のためブロック４２４にル
ープされる。ソースバッファＢｓが目標バッファＢｔか
らメモリ５８の他ページにあるので、メモリ制御器６２
は次のＲＥＡＤ操作４２４のためにメモリ５６の適当な
ページに指標されなければならない。かくして、ＲＥＡ
ＤＰＡＧＥＭＩＳＳペナルティ４２６が得られる。
同様に、あらゆるＷＲＩＴＥ操作はＷＲＩＴＥＰＡＧ
ＥＭＩＳＳペナルティ４３０が伴われる。ソースバッフ
ァＢｓ内の情報は全てのバイトが転送されるまで同時に
４バイトづつコピーされる。これはパーソナルコンピュ
ータに一般に使用される通常のバッファコピー操作方法
を達成する。

【００３３】表２に記載されたように、本発明の方法の
命令時間表示は図５で説明される。図５のブロック４４
０〜４５０は、タイミング及び機能が図４のブロック４
００〜４１０のそれと同一である。表１、０１〜０３行
及び表２、０１〜０３行から理解される通り、２つの方
法で使用されるコマンドは同一である。図５を参照する
と、ブロック４５０は表２、０６行における第１のＰＵ
ＳＨ命令に対応する。ＰＵＳＨ操作４６０は、ソースバ
ッファアドレスをメモリ５８のスタックに書込即ちプッ
シュして、それをセーブする。ＰＵＳＨ命令の読出はＣ
ＬＫ２の２サイクルのＲＥＡＤＰＡＧＥＭＩＳＳペ
ナルティ４２６を起こす。メモリ５８へのアドレスの書
込は、スタックが命令と異なるメモリページにあると仮
定すると、ＷＲＩＴＥＰＡＧＥＭＩＳＳペナルティ
を起こす。これはブロック４６４として示される。第２
のＰＵＳＨ操作４６６は、転送数（ＢＵＦＦＳＩＺＥ
／４）をメモリ５８スタックに書込むことによって、そ
の転送数がセーブされる。第２のＰＵＳＨ操作４６６
は、完了にＣＬＫ２の４サイクルを要する。メモリ制御
器６２がメモリ５８スタックの位置を（指標）指してい
るので、ＰＵＳＨ操作４６６は、命令の回復時にＣＬＫ
２の７サイクルのＲＥＡＤＰＡＧＥＭＩＳＳ４６８
を発生する。ＰＵＳＨ操作４６０と同様に、ＰＵＳＨ操
作４６６は、データが実際スタックにプッシュされた時
に、ＣＬＫ２の４サイクルのＷＲＩＴＥＭＩＳＳＰＥ
ＮＡＬＴＹ４７０を発生する。これの代わりに、当業者
にとっては、ソースバッファＢｓのアドレス及び実行さ
れるべき転送数（ＢＵＦＦＳＩＺＥ／４）が８０３８
６マイクロプロセッサの他の汎用レジスタに記憶されて
もよいことが理解される。

【００３４】ブロック４７２〜４８４はＲＥＰＬＯＤ
ＳＤ命令に対応する（表２、０８行参照）。ＲＥＰＬ
ＯＤＳＤ命令は、マイクロプロセッサ２０に、特定され
たアドレスからの４バイトキャラクタ列（ストリング）
をレジスタにロードさせ、そのアドレスを４バイト分イ
ンクリメントさせ、これらの操作をｎ回連続させる。但
し、ｎはＣＸレジスタに記憶された値であり（表２、０
３行）、この場合、ＢＵＦＦＳＩＺＥ／４回である。
バッファコピー操作の通常方法における現在のコンピュ
ータに関して、データ転送は４バイト即ち３２ビット同
時に実行される。設定操作４７２は、ＬＯＤＳＤストリ
ング命令を実行するために準備されるマイクロプロセッ
サ２０で必要とする時間を表す固定ブロックで、ＣＬＫ
２の１０サイクルを要する。ＲＥＡＤＰＡＧＥＭＩ
ＳＳ４７４ペナルティは、メモリ制御器６２がメモリ
５８のスタック位置を指したときにＲＥＰＬＯＤＳＤ
命令の読出すときに発生する。第１のＲＥＡＤ操作４７
６は、マイクロプロセッサ２０に、ソースバッファＢｓ
の第１の４バイトを読出させ、ＣＬＫ２の６サイクルを
要する。このＲＥＡＤ操作４７６は、第１の４バイトを
マイクロプロセッサ２０のレジスタにロードする。メモ
リ制御器６２が命令を記憶しているメモリ５８のアドレ
スを現在指しているので、読出操作４７６は、ＣＬＫ２
の７サイクルのＲＥＡＤＰＡＧＥＭＩＳＳ４８０ペ
ナルティを発生する。読出操作４７６が形成されると、
キャッシュ制御器２４は、どの追加の処理時間を発生さ
せないで、同時にその４バイトをキャッシュメモリ２８
にロードする。その後、マイクロプロセッサ２０は、段
階４８２及び４８４を、合計（ＢＵＦＦＳＩＺＥ／
４）回実行させる。ＲＥＡＤ操作４８２は、ソースバッ
ファＢｓから次の４バイトを読出し、それを、レジスタ
の内容を有効に重ね書きしながら、マイクロプロセッサ
２０のレジスタにロードする。メモリ制御器６２が既に
ソースバッファＢｓが配置されたページを指しているの
で、ＲＥＡＤ操作４８２は、ＣＬＫ２の２サイクルのＲ
ＥＡＤＰＡＧＥＨＩＴ４８４を発生する。マイクロ
プロセッサ２０は、ソースバッファＢｓの次の４バイト
を読出し、レジスタの内容を重ね書きを続けて、ソース
バッファＢｓの全内容をキャッシュメモリ２８に有効に
ロードする。

【００３５】ＰＯＰ操作４８６は、表２、０７行にリス
トされた命令に対応する。ＰＯＰ操作４８６は、実行時
にＣＬＫ２の１６サイクルを要し、ソースバッファＢｓ
が配置されたメモリ５８のページをメモリ制御器６２が
指している時に、ＣＬＫ２の７サイクルのＲＥＡＤＰ
ＡＧＥＭＩＳＳ４８８を発生する。勿論、ＰＯＰ操作
４８６は、操作を形成しなければならない回数を記憶し
た時にＣＬＫ２の７サイクルのＲＥＡＤＰＡＧＥＭ
ＩＳＳ４９０を発生する。第２のＰＯＰ操作４９２も、
ＣＬＫ２の１６サイクルを要し、ソースバッファＢｓの
位置を再記憶される。メモリ制御器６２が現在スタック
が配置されたメモリ５８のページを指しているので、Ｃ
ＬＫ２の７サイクルのＲＥＡＤＰＡＧＥＭＩＳＳ４
９４ペナルティは、命令が記憶されたメモリ５８のペー
ジをメモリ制御器６２が指していなければならないの
で、ＰＯＰ操作４８２によって発生する。ＰＯＰ操作４
８６と同様に、ＰＯＰ操作４９２は、スタックからのデ
ータの読出しにＣＬＫ２の７サイクルのＲＥＡＤＰＡ
ＧＥＭＩＳＳ４９６を発生する。前述のように、ソー
スバッファＢｓのアドレス及び実行されるべき転送数
は、汎用レジスタに記憶でき、同様な方法で回復でき
る。

【００３６】表２、１１行に表れるＲＥＰＭＯＶＳＤ
命令は、ブロック４９８〜５１２に示される。マイクロ
プロセッサ２０はループストリング操作を形成するため
に設定しなければならない。ムーブストリング設定及び
他のオーバヘッド４９８は実行時にＣＬＫ２の１６サイ
クルを要する。メモリ制御器６２がスタックが配置され
たメモリページに指向させるので、ムーブストリング設
定はＣＬＫ２の７サイクルのＲＥＡＤＰＡＧＥＭＩ
ＳＳ５００を発生する。その後、マイクロプロセッサ２
０は、ソースバッファＢｓの第１の４バイトを読出し、
目標バッファＢｔに書込むように命令する。読出操作５
０２は第１の４バイトの読出しに対応する。しかし、キ
ャッシュ制御器２４は、所望のメモリ５８のアドレスが
キャッシュメモリ２８にあることを認識する。それ故、
ＲＥＡＤ操作５０２がキャッシュメモリ２８から実行さ
れると、メモリ制御器６２は、ソースバッファＢｓが配
置されたメモリ５８のページを指向しない。このＲＥＡ
Ｄ操作５０２は、ＣＬＫ２の４サイクルを要し、キャッ
シュメモリ２８から直接実行される。従って、読出ペナ
ルティがキャッシュメモリ２８からの読出と関連しな
い。その後、マイクロプロセッサ２０は、ＷＲＩＴＥ操
作５０４を形成し、キャッシュメモリ２８から目標バッ
ファＢｔにソースバッファの第１の４バイトを書込む。
このＷＲＩＴＥ操作５０４は、ＣＬＫ２の４サイクルを
要し、メモリ制御器６２が目標バッファＢｔが配置され
たページに指向させなければならない時に、ＣＬＫ２の
４サイクルのＷＲＩＴＥＰＡＧＥＭＩＳＳ５０６を
発生する。その後、マイクロプロセッサ２０は、ソース
バッファＢｓの全内容がキャッシュメモリ２８から目標
バッファＢｔに書込まれるまで、段階５１０〜５１２を
形成する。読出操作５１０はＣＬＫ２の４サイクルを必
要とし、キャッシュメモリ２８からの直接読出を示す。
また、書込操作５１２は実行時にＣＬＫ２の４サイクル
を必要とし、目標バッファＢｔが配置されたメモリ５８
ページにメモリ制御器６２が既に指しているので、ペー
ジ書込ペナルティが生じない。従って、マイクロプロセ
ッサ２０はいかなるウェイトステートペナルティも起こ
さないで段階５１０及び５１２を実行し続ける。段階５
１０及び５１２はソースバッファＢｓの全ての内容が目
標バッファＢｔに書込まれるまで、全部でＢＵＦＦ−Ｓ
ＩＺＥ／４−１回繰返される。これはソースバッファＢ
ｓから目標バッファＢｔにデータの移動を終える。

【００３７】通常はバッファコピー操作を実行するため
に使用される多くのコマンドが本発明に使用されること
は、表１及び表２並びに図４及び図５から容易に理解さ
れるであろう。さらに、本発明がバッファコピー操作を
実行するために追加の工程を必要とすることは明白であ
る。通常の操作方法のための共通操作４００〜４１０及
び本発明の方法の操作４４０〜４５０を除外した後、通
常の方法及び本発明の方法によりバッファコピー操作を
実行するに必要な時間差を決定してもよい。

【００３８】通常の方法によるバッファコピー操作の実
行時に必要な合計時間Ｔ１は、次の式１により示され
る。式１：Ｔ１＝１８＋１９ｎ／４但し、ｎは転送されるバイトの数である。

【００３９】本発明の方法によるバッファコピー操作の
実行時に必要な時間Ｔ２は、共通操作を除外して、次の
式２により示される。式２：Ｔ２＝１５０＋１６（ｎ／４−１）但し、ｎは転送されるバイトの数である。

【００４０】時間Ｔ１と時間Ｔ２とが等しくなる場合の
ｎの値、即ちバッファコピー操作にとって本発明の方法
が従来方法より有利となるブレイクイーブン点は、式２
と等しく式１をセットすることにより決定される。式３：１８＋１９ｎ／４＝１５０＋１６（ｎ／４−
１）１８＋１９ｎ／４＝１３４＋１６ｎ／４３ｎ／４＝１１６ｎ＝１５４．６７

【００４１】従って、本発明の方法は、ソースバッファ
Ｂｓから目標バッファＢｔにコピーされなければならな
いバイト数が少なくとも１５５バイトならば有利であ
る。大部分のバッファコピー転送が５１２バイト又はそ
れ以上で起こるので、本発明の方法は全てのバッファコ
ピー操作に有利であることが予想される。上述のブレイ
クイーブン点は、本発明の方法を説明するために使用さ
れたコンピュータシステムのみに適用し、特定の命令時
間、入手可能な命令、書込及び読出ページヒット並びに
ミス時間に基づくものであることに注目すべきである
が、ブレイクイーブン点が種々の他のコンピュータシス
テムにも存在することが明白である。例えば、段階０２
のＭＯＶＤＩ、ＯＦＦＳＥＴ、ＤＥＳＴＢＵＦＦ命令
がＭＯＶＤＩ、ＳＩ命令に置換され、表２、０８行の
ＲＥＰＬＯＤＳＤ命令がソースバッファに対するソー
スバッファのＲＥＰＭＯＶＳＤに置換され、ＭＯＶ
ＤＩ、ＯＦＦＳＥＴ、ＤＥＳＴＢＵＦＦ命令が０８〜０
９行間に加えられたならば、前述のコンピュータシステ
ムに使用されるブレイクイーブン点（回数）は５９６で
ある。式４：Ｎ＝（２００＋３２Ｂ＋１２−４Ａ−４Ｃ）／（Ｂ＋Ｄ−Ａ−Ｃ−６）

【００４２】ブレイクイーブン回数は、異なるページＨ
ＩＴ／ＭＩＳＳＲＥＡＤ及びＷＲＩＴＥペナルティを
有する８０３８６コンピュータシステムに対する一般用
語で表現されてもよい。式４において、ＡはＰＡＧＥ
ＨＩＴＲＥＡＤペナルティを示し、ＢはＰＡＧＥＭ
ＩＳＳＲＥＡＤペナルティを示し、ＣはＰＡＧＥＨＩ
ＴＷＲＩＴＥペナルティを示し、ＤはＰＡＧＥＭＩ
ＳＳＷＲＩＴＥペナルティを示し、全てのペナルティ
はＣＬＫ２のカウントてある。上述の例示のコンピュー
タシステムはＰＡＧＥＨＩＴＷＲＩＴＥが起こった
時に、０ウエィトステートを生じる。しかし、一般的に
はＰＡＧＥＨＩＴＷＲＩＴＥが考慮されなければな
らない。従って、ＰＡＧＥＨＩＴＷＲＩＴＥブロッ
クは、図５に示すＷＲＩＴＥ操作５１２に追従する。

【００４３】

【発明の効果】以上述べたように、本発明による方法
は、キャッシュメモリ及びページメモリモードのアーキ
テクチャを備えたパーソナルコンピュータシステムにお
いて、主メモリ５８内の第１バッファの内容をマイクロ
プロセッサ２０のレジスタに読出し、同時にキャッシュ
メモリ２８に書込む。その後、第１バッファを再度読出
し、キャッシュメモリ２８から得られる実際のデータ値
を伴って主メモリ５８内の第２バッファに書込んでいる
ので、各データ値毎に第１バッファメモリアドレスから
第２バッファメモリアドレスへのメモリページの変更に
関連する過剰のウェイトステートを回避できて、バッフ
ァコピーを従来より高速に実行させることができる。即
ち、ソースバッファＢｓから目標バッファＢｔへの転送
数が１５５バイトを越えた場合に、転送時間が従来のそ
れより短くなる利点が得られる。

【図面の簡単な説明】

【図１】本発明による、キャッシュメモリ及びディスク
サブシステムを持つコンピュータシステムの部分の概略
ブロック図である。

【図２】本発明によるコンピュータシステムの他部分の
概略ブロック図である。

【図３】本発明によるコンピュータシステムの残りの部
分の概略ブロック図である。

【図４】現在のバッファコピー方法と比較する本発明の
操作を示した命令タイミング図である。

【図５】現在のバッファコピー方法と比較する本発明の
操作を示した命令タイミング図である。

【符号の説明】

２０マイクロプロセッサ２４キャッシュ制御器２８キャッシュメモリ５８主メモリ

Claims

【特許請求の範囲】

【請求項１】複数のレジスタを有するマイクロプロセッ
サと、ページモードのメモリデバイスを用いた主メモリ
と、メモリ制御器と、高速キャッシュメモリと、キャッ
シュ制御器とを持つコンピュータシステムにおいて、前
記キャッシュメモリの容量より少ない容量を持つ、前記
主メモリ内の第１バッファから前記主メモリ内の第２バ
ッファに情報をコピーする改良方法は、前記第１バッファの内容をｎバイト同時に読出し、但し
ｎがワード幅であり、その内容を、前記ページモードの
メモリデバイスのページミスにならない位置に書込み、
従って、前記ページモードのメモリデバイスの一連のペ
ージヒットとして読出動作を形成し、同時に前記第１バ
ッファの内容を前記キャッシュメモリに書込み、ｎバイト同時にキャッシュメモリから前記第１バッファ
の内容を読出し、その内容を前記第２バッファに書込ん
で、前記ページメモリデバイスの一連のページヒットと
して書込操作を形成することを特徴とする高速バッファ
コピー方法。
【請求項２】前記ページミス書込にならない位置への書
込操作は、マイクロプロセッサ内のレジスタへの書込み
を含む請求項１に記載の方法。
【請求項３】前記第１バッファの内容の読出前に、前記
第１バッファのメモリ位置をセーブし、前記主メモリに
形成されるべき読出操作の数をセーブする段階を備えた
請求項２に記載の方法。
【請求項４】前記第１バッファの内容を読出し、その内
容を前記マイクロプロセッサのレジスタ及び前記キャッ
シュメモリに書込む段階は、現在の第１バッファのアドレスからのｎバイトを前記マ
イクロプロセッサのレジスタに読出し、前記レジスタの
前内容に重ね書込み、前記現在の第１バッファのアドレ
スに示す位置で前記ｎバイトを前記キャッシュメモリに
書込み、要求された数の読出操作が形成されたかどうかを決定す
るために検査し、前記現在の第１バッファのアドレスをｎバイト分インク
リメントし、要求された数の読出操作が完了していなか
った時に、形成されるべき読出操作の数をデクリメント
し、これらの読出し、重ね書込み、書込み、検査、イン
クリメント及びデクリメント操作の形成を、要求された
数の読出操作が完了するまで、続行することを備えた請
求項２に記載の方法。
【請求項５】前記第１バッファの内容の読出前に、前記
第１バッファのメモリ位置をセーブし、前記主メモリに
形成されるべき読出操作の数をセーブする段階を備えた
請求項１に記載の方法。
【請求項６】前記キャッシュメモリから前記第１バッフ
ァの内容を読出し、その内容を前記第２バッファに書込
む段階は、現在の第１バッファのアドレスに対応するキャッシュメ
モリアドレスからのｎバイトを読出し、現在の第２バッ
ファのアドレスに前記ｎバイトを書込み、要求された数の読出操作が形成されたかどうかを決定す
るために検査し、前記現在の第１バッファのアドレス及び前記現在の第２
バッファのアドレスをｎバイト分インクリメントし、要
求された数の読出操作が完了していなかった時に、形成
されるべき読出操作の数をデクリメントし、これらの読
出し、書込み、検査、インクリメント及びデクリメント
操作の形成を、前記第１バッファの全内容が前記キャッ
シュメモリから前記第２バッファに書込まれるまで、続
行させることを備えた請求項５に記載の方法。
【請求項７】前記キャッシュメモリから前記第１バッフ
ァの内容を読出す前、その内容を前記キャッシュメモリ
に書込後形成される段階は、前記第１バッファのセーブされたメモリ位置を回復し、前記主メモリから形成されるべき読出操作のセーブされ
た数を回復する段階を備えた請求項５に記載の方法。
【請求項８】ページミス読出しにならない位置への書込
み操作は、ソースバッファへの書戻しを含む請求項１に
記載の方法。