JPH08263371A - キャッシュにおいてコピーバック・アドレスを生成する装置および方法 - Google Patents
キャッシュにおいてコピーバック・アドレスを生成する装置および方法Info
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- JPH08263371A JPH08263371A JP8018724A JP1872496A JPH08263371A JP H08263371 A JPH08263371 A JP H08263371A JP 8018724 A JP8018724 A JP 8018724A JP 1872496 A JP1872496 A JP 1872496A JP H08263371 A JPH08263371 A JP H08263371A
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Abstract
(57)【要約】 （修正有）
【課題】 処理ユニット内のデータ・キャッシュ・ユニ
ット内での書込みのアドレス・フェーズ中に次読取りア
ドレスを提供する。 【解決手段】 この処理ユニットには、アドレス・バス
に結合されるデータ・キャッシュ・ユニットと、データ
・バスに結合される命令キャッシュ・ユニットが含まれ
る。この２つのバスは、さらに、マイクロプロセッサか
ら分離されたシステム・メモリ・コントローラに接続さ
れる。このプロトコルでは、事前取出しされたアドレス
が現データ・トランザクションのうちにロードされて、
次ラインフィル・アドレスを生成する。ラインフィル・
アドレスは、キャッシュ読取りミスが発生したかどうか
を判定する際に生成され、ミスが発生した場合、修正さ
れたキャッシュ・ラインが主記憶システムにコピーさ
れ、その後、ミスしたキャッシュ読取りラインが、シス
テム・メモリ・コントローラから内部キャッシュにロー
ドされる。
ット内での書込みのアドレス・フェーズ中に次読取りア
ドレスを提供する。 【解決手段】 この処理ユニットには、アドレス・バス
に結合されるデータ・キャッシュ・ユニットと、データ
・バスに結合される命令キャッシュ・ユニットが含まれ
る。この２つのバスは、さらに、マイクロプロセッサか
ら分離されたシステム・メモリ・コントローラに接続さ
れる。このプロトコルでは、事前取出しされたアドレス
が現データ・トランザクションのうちにロードされて、
次ラインフィル・アドレスを生成する。ラインフィル・
アドレスは、キャッシュ読取りミスが発生したかどうか
を判定する際に生成され、ミスが発生した場合、修正さ
れたキャッシュ・ラインが主記憶システムにコピーさ
れ、その後、ミスしたキャッシュ読取りラインが、シス
テム・メモリ・コントローラから内部キャッシュにロー
ドされる。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的にはデータ
記憶システムに関し、具体的には、プロセッサ・ユニッ
ト内部にキャッシュ・ユニットを有する記憶システムに
関する。さらに具体的に言うと、本発明は、書込みトラ
ンザクション中に次の読取りトランザクション・アドレ
スを提供する、処理システム内のメモリ管理システムに
関する。
記憶システムに関し、具体的には、プロセッサ・ユニッ
ト内部にキャッシュ・ユニットを有する記憶システムに
関する。さらに具体的に言うと、本発明は、書込みトラ
ンザクション中に次の読取りトランザクション・アドレ
スを提供する、処理システム内のメモリ管理システムに
関する。
【０００２】
【従来の技術】現在の多くのコンピュータ・システムに
は、コンピュータ・システムの衝突する必要を満たそう
とする複数のレベルの記憶装置が含まれる。たとえば、
コンピュータ・システムは、超高速で動作するように設
計され、記憶装置は、そのコンピュータ・システム内で
使用される処理ユニットと同一の速度で動作する必要が
ある。困ったことに、高速な記憶要素のコストは、マイ
クロプロセッサ自体のコストに達しており、したがっ
て、入手可能な最高速の記憶装置を使用すると、システ
ム全体のコストが高くなる。妥協策の１つが、特定の応
用分野のために低速だがより安価な記憶装置を使用する
ことである。このような応用分野の１つが、プロセッサ
・ユニットが情報の使用を必要とする前にその情報を一
時的に保持するためのダイナミックＲＡＭメモリの使用
である。もう１つの代替案が、高速だが少量で高価な、
処理ユニットと同一の速度で動作するキャッシュ・ユニ
ットの使用である。このキャッシュ・ユニットは、より
大量の短期間メモリと比較して少量なので、コンピュー
タ・システムの全体コストに関して、これを追加するこ
とは高価ではない。最後に、通常は、他のタイプの記憶
装置と比較して相対的に安価な、ハード・ディスク駆動
装置などの非常に大量の長期間記憶ユニットが供給され
る。
は、コンピュータ・システムの衝突する必要を満たそう
とする複数のレベルの記憶装置が含まれる。たとえば、
コンピュータ・システムは、超高速で動作するように設
計され、記憶装置は、そのコンピュータ・システム内で
使用される処理ユニットと同一の速度で動作する必要が
ある。困ったことに、高速な記憶要素のコストは、マイ
クロプロセッサ自体のコストに達しており、したがっ
て、入手可能な最高速の記憶装置を使用すると、システ
ム全体のコストが高くなる。妥協策の１つが、特定の応
用分野のために低速だがより安価な記憶装置を使用する
ことである。このような応用分野の１つが、プロセッサ
・ユニットが情報の使用を必要とする前にその情報を一
時的に保持するためのダイナミックＲＡＭメモリの使用
である。もう１つの代替案が、高速だが少量で高価な、
処理ユニットと同一の速度で動作するキャッシュ・ユニ
ットの使用である。このキャッシュ・ユニットは、より
大量の短期間メモリと比較して少量なので、コンピュー
タ・システムの全体コストに関して、これを追加するこ
とは高価ではない。最後に、通常は、他のタイプの記憶
装置と比較して相対的に安価な、ハード・ディスク駆動
装置などの非常に大量の長期間記憶ユニットが供給され
る。
【０００３】残念ながら、異なるタイプの記憶装置と異
なる種類の記憶位置を有すると、処理ユニットまたは、
周辺装置などのコンピュータ・システムに接続された他
の資源に必要もしくはこれらによって処理される最新の
正確なデータをメモリ・コントローラが維持するという
管理問題が生じる。したがって、処理システムは、使用
されるさまざまなタイプの記憶ユニットの間でメモリの
一貫性を維持しなければならない。
なる種類の記憶位置を有すると、処理ユニットまたは、
周辺装置などのコンピュータ・システムに接続された他
の資源に必要もしくはこれらによって処理される最新の
正確なデータをメモリ・コントローラが維持するという
管理問題が生じる。したがって、処理システムは、使用
されるさまざまなタイプの記憶ユニットの間でメモリの
一貫性を維持しなければならない。
【０００４】一貫性のあるメモリ・システムの主目的
は、そのシステムを使用するすべての装置にメモリの同
一のイメージを提供することである。一貫性があると、
共用される資源の同期と共同使用が可能になるが、そう
でないと、一部に古い値が含まれる、記憶位置の複数の
コピーがシステム内に存在し、その古い値が使用される
時にエラーが生じる可能性がある。システム内の潜在的
なバス・マスタのそれぞれが、そのキャッシュの状態を
維持するための規則に従わなければならない。
は、そのシステムを使用するすべての装置にメモリの同
一のイメージを提供することである。一貫性があると、
共用される資源の同期と共同使用が可能になるが、そう
でないと、一部に古い値が含まれる、記憶位置の複数の
コピーがシステム内に存在し、その古い値が使用される
時にエラーが生じる可能性がある。システム内の潜在的
なバス・マスタのそれぞれが、そのキャッシュの状態を
維持するための規則に従わなければならない。
【０００５】キャッシュ一貫性プロトコルの一種が、共
用状態を省略する標準ＭＥＳＩ４状態プロトコルの一貫
性のあるサブセットである。データを共用できないの
で、プロセッサは、キャッシュ・ブロック・フィルのす
べてを、それが書込みミス（read-with-intent-to-modi
fy、修正目的の読取り）であるかのように信号を送り、
これによって、プロセッサ外部のすべてのキャッシュの
対応するデータのコピーが、プロセッサのキャッシュ・
ブロック・フィル動作の前にフラッシュされる。
用状態を省略する標準ＭＥＳＩ４状態プロトコルの一貫
性のあるサブセットである。データを共用できないの
で、プロセッサは、キャッシュ・ブロック・フィルのす
べてを、それが書込みミス（read-with-intent-to-modi
fy、修正目的の読取り）であるかのように信号を送り、
これによって、プロセッサ外部のすべてのキャッシュの
対応するデータのコピーが、プロセッサのキャッシュ・
ブロック・フィル動作の前にフラッシュされる。
【０００６】一貫性を維持するために、内部読取りトラ
ンザクション・ミスの際には、内部キャッシュに対して
メモリ・システム読取り動作を実行する。ミスが発生し
たならば、あるメモリ・システムから内部キャッシュに
データをロードしなければならない。読取りトランザク
ションの後に、次のトランザクションのためにアドレス
・バッファにロードしなければならない。読取りロード
とその後の次トランザクション・アドレスの発見という
事象の分離が、システム性能を低下させる。
ンザクション・ミスの際には、内部キャッシュに対して
メモリ・システム読取り動作を実行する。ミスが発生し
たならば、あるメモリ・システムから内部キャッシュに
データをロードしなければならない。読取りトランザク
ションの後に、次のトランザクションのためにアドレス
・バッファにロードしなければならない。読取りロード
とその後の次トランザクション・アドレスの発見という
事象の分離が、システム性能を低下させる。
【０００７】したがって、マイクロプロセッシング・ユ
ニット内の内部キャッシュへのシステム・メモリ読取り
トランザクション中に同時に次読取りトランザクション
・アドレス・バッファにロードできる、キャッシュ・メ
モリ・システム内のデータを管理する方法が必要であ
る。
ニット内の内部キャッシュへのシステム・メモリ読取り
トランザクション中に同時に次読取りトランザクション
・アドレス・バッファにロードできる、キャッシュ・メ
モリ・システム内のデータを管理する方法が必要であ
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は、改良
されたデータ記憶システムを提供することである。
されたデータ記憶システムを提供することである。
【０００９】本発明のもう１つの目的は、処理ユニット
内部のキャッシュ・ユニットを有する改良されたデータ
記憶システムを提供することである。
内部のキャッシュ・ユニットを有する改良されたデータ
記憶システムを提供することである。
【００１０】本発明のもう１つの目的は、書込みトラン
ザクション中に次読取りトランザクション・アドレスを
提供する、処理システム内の改良されたメモリ管理シス
テムを提供することである。
ザクション中に次読取りトランザクション・アドレスを
提供する、処理システム内の改良されたメモリ管理シス
テムを提供することである。
【００１１】
【課題を解決するための手段】前述の目的は、下記に従
って達成される。本発明によれば、処理ユニット内のデ
ータ・キャッシュ内での書込みトランザクションのアド
レス・フェーズ中に次読取りアドレスを提供するための
プロトコルおよびシステムが提供される。この処理ユニ
ットには、アドレス・バスに結合されるデータ・キャッ
シュ・ユニットと、データ・バスに結合される命令キャ
ッシュ・ユニットが含まれる。この２つのバスは、さら
に、マイクロプロセッサから分離されたシステム・メモ
リ・コントローラに接続される。このプロトコルおよび
システムは、現書込みトランザクション中に次読取りア
ドレスと次トランザクションを提供する。このプロトコ
ルでは、事前取出しされたアドレスが現データ・トラン
ザクションのうちにロードされ、現データ・トランザク
ションに連結される事前取出しされたアドレスを使用し
て、次ラインフィル・アドレスを生成する。事前取出し
されたアドレスは、次ラインフィル・アドレスの生成に
使用される。ラインフィル・アドレスは、キャッシュ読
取りミスが発生したかどうかを判定する際に生成され、
ミスが発生した場合、修正されたキャッシュ・ラインが
主記憶システムにコピーされ、その後、ミスしたキャッ
シュ読取りラインが、システム・メモリ・コントローラ
から内部キャッシュにロードされる。
って達成される。本発明によれば、処理ユニット内のデ
ータ・キャッシュ内での書込みトランザクションのアド
レス・フェーズ中に次読取りアドレスを提供するための
プロトコルおよびシステムが提供される。この処理ユニ
ットには、アドレス・バスに結合されるデータ・キャッ
シュ・ユニットと、データ・バスに結合される命令キャ
ッシュ・ユニットが含まれる。この２つのバスは、さら
に、マイクロプロセッサから分離されたシステム・メモ
リ・コントローラに接続される。このプロトコルおよび
システムは、現書込みトランザクション中に次読取りア
ドレスと次トランザクションを提供する。このプロトコ
ルでは、事前取出しされたアドレスが現データ・トラン
ザクションのうちにロードされ、現データ・トランザク
ションに連結される事前取出しされたアドレスを使用し
て、次ラインフィル・アドレスを生成する。事前取出し
されたアドレスは、次ラインフィル・アドレスの生成に
使用される。ラインフィル・アドレスは、キャッシュ読
取りミスが発生したかどうかを判定する際に生成され、
ミスが発生した場合、修正されたキャッシュ・ラインが
主記憶システムにコピーされ、その後、ミスしたキャッ
シュ読取りラインが、システム・メモリ・コントローラ
から内部キャッシュにロードされる。
【００１２】本発明の上記ならびに追加の目的、特徴お
よび長所は、以下の詳細な説明で明らかになる。
よび長所は、以下の詳細な説明で明らかになる。
【００１３】
【発明の実施の形態】図１は、本発明を実施することが
できる代表的なマイクロプロセッサ１０のブロック図で
ある。マイクロプロセッサ１０は、たとえばＰｏｗｅｒ
ＰＣ ＲＩＳＣプロセッサの系列から選択することがで
きる。この特定のマイクロプロセッサ１０は、３２ビッ
ト・アーキテクチャを実施し、３２ビット有効アドレス
と、３２ビットおよび６４ビットの浮動小数点データ型
を提供する。重要な事に、このプロセッサは、１クロッ
クごとに３命令までを発行、撤収することができ、これ
らの命令は、性能向上のため非整順に実行することがで
きるが、完了時には一貫性のある規則正しい動作のため
に逐次式に現れる。
できる代表的なマイクロプロセッサ１０のブロック図で
ある。マイクロプロセッサ１０は、たとえばＰｏｗｅｒ
ＰＣ ＲＩＳＣプロセッサの系列から選択することがで
きる。この特定のマイクロプロセッサ１０は、３２ビッ
ト・アーキテクチャを実施し、３２ビット有効アドレス
と、３２ビットおよび６４ビットの浮動小数点データ型
を提供する。重要な事に、このプロセッサは、１クロッ
クごとに３命令までを発行、撤収することができ、これ
らの命令は、性能向上のため非整順に実行することがで
きるが、完了時には一貫性のある規則正しい動作のため
に逐次式に現れる。
【００１４】マイクロプロセッサ１０には、５つの実行
ユニットすなわち、整数ユニット（ＩＵ）１２、浮動小
数点ユニット（ＦＰＲ）１４、分岐処理ユニット（ＢＰ
Ｕ）１６、ロード／ストア・ユニット（ＬＳＵ）１８お
よびシステム・レジスタ・ユニット（ＳＲＵ）２０も含
まれる。マイクロプロセッサ１０には、一方は命令キャ
ッシュ２２、他方はデータ・キャッシュ２４である２つ
の物理的にアドレッシングされるキャッシュも含まれ
る。どちらのキャッシュも、２ウェイ・セット・アソシ
アティブ・キャッシュである。さらに、２つのメモリ管
理ユニット（ＭＭＵ）が含まれ、これらは、命令ＭＭＵ
２６とデータＭＭＵ２８からなる。どちらのＭＭＵに
も、６４項目の２ウェイ・セット・アソシアティブの変
換ルック・アサイド・バッファ（それぞれ、データ変換
ルック・アサイド・バッファ（ＤＴＬＢ）３０および命
令変換ルック・アサイド・バッファ（ＩＴＬＢ）３２と
称する）が含まれ、これらは、デマンド・ページング式
の仮想記憶アドレス変換と可変サイズ・ブロック変換の
サポートを提供する。マイクロプロセッサ１０は、それ
ぞれ４項目の２つの独立のブロック・アドレス変換アレ
イ（命令ブロック・アドレス変換（ＩＢＡＴ）アレイ３
４およびデータ・ブロック・アドレス変換（ＤＢＡＴ）
アレイ３６）の使用を介するブロック・アドレス変換も
サポートする。有効アドレスは、ブロック変換中にＩＢ
ＡＴアレイ３４およびＤＢＡＴアレイ３６の４項目のす
べてと同時に比較される。
ユニットすなわち、整数ユニット（ＩＵ）１２、浮動小
数点ユニット（ＦＰＲ）１４、分岐処理ユニット（ＢＰ
Ｕ）１６、ロード／ストア・ユニット（ＬＳＵ）１８お
よびシステム・レジスタ・ユニット（ＳＲＵ）２０も含
まれる。マイクロプロセッサ１０には、一方は命令キャ
ッシュ２２、他方はデータ・キャッシュ２４である２つ
の物理的にアドレッシングされるキャッシュも含まれ
る。どちらのキャッシュも、２ウェイ・セット・アソシ
アティブ・キャッシュである。さらに、２つのメモリ管
理ユニット（ＭＭＵ）が含まれ、これらは、命令ＭＭＵ
２６とデータＭＭＵ２８からなる。どちらのＭＭＵに
も、６４項目の２ウェイ・セット・アソシアティブの変
換ルック・アサイド・バッファ（それぞれ、データ変換
ルック・アサイド・バッファ（ＤＴＬＢ）３０および命
令変換ルック・アサイド・バッファ（ＩＴＬＢ）３２と
称する）が含まれ、これらは、デマンド・ページング式
の仮想記憶アドレス変換と可変サイズ・ブロック変換の
サポートを提供する。マイクロプロセッサ１０は、それ
ぞれ４項目の２つの独立のブロック・アドレス変換アレ
イ（命令ブロック・アドレス変換（ＩＢＡＴ）アレイ３
４およびデータ・ブロック・アドレス変換（ＤＢＡＴ）
アレイ３６）の使用を介するブロック・アドレス変換も
サポートする。有効アドレスは、ブロック変換中にＩＢ
ＡＴアレイ３４およびＤＢＡＴアレイ３６の４項目のす
べてと同時に比較される。
【００１５】マイクロプロセッサ１０には、選択可能な
多重化された３２ビット・アドレス／６４ビット・デー
タ・バス（以下、バスと呼称する）３８も含まれる。マ
イクロプロセッサ１０のインターフェース・プロトコル
によって、複数のマスタが、中央外部アービタを介して
システム資源を求めて競合できるようになる。バス３８
は、プロセッサ・バス・インターフェース４２に接続さ
れ、このプロセッサ・バス・インターフェース４２に
は、コピーバック・バッファ４４とタッチ・ロード・バ
ッファ４６が含まれる。プロセッサ・バス・インターフ
ェース４２は、さらに、命令キャッシュ２２、データ・
キャッシュ２４、タグ・ユニット４８およびタグ・ユニ
ット５０に接続され、タグ・ユニット４８はデータ・キ
ャッシュ２４に、タグ・ユニット５０は命令キャッシュ
２２に接続される。命令キャッシュ２２は、さらに、命
令ユニット５２に接続され、データ・キャッシュ２４
は、ＬＳＵ１８に接続される。さらに、命令キャッシュ
２２はそのタグ・ユニット５０を介して命令ＭＭＵ２６
に接続され、データ・キャッシュ２４はそのタグ・ユニ
ット４８を介してデータＭＭＵ２８に接続される。命令
の取出しと発行は、命令ユニット５２内で処理される。
キャッシュ・メモリ・アクセスまたは外部メモリ・アク
セスのアドレス変換は、データＭＭＵ２８および命令Ｍ
ＭＵ２６によって処理される。
多重化された３２ビット・アドレス／６４ビット・デー
タ・バス（以下、バスと呼称する）３８も含まれる。マ
イクロプロセッサ１０のインターフェース・プロトコル
によって、複数のマスタが、中央外部アービタを介して
システム資源を求めて競合できるようになる。バス３８
は、プロセッサ・バス・インターフェース４２に接続さ
れ、このプロセッサ・バス・インターフェース４２に
は、コピーバック・バッファ４４とタッチ・ロード・バ
ッファ４６が含まれる。プロセッサ・バス・インターフ
ェース４２は、さらに、命令キャッシュ２２、データ・
キャッシュ２４、タグ・ユニット４８およびタグ・ユニ
ット５０に接続され、タグ・ユニット４８はデータ・キ
ャッシュ２４に、タグ・ユニット５０は命令キャッシュ
２２に接続される。命令キャッシュ２２は、さらに、命
令ユニット５２に接続され、データ・キャッシュ２４
は、ＬＳＵ１８に接続される。さらに、命令キャッシュ
２２はそのタグ・ユニット５０を介して命令ＭＭＵ２６
に接続され、データ・キャッシュ２４はそのタグ・ユニ
ット４８を介してデータＭＭＵ２８に接続される。命令
の取出しと発行は、命令ユニット５２内で処理される。
キャッシュ・メモリ・アクセスまたは外部メモリ・アク
セスのアドレス変換は、データＭＭＵ２８および命令Ｍ
ＭＵ２６によって処理される。
【００１６】命令ユニット５２には、順次取出し機構５
４、命令待ち行列５６、ディスパッチ・ユニット５８お
よびＢＰＵ１６も含まれて、実行ユニットへの命令フロ
ーの中央制御をもたらす。命令ユニット５２は、順次取
出し機構５４およびＢＰＵ１６からの情報に基づいて、
次に取り出される命令のアドレスを判定する。
４、命令待ち行列５６、ディスパッチ・ユニット５８お
よびＢＰＵ１６も含まれて、実行ユニットへの命令フロ
ーの中央制御をもたらす。命令ユニット５２は、順次取
出し機構５４およびＢＰＵ１６からの情報に基づいて、
次に取り出される命令のアドレスを判定する。
【００１７】命令ユニット５２は、命令キャッシュ２２
から命令待ち行列５６へ命令を取り出す。ＢＰＵ１６
は、順次取出し機構５４から分岐命令を抽出し、未解決
の条件分岐に対して静的分岐予測を使用して、命令ユニ
ットが、条件分岐を評価している間に、予測されたター
ゲット命令ストリームから命令を取り出せるようにす
る。命令待ち行列５６は、複数の命令を保持するように
設計され、単一サイクル中に命令ユニット５２から複数
の命令をロードすることができる。順次取出し機構５４
は、命令待ち行列内の空間に収まる範囲でできる限り多
くの命令を継続的にロードする。ディスパッチ・ユニッ
ト５８は、ソース・レジスタとデスティネーション・レ
ジスタの依存性検査を実行し、ディスパッチ直列化を決
定し、必要に応じて後続命令のディスパッチを禁止す
る。
から命令待ち行列５６へ命令を取り出す。ＢＰＵ１６
は、順次取出し機構５４から分岐命令を抽出し、未解決
の条件分岐に対して静的分岐予測を使用して、命令ユニ
ットが、条件分岐を評価している間に、予測されたター
ゲット命令ストリームから命令を取り出せるようにす
る。命令待ち行列５６は、複数の命令を保持するように
設計され、単一サイクル中に命令ユニット５２から複数
の命令をロードすることができる。順次取出し機構５４
は、命令待ち行列内の空間に収まる範囲でできる限り多
くの命令を継続的にロードする。ディスパッチ・ユニッ
ト５８は、ソース・レジスタとデスティネーション・レ
ジスタの依存性検査を実行し、ディスパッチ直列化を決
定し、必要に応じて後続命令のディスパッチを禁止す
る。
【００１８】図１は、本発明を実施することができる代
表的なマイクロプロセッサ１０のブロック図である。マ
イクロプロセッサ１０は、たとえばＰｏｗｅｒＰＣ Ｒ
ＩＳＣプロセッサの系列から選択することができる。こ
の特定のマイクロプロセッサ１０は、３２ビット・アー
キテクチャを実施し、３２ビット有効アドレスと、３２
ビットおよび６４ビットの浮動小数点データ型を提供す
る。重要な事に、このプロセッサは、１クロックごとに
３命令までを発行、撤収することができ、これらの命令
は、性能向上のため非整順に実行することができるが、
完了時には一貫性のある規則正しい動作のために逐次式
に現れる。
表的なマイクロプロセッサ１０のブロック図である。マ
イクロプロセッサ１０は、たとえばＰｏｗｅｒＰＣ Ｒ
ＩＳＣプロセッサの系列から選択することができる。こ
の特定のマイクロプロセッサ１０は、３２ビット・アー
キテクチャを実施し、３２ビット有効アドレスと、３２
ビットおよび６４ビットの浮動小数点データ型を提供す
る。重要な事に、このプロセッサは、１クロックごとに
３命令までを発行、撤収することができ、これらの命令
は、性能向上のため非整順に実行することができるが、
完了時には一貫性のある規則正しい動作のために逐次式
に現れる。
【００１９】マイクロプロセッサ１０には、さらに、５
つの実行ユニットすなわち、整数ユニット（ＩＵ）１
２、浮動小数点ユニット（ＦＰＲ）１４、分岐処理ユニ
ット（ＢＰＵ）１６、ロード／ストア・ユニット（ＬＳ
Ｕ）１８およびシステム・レジスタ・ユニット（ＳＲ
Ｕ）２０が含まれる。マイクロプロセッサ１０には、さ
らに、一方は命令キャッシュ２２、他方はデータ・キャ
ッシュ２４である２つの物理的にアドレッシングされる
キャッシュが含まれる。どちらのキャッシュも、２ウェ
イ・セット・アソシアティブ・キャッシュである。さら
に、２つのメモリ管理ユニット（ＭＭＵ）が含まれ、こ
れらは、命令ＭＭＵ２６とデータＭＭＵ２８からなる。
どちらのＭＭＵにも、６４項目の２ウェイ・セット・ア
ソシアティブの変換ルック・アサイド・バッファ（それ
ぞれ、データ変換ルック・アサイド・バッファ（ＤＴＬ
Ｂ）３０および命令変換ルック・アサイド・バッファ
（ＩＴＬＢ）３２と称する）が含まれ、これらは、デマ
ンド・ページング式の仮想記憶アドレス変換と可変サイ
ズ・ブロック変換のサポートを提供する。マイクロプロ
セッサ１０は、それぞれ４項目の２つの独立のブロック
・アドレス変換アレイ（命令ブロック・アドレス変換
（ＩＢＡＴ）アレイ３４およびデータ・ブロック・アド
レス変換（ＤＢＡＴ）アレイ３６）の使用を介するブロ
ック・アドレス変換もサポートする。有効アドレスは、
ブロック変換中にＩＢＡＴアレイ３４およびＤＢＡＴア
レイ３６の４項目のすべてと同時に比較される。
つの実行ユニットすなわち、整数ユニット（ＩＵ）１
２、浮動小数点ユニット（ＦＰＲ）１４、分岐処理ユニ
ット（ＢＰＵ）１６、ロード／ストア・ユニット（ＬＳ
Ｕ）１８およびシステム・レジスタ・ユニット（ＳＲ
Ｕ）２０が含まれる。マイクロプロセッサ１０には、さ
らに、一方は命令キャッシュ２２、他方はデータ・キャ
ッシュ２４である２つの物理的にアドレッシングされる
キャッシュが含まれる。どちらのキャッシュも、２ウェ
イ・セット・アソシアティブ・キャッシュである。さら
に、２つのメモリ管理ユニット（ＭＭＵ）が含まれ、こ
れらは、命令ＭＭＵ２６とデータＭＭＵ２８からなる。
どちらのＭＭＵにも、６４項目の２ウェイ・セット・ア
ソシアティブの変換ルック・アサイド・バッファ（それ
ぞれ、データ変換ルック・アサイド・バッファ（ＤＴＬ
Ｂ）３０および命令変換ルック・アサイド・バッファ
（ＩＴＬＢ）３２と称する）が含まれ、これらは、デマ
ンド・ページング式の仮想記憶アドレス変換と可変サイ
ズ・ブロック変換のサポートを提供する。マイクロプロ
セッサ１０は、それぞれ４項目の２つの独立のブロック
・アドレス変換アレイ（命令ブロック・アドレス変換
（ＩＢＡＴ）アレイ３４およびデータ・ブロック・アド
レス変換（ＤＢＡＴ）アレイ３６）の使用を介するブロ
ック・アドレス変換もサポートする。有効アドレスは、
ブロック変換中にＩＢＡＴアレイ３４およびＤＢＡＴア
レイ３６の４項目のすべてと同時に比較される。
【００２０】マイクロプロセッサ１０には、多重化され
た３２ビット・アドレス／６４ビット・データ・バス
（以下、バスと呼称する）３８も含まれる。マイクロプ
ロセッサ１０のインターフェース・プロトコルによっ
て、複数のマスタが、中央外部アービタを介してシステ
ム資源を求めて競合できるようになる。バス３８は、プ
ロセッサ・バス・インターフェース４２に接続され、こ
のプロセッサ・バス・インターフェース４２には、コピ
ーバック・バッファ４４とタッチ・ロード・バッファ４
６が含まれる。プロセッサ・バス・インターフェース４
２は、さらに、命令キャッシュ２２、データ・キャッシ
ュ２４、タグ・ユニット４８およびタグ・ユニット５０
に接続され、タグ・ユニット４８はデータ・キャッシュ
２４に、タグ・ユニット５０は命令キャッシュ２２に接
続される。命令キャッシュ２２は、さらに、命令ユニッ
ト５２に接続され、データ・キャッシュ２４は、ＬＳＵ
１８に接続される。さらに、命令キャッシュ２２はその
タグ・ユニット５０を介して命令ＭＭＵ２６に接続さ
れ、データ・キャッシュ２４はそのタグ・ユニット４８
を介してデータＭＭＵ２８に接続される。命令の取出し
と発行は、命令ユニット５２内で処理される。キャッシ
ュ・メモリ・アクセスまたは外部メモリ・アクセスのア
ドレス変換は、データＭＭＵ２８および命令ＭＭＵ２６
によって処理される。
た３２ビット・アドレス／６４ビット・データ・バス
（以下、バスと呼称する）３８も含まれる。マイクロプ
ロセッサ１０のインターフェース・プロトコルによっ
て、複数のマスタが、中央外部アービタを介してシステ
ム資源を求めて競合できるようになる。バス３８は、プ
ロセッサ・バス・インターフェース４２に接続され、こ
のプロセッサ・バス・インターフェース４２には、コピ
ーバック・バッファ４４とタッチ・ロード・バッファ４
６が含まれる。プロセッサ・バス・インターフェース４
２は、さらに、命令キャッシュ２２、データ・キャッシ
ュ２４、タグ・ユニット４８およびタグ・ユニット５０
に接続され、タグ・ユニット４８はデータ・キャッシュ
２４に、タグ・ユニット５０は命令キャッシュ２２に接
続される。命令キャッシュ２２は、さらに、命令ユニッ
ト５２に接続され、データ・キャッシュ２４は、ＬＳＵ
１８に接続される。さらに、命令キャッシュ２２はその
タグ・ユニット５０を介して命令ＭＭＵ２６に接続さ
れ、データ・キャッシュ２４はそのタグ・ユニット４８
を介してデータＭＭＵ２８に接続される。命令の取出し
と発行は、命令ユニット５２内で処理される。キャッシ
ュ・メモリ・アクセスまたは外部メモリ・アクセスのア
ドレス変換は、データＭＭＵ２８および命令ＭＭＵ２６
によって処理される。
【００２１】命令ユニット５２には、さらに、順次取出
し機構５４、命令待ち行列５６、ディスパッチ・ユニッ
ト５８およびＢＰＵ１６が含まれて、実行ユニットへの
命令フローの中央制御をもたらす。命令ユニット５２
は、順次取出し機構５４およびＢＰＵ１６からの情報に
基づいて、次に取り出される命令のアドレスを判定す
る。
し機構５４、命令待ち行列５６、ディスパッチ・ユニッ
ト５８およびＢＰＵ１６が含まれて、実行ユニットへの
命令フローの中央制御をもたらす。命令ユニット５２
は、順次取出し機構５４およびＢＰＵ１６からの情報に
基づいて、次に取り出される命令のアドレスを判定す
る。
【００２２】命令ユニット５２は、命令キャッシュ２２
から命令待ち行列５６へ命令を取り出す。ＢＰＵ１６
は、順次取出し機構５４から分岐命令を抽出し、未解決
の条件分岐に対して静的分岐予測を使用して、命令ユニ
ットが、条件分岐を評価している間に、予測されたター
ゲット命令ストリームから命令を取り出せるようにす
る。命令待ち行列５６は、複数の命令を保持するように
設計され、単一サイクル中に命令ユニット５２から複数
の命令をロードすることができる。順次取出し機構５４
は、命令待ち行列内の空間に収まる範囲でできる限り多
くの命令を継続的にロードする。ディスパッチ・ユニッ
ト５８は、ソース・レジスタとデスティネーション・レ
ジスタの依存性検査を実行し、ディスパッチ直列化を決
定し、必要に応じて後続命令のディスパッチを禁止す
る。
から命令待ち行列５６へ命令を取り出す。ＢＰＵ１６
は、順次取出し機構５４から分岐命令を抽出し、未解決
の条件分岐に対して静的分岐予測を使用して、命令ユニ
ットが、条件分岐を評価している間に、予測されたター
ゲット命令ストリームから命令を取り出せるようにす
る。命令待ち行列５６は、複数の命令を保持するように
設計され、単一サイクル中に命令ユニット５２から複数
の命令をロードすることができる。順次取出し機構５４
は、命令待ち行列内の空間に収まる範囲でできる限り多
くの命令を継続的にロードする。ディスパッチ・ユニッ
ト５８は、ソース・レジスタとデスティネーション・レ
ジスタの依存性検査を実行し、ディスパッチ直列化を決
定し、必要に応じて後続命令のディスパッチを禁止す
る。
【００２３】ＢＰＵ１６は、順次取出し機構５４から分
岐命令を受け取り、条件分岐を早期に解決するために条
件分岐に対するＣＲルックアヘッド動作を実行して、多
くの場合に０サイクル分岐の効果を達成する。
岐命令を受け取り、条件分岐を早期に解決するために条
件分岐に対するＣＲルックアヘッド動作を実行して、多
くの場合に０サイクル分岐の効果を達成する。
【００２４】ＬＳＵ１８は、ロード命令とストア命令の
すべてを実行し、ＧＰＲファイル６０、ＦＰＲファイル
６２およびキャッシュ／メモリ・サブシステムの間のデ
ータ転送インターフェースを提供する。ＬＳＵ１８は、
文字列ロード／ストア命令および多重ワード・ロード／
ストア命令に関して、有効アドレスを計算し、データ位
置合わせを実行し、順序付けを提供する。ロード命令と
ストア命令は、プログラムの順で発行され、変換され
る。しかし、実際のメモリ・アクセスは、非整順で発生
する可能性がある。厳密な順序付けを実施するために、
同期化命令が設けられている。
すべてを実行し、ＧＰＲファイル６０、ＦＰＲファイル
６２およびキャッシュ／メモリ・サブシステムの間のデ
ータ転送インターフェースを提供する。ＬＳＵ１８は、
文字列ロード／ストア命令および多重ワード・ロード／
ストア命令に関して、有効アドレスを計算し、データ位
置合わせを実行し、順序付けを提供する。ロード命令と
ストア命令は、プログラムの順で発行され、変換され
る。しかし、実際のメモリ・アクセスは、非整順で発生
する可能性がある。厳密な順序付けを実施するために、
同期化命令が設けられている。
【００２５】データ依存性がない時のキャッシュ可能な
ロードは、１サイクルごとに１回の最大スループットと
２サイクルの総合待ち時間を有する投機的な方法で実行
される。キャッシュから取り除かれたデータは、完了ユ
ニット６８がその値をＧＰＲまたはＦＰＲにコミットす
るまで、リネーム・レジスタ６４および６６に保持され
る。ストアは、投機的に実行することができず、ストア
動作をメモリに対して完了しなければならないことを完
了ユニット６８が知らせるまで、ストア待ち行列に保持
される。実際のロード動作またはストア動作を実行する
のに必要な時間は、その動作にキャッシュ、システム・
メモリまたは入出力装置が含まれるかどうかに応じて変
動する。
ロードは、１サイクルごとに１回の最大スループットと
２サイクルの総合待ち時間を有する投機的な方法で実行
される。キャッシュから取り除かれたデータは、完了ユ
ニット６８がその値をＧＰＲまたはＦＰＲにコミットす
るまで、リネーム・レジスタ６４および６６に保持され
る。ストアは、投機的に実行することができず、ストア
動作をメモリに対して完了しなければならないことを完
了ユニット６８が知らせるまで、ストア待ち行列に保持
される。実際のロード動作またはストア動作を実行する
のに必要な時間は、その動作にキャッシュ、システム・
メモリまたは入出力装置が含まれるかどうかに応じて変
動する。
【００２６】命令ＭＭＵ２６およびデータＭＭＵ２８
は、命令またはデータに関して物理記憶と仮想記憶の両
方をサポートする。命令ＭＭＵ２６およびデータＭＭＵ
２８は、ブロック上の空間およびページ粒度に関するア
クセス特権も制御する。ＬＳＵ１８は、データのロード
およびストアの有効アドレスを計算し、キャッシュ・メ
モリとの間のデータ位置合わせを実行し、文字列ロード
／ストア命令および多重ワード・ロード／ストア命令の
順序付けを提供する。命令ユニット５２は、命令取出し
の有効アドレスを計算する。
は、命令またはデータに関して物理記憶と仮想記憶の両
方をサポートする。命令ＭＭＵ２６およびデータＭＭＵ
２８は、ブロック上の空間およびページ粒度に関するア
クセス特権も制御する。ＬＳＵ１８は、データのロード
およびストアの有効アドレスを計算し、キャッシュ・メ
モリとの間のデータ位置合わせを実行し、文字列ロード
／ストア命令および多重ワード・ロード／ストア命令の
順序付けを提供する。命令ユニット５２は、命令取出し
の有効アドレスを計算する。
【００２７】アドレスが生成された後に、有効アドレス
の上位ビットが、適当なＭＭＵによって物理アドレス・
ビットに変換される。それと同時に、アドレスの下位ビ
ットがキャッシュに送られ、ここで、下位ビットが２ウ
ェイ・セット・アソシアティブ・タグ・アレイへの索引
を形成する。アドレス変換の後に、ＭＭＵは、物理アド
レスの上位ビットをキャッシュに渡し、キャッシュ・ル
ックアップが完了する。
の上位ビットが、適当なＭＭＵによって物理アドレス・
ビットに変換される。それと同時に、アドレスの下位ビ
ットがキャッシュに送られ、ここで、下位ビットが２ウ
ェイ・セット・アソシアティブ・タグ・アレイへの索引
を形成する。アドレス変換の後に、ＭＭＵは、物理アド
レスの上位ビットをキャッシュに渡し、キャッシュ・ル
ックアップが完了する。
【００２８】命令キャッシュ２２およびデータ・キャッ
シュ２４のそれぞれは、長さ３２ビットのライン・サイ
ズを有し、それぞれ順次取出し機構５４またはＬＳＵ１
８への６４ビット・インターフェースを提供する。周囲
の論理機構またはタグ・ユニット４８および５０は、事
前に要求された情報を選択し、編成し、要求元のユニッ
トに転送する。キャッシュへの書込み動作は、１バイト
単位で実行でき、キャッシュへの完全なリード・モディ
ファイ・ライト（read-modify-write）動作は、各サイ
クルに発生することができる。ＬＳＵ１８と順次取出し
機構５４の両方が、取り出されるデータまたは命令のア
ドレスをデータ・キャッシュ２４または命令キャッシュ
２２に供給する。キャッシュ・ヒットの場合、キャッシ
ュは、要求元のユニットに２ワードを返す。
シュ２４のそれぞれは、長さ３２ビットのライン・サイ
ズを有し、それぞれ順次取出し機構５４またはＬＳＵ１
８への６４ビット・インターフェースを提供する。周囲
の論理機構またはタグ・ユニット４８および５０は、事
前に要求された情報を選択し、編成し、要求元のユニッ
トに転送する。キャッシュへの書込み動作は、１バイト
単位で実行でき、キャッシュへの完全なリード・モディ
ファイ・ライト（read-modify-write）動作は、各サイ
クルに発生することができる。ＬＳＵ１８と順次取出し
機構５４の両方が、取り出されるデータまたは命令のア
ドレスをデータ・キャッシュ２４または命令キャッシュ
２２に供給する。キャッシュ・ヒットの場合、キャッシ
ュは、要求元のユニットに２ワードを返す。
【００２９】データ・キャッシュのタグ・ユニット４８
は、単一ポートであり、ロードまたはストアのアクセス
とスヌープ・アクセスが同時に発生すると、資源競合が
発生する。スヌープ・アクセスは、最高の優先順位を有
し、スヌープ・アクセスがタグ書込みと同時に発生しな
い限り、タグ・ユニット４８への最初のアクセス権を与
えられる。同時に発生した場合には、スヌープは再試行
され、このスヌープは、キャッシュへのアクセス権に関
してもう一度アービトレーションされなければならな
い。スヌープ・アクセスのために延期されたロードまた
はストアは、スヌープの次のクロック・サイクルに実行
される。
は、単一ポートであり、ロードまたはストアのアクセス
とスヌープ・アクセスが同時に発生すると、資源競合が
発生する。スヌープ・アクセスは、最高の優先順位を有
し、スヌープ・アクセスがタグ書込みと同時に発生しな
い限り、タグ・ユニット４８への最初のアクセス権を与
えられる。同時に発生した場合には、スヌープは再試行
され、このスヌープは、キャッシュへのアクセス権に関
してもう一度アービトレーションされなければならな
い。スヌープ・アクセスのために延期されたロードまた
はストアは、スヌープの次のクロック・サイクルに実行
される。
【００３０】命令キャッシュ２２とデータ・キャッシュ
２４の現在の設計では、現トランザクション中の次バス
・トランザクションの次アドレスの同報通信が許可され
ない。システムが次アドレスの同報通信を行うことがで
きるか、少なくとも現トランザクション中にアクセス権
を与えられるならば、システム・メモリ・コントローラ
または命令ＭＭＵ２６およびデータＭＭＵ２８は、マイ
クロプロセッサ１０の外部のメモリの初期メモリ・アク
セス・タイムでの速度低下を減らすことができる。これ
を達成するために、図２に示された６４ビット・データ
・ブロック内で３２ビット・アドレスと１１ビット属性
を使用するプロトコルを設ける。このプロトコルは、現
書込みトランザクションのアドレス・フェーズ中に次読
取りアドレス変換を使用可能にする。
２４の現在の設計では、現トランザクション中の次バス
・トランザクションの次アドレスの同報通信が許可され
ない。システムが次アドレスの同報通信を行うことがで
きるか、少なくとも現トランザクション中にアクセス権
を与えられるならば、システム・メモリ・コントローラ
または命令ＭＭＵ２６およびデータＭＭＵ２８は、マイ
クロプロセッサ１０の外部のメモリの初期メモリ・アク
セス・タイムでの速度低下を減らすことができる。これ
を達成するために、図２に示された６４ビット・データ
・ブロック内で３２ビット・アドレスと１１ビット属性
を使用するプロトコルを設ける。このプロトコルは、現
書込みトランザクションのアドレス・フェーズ中に次読
取りアドレス変換を使用可能にする。
【００３１】具体的に言うと、修正されたキャッシュ・
ラインでキャッシュ読取りミスが発生した時などのキャ
ッシュ・トランザクション中に、修正されたキャッシュ
が、主システム・メモリにコピーバックされる。次に、
ミスしたキャッシュ読取りラインが、主システム・メモ
リから内部キャッシュにロードされる。コピーバック・
アドレス・フェーズ中に、コピーバック（書込み）トラ
ンザクションのアドレスおよび属性と、次ラインフィル
（読取り）アドレスの上位アドレス（事前取出しアドレ
スと称する）が、システム・バス上に駆動される。その
後、コピーバック・トランザクションのデータ・フェー
ズ中に、メモリ管理ユニットまたはシステム・メモリ・
コントローラが、図２に示されるように、事前取出しア
ドレスをコピーバック・アドレスの一部（索引付きアド
レスと称する）と連結することによって、次ラインフィ
ル・アドレスを形成する。事前取出しアドレスは、次ラ
インフィルのタグ項目として働く。コピーバックの索引
付きアドレスは、内部キャッシュへの索引として使用さ
れるアドレス・ビットであり、したがって、コピーバッ
ク・トランザクションとラインフィル・トランザクショ
ンは、同一の索引値を共用する。
ラインでキャッシュ読取りミスが発生した時などのキャ
ッシュ・トランザクション中に、修正されたキャッシュ
が、主システム・メモリにコピーバックされる。次に、
ミスしたキャッシュ読取りラインが、主システム・メモ
リから内部キャッシュにロードされる。コピーバック・
アドレス・フェーズ中に、コピーバック（書込み）トラ
ンザクションのアドレスおよび属性と、次ラインフィル
（読取り）アドレスの上位アドレス（事前取出しアドレ
スと称する）が、システム・バス上に駆動される。その
後、コピーバック・トランザクションのデータ・フェー
ズ中に、メモリ管理ユニットまたはシステム・メモリ・
コントローラが、図２に示されるように、事前取出しア
ドレスをコピーバック・アドレスの一部（索引付きアド
レスと称する）と連結することによって、次ラインフィ
ル・アドレスを形成する。事前取出しアドレスは、次ラ
インフィルのタグ項目として働く。コピーバックの索引
付きアドレスは、内部キャッシュへの索引として使用さ
れるアドレス・ビットであり、したがって、コピーバッ
ク・トランザクションとラインフィル・トランザクショ
ンは、同一の索引値を共用する。
【００３２】システム・メモリ・コントローラは、ライ
ンフィル用のカラム・アドレスとロウ・アドレスを生成
する。その代わりに、システム・メモリ・コントローラ
は、プロセッサ・ユニットがラインフィル・トランザク
ションを発行する前に、そのバッファにラインフィル・
データをロードすることができる。これによって、プロ
セッサ−主システム・メモリ・サイクルが短縮され、プ
ロセッサ・バス上の帯域幅が増大する。
ンフィル用のカラム・アドレスとロウ・アドレスを生成
する。その代わりに、システム・メモリ・コントローラ
は、プロセッサ・ユニットがラインフィル・トランザク
ションを発行する前に、そのバッファにラインフィル・
データをロードすることができる。これによって、プロ
セッサ−主システム・メモリ・サイクルが短縮され、プ
ロセッサ・バス上の帯域幅が増大する。
【００３３】図２の例では、内部キャッシュが４Ｋバイ
ト２ウェイ・セット・アソシアティブ・キャッシュであ
るから、事前取出しアドレスが２１ビット幅であり、索
引付きアドレスが６ビット幅である。他の設計の場合、
事前取出しアドレスと索引付きアドレスの長さを、内部
キャッシュのサイズに応じて変更することができる。た
とえば、８Ｋバイト２ウェイ・セット・アソシアティブ
・キャッシュは、２０ビットの事前取出しアドレスと７
ビットの索引付きアドレスを有するはずであり、１６Ｋ
の２ウェイ・セット・アソシアティブ・キャッシュは、
１９ビットの事前取出しアドレスと８ビットの索引付き
アドレスを有するはずである。
ト２ウェイ・セット・アソシアティブ・キャッシュであ
るから、事前取出しアドレスが２１ビット幅であり、索
引付きアドレスが６ビット幅である。他の設計の場合、
事前取出しアドレスと索引付きアドレスの長さを、内部
キャッシュのサイズに応じて変更することができる。た
とえば、８Ｋバイト２ウェイ・セット・アソシアティブ
・キャッシュは、２０ビットの事前取出しアドレスと７
ビットの索引付きアドレスを有するはずであり、１６Ｋ
の２ウェイ・セット・アソシアティブ・キャッシュは、
１９ビットの事前取出しアドレスと８ビットの索引付き
アドレスを有するはずである。
【００３４】図２の６４ビット・データ・ユニットは、
第０ないし第３１ビット位置を占める３２ビット幅のコ
ピーバック・アドレスを含む。索引付きアドレスは、６
ビット幅であり、コピーバック・アドレス内のビット位
置２２ないし２７を占める。事前取出しアドレスは、２
１ビット幅であり、ビット位置３２ないし５２を占め、
索引付きアドレスと組み合わされて、２７ビット幅の次
ラインフィル・アドレスとして働く。最後に、コピーバ
ック属性要素は、１１ビット幅であり、ビット位置５２
ないし６３を占める。
第０ないし第３１ビット位置を占める３２ビット幅のコ
ピーバック・アドレスを含む。索引付きアドレスは、６
ビット幅であり、コピーバック・アドレス内のビット位
置２２ないし２７を占める。事前取出しアドレスは、２
１ビット幅であり、ビット位置３２ないし５２を占め、
索引付きアドレスと組み合わされて、２７ビット幅の次
ラインフィル・アドレスとして働く。最後に、コピーバ
ック属性要素は、１１ビット幅であり、ビット位置５２
ないし６３を占める。
【００３５】メモリ・コントローラなどのターゲット装
置によってラインフィル・アドレスの生成に使用される
６４ビット・データ・ユニットの機能的動作の例を、図
３の流れ図に示す。ステップ３０２で、このシステム
は、内部キャッシュ読取りトランザクションを実行す
る。ステップ３０４で、この読取りトランザクションが
内部キャッシュでヒットした場合、ステップ３０６で、
このデータが内部キャッシュによって使用可能にされ
る。そうでなく、読取りミスが発生する場合には、この
システムはステップ３０８に進む。プロセッサは、上記
の読取りトランザクションのためにシステム・メモリか
ら内部キャッシュへデータをロードする必要があるの
で、このプロセッサは、内部キャッシュ内の既存の修正
されたデータを内部キャッシュからシステム主記憶に書
き戻して、上記の読取りトランザクションのために使用
可能な空間を作らなければならない。したがって、ステ
ップ３０８で、このシステムは、プロセッサ内のキャッ
シュ内容のすべてを、システム主記憶に書き戻す。
置によってラインフィル・アドレスの生成に使用される
６４ビット・データ・ユニットの機能的動作の例を、図
３の流れ図に示す。ステップ３０２で、このシステム
は、内部キャッシュ読取りトランザクションを実行す
る。ステップ３０４で、この読取りトランザクションが
内部キャッシュでヒットした場合、ステップ３０６で、
このデータが内部キャッシュによって使用可能にされ
る。そうでなく、読取りミスが発生する場合には、この
システムはステップ３０８に進む。プロセッサは、上記
の読取りトランザクションのためにシステム・メモリか
ら内部キャッシュへデータをロードする必要があるの
で、このプロセッサは、内部キャッシュ内の既存の修正
されたデータを内部キャッシュからシステム主記憶に書
き戻して、上記の読取りトランザクションのために使用
可能な空間を作らなければならない。したがって、ステ
ップ３０８で、このシステムは、プロセッサ内のキャッ
シュ内容のすべてを、システム主記憶に書き戻す。
【００３６】この書込みトランザクションのアドレス・
フェーズ中に、システムは、ステップ３１０で、システ
ム・バス上の次ラインフィル・アドレスの事前取出しア
ドレスからアドレス属性をロードする。ステップ３１２
で、データの基本部分を実行し、これによって、事前取
出しアドレスを索引付きアドレスと連結して、ターゲッ
ト装置によって生成される次ラインフィル・アドレスを
形成する。次読取りトランザクション・アドレスが、事
前取出しアドレスとして提供されたので、システム・メ
モリ・コントローラは、システム・メモリからバッファ
へ読取りデータをロードすることによって、事前取出し
アドレスを利用することができる。したがって、プロセ
ッサが読取りトランザクションを実行する時には、メモ
リ・コントローラは、データが既にバッファ内にあるの
で、そのデータを即座にプロセッサに送ることができ
る。
フェーズ中に、システムは、ステップ３１０で、システ
ム・バス上の次ラインフィル・アドレスの事前取出しア
ドレスからアドレス属性をロードする。ステップ３１２
で、データの基本部分を実行し、これによって、事前取
出しアドレスを索引付きアドレスと連結して、ターゲッ
ト装置によって生成される次ラインフィル・アドレスを
形成する。次読取りトランザクション・アドレスが、事
前取出しアドレスとして提供されたので、システム・メ
モリ・コントローラは、システム・メモリからバッファ
へ読取りデータをロードすることによって、事前取出し
アドレスを利用することができる。したがって、プロセ
ッサが読取りトランザクションを実行する時には、メモ
リ・コントローラは、データが既にバッファ内にあるの
で、そのデータを即座にプロセッサに送ることができ
る。
【００３７】本発明を、好ましい実施例を参照して具体
的に図示し、説明してきたが、当業者であれば、本発明
の趣旨および精神から逸脱することなく、形態および詳
細にさまざまな変更を加えることができることを諒解す
るであろう。
的に図示し、説明してきたが、当業者であれば、本発明
の趣旨および精神から逸脱することなく、形態および詳
細にさまざまな変更を加えることができることを諒解す
るであろう。
【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３９】（１）アドレス・バスおよびデータ・バス
に結合されたデータ・キャッシュ・ユニットおよび命令
キャッシュ・ユニットを有し、アドレス・バスおよびデ
ータ・バスが、さらに、前記マイクロプロセッサの外部
のシステム・メモリ・コントローラに接続される処理ユ
ニットにおいて、現データ・トランザクション内で事前
取出しアドレスをロードするステップと、前記事前取出
しアドレスを用いて次ラインフィル・アドレスを生成す
るステップとを含む、現書込みトランザクションのアド
レス・フェーズ中に提供されるものとして次トランザク
ション用の次読取りアドレスを提供するためのプロトコ
ル。 （２）前記次ラインフィル・アドレスを生成する前記ス
テップが、前記事前取出しアドレスをコピーバック・ア
ドレスの一部と連結するステップを含むことを特徴とす
る、上記（１）に記載のプロトコル。 （３）前記事前取出しアドレスに連結される前記コピー
バック・アドレスの前記一部が、索引付きアドレスであ
ることを特徴とする、上記（２）に記載のプロトコル。 （４）さらに、前記システム・メモリ・コントローラに
結合された主記憶ユニット内で、ラインフィルのために
メモリ・カラム・アドレスおよびメモリ・ロウ・アドレ
スを生成するステップを含む、上記（１）に記載のプロ
トコル。 （５）さらに、ラインフィル・トランザクションの発行
の前に、前記処理ユニット内の命令バッファに前記ライ
ンフィル・データをロードするステップを含む、上記
（１）に記載のプロトコル。 （６）前記システム・バス上に次ラインフィル・アドレ
スを生成するステップの前に、キャッシュ読取りミスが
発生したかどうかを判定するステップと、前記キャッシ
ュ読取りミスが発生している場合に、修正されたキャッ
シュ・ラインを前記主記憶ユニットにコピー・バックす
るステップと、前記ミスしたキャッシュ読取りラインを
主記憶ユニットから前記内部キャッシュにロードするス
テップとを含むことを特徴とする、上記（１）に記載の
プロトコル。 （７）アドレス・バスおよびデータ・バスに結合された
データ・キャッシュ・ユニットおよび命令キャッシュ・
ユニットを有し、アドレス・バスおよびデータ・バス
が、さらに、前記マイクロプロセッサの外部のシステム
・メモリ・コントローラに接続される処理ユニットにお
いて、前記キャッシュ・ユニットに結合された、現デー
タ・トランザクション内で事前取出しアドレスをロード
する手段と、前記ロードする手段に結合された、前記事
前取出しアドレスを用いて次ラインフィル・アドレスを
生成する手段とを含む、現書込みトランザクションのア
ドレス・フェーズ中に提供されるものとして次トランザ
クション用の次読取りアドレスを提供するためのシステ
ム。 （８）前記次ラインフィル・アドレスを生成する前記手
段が、前記事前取出しアドレスをコピーバック・アドレ
スの一部と連結する手段を含むことを特徴とする、上記
（７）に記載のシステム。 （９）前記事前取出しアドレスに連結される前記コピー
バック・アドレスの前記一部が、索引付きアドレスであ
ることを特徴とする、上記（８）に記載のシステム。 （１０）さらに、前記システム・メモリ・コントローラ
に結合された主記憶ユニット内で、ラインフィルのため
にメモリ・カラム・アドレスおよびメモリ・ロウ・アド
レスを生成する、前記生成手段に結合された手段を含
む、上記（７）に記載のシステム。 （１１）さらに、ラインフィル・トランザクションの発
行の前に、前記処理ユニット内の命令バッファに前記ラ
インフィル・データをロードする、前記生成手段に結合
された手段を含む、上記（７）に記載のシステム。 （１２）キャッシュ読取りミスが発生したかどうかを判
定する、前記生成手段に結合された手段と、修正された
キャッシュ・ラインを前記主記憶ユニットにコピー・バ
ックする、前記生成手段に結合された手段と、前記ミス
したキャッシュ読取りラインを主記憶ユニットから前記
内部キャッシュにロードする、前記生成手段に結合され
た手段とをさらに含むことを特徴とする、上記（７）に
記載のシステム。
に結合されたデータ・キャッシュ・ユニットおよび命令
キャッシュ・ユニットを有し、アドレス・バスおよびデ
ータ・バスが、さらに、前記マイクロプロセッサの外部
のシステム・メモリ・コントローラに接続される処理ユ
ニットにおいて、現データ・トランザクション内で事前
取出しアドレスをロードするステップと、前記事前取出
しアドレスを用いて次ラインフィル・アドレスを生成す
るステップとを含む、現書込みトランザクションのアド
レス・フェーズ中に提供されるものとして次トランザク
ション用の次読取りアドレスを提供するためのプロトコ
ル。 （２）前記次ラインフィル・アドレスを生成する前記ス
テップが、前記事前取出しアドレスをコピーバック・ア
ドレスの一部と連結するステップを含むことを特徴とす
る、上記（１）に記載のプロトコル。 （３）前記事前取出しアドレスに連結される前記コピー
バック・アドレスの前記一部が、索引付きアドレスであ
ることを特徴とする、上記（２）に記載のプロトコル。 （４）さらに、前記システム・メモリ・コントローラに
結合された主記憶ユニット内で、ラインフィルのために
メモリ・カラム・アドレスおよびメモリ・ロウ・アドレ
スを生成するステップを含む、上記（１）に記載のプロ
トコル。 （５）さらに、ラインフィル・トランザクションの発行
の前に、前記処理ユニット内の命令バッファに前記ライ
ンフィル・データをロードするステップを含む、上記
（１）に記載のプロトコル。 （６）前記システム・バス上に次ラインフィル・アドレ
スを生成するステップの前に、キャッシュ読取りミスが
発生したかどうかを判定するステップと、前記キャッシ
ュ読取りミスが発生している場合に、修正されたキャッ
シュ・ラインを前記主記憶ユニットにコピー・バックす
るステップと、前記ミスしたキャッシュ読取りラインを
主記憶ユニットから前記内部キャッシュにロードするス
テップとを含むことを特徴とする、上記（１）に記載の
プロトコル。 （７）アドレス・バスおよびデータ・バスに結合された
データ・キャッシュ・ユニットおよび命令キャッシュ・
ユニットを有し、アドレス・バスおよびデータ・バス
が、さらに、前記マイクロプロセッサの外部のシステム
・メモリ・コントローラに接続される処理ユニットにお
いて、前記キャッシュ・ユニットに結合された、現デー
タ・トランザクション内で事前取出しアドレスをロード
する手段と、前記ロードする手段に結合された、前記事
前取出しアドレスを用いて次ラインフィル・アドレスを
生成する手段とを含む、現書込みトランザクションのア
ドレス・フェーズ中に提供されるものとして次トランザ
クション用の次読取りアドレスを提供するためのシステ
ム。 （８）前記次ラインフィル・アドレスを生成する前記手
段が、前記事前取出しアドレスをコピーバック・アドレ
スの一部と連結する手段を含むことを特徴とする、上記
（７）に記載のシステム。 （９）前記事前取出しアドレスに連結される前記コピー
バック・アドレスの前記一部が、索引付きアドレスであ
ることを特徴とする、上記（８）に記載のシステム。 （１０）さらに、前記システム・メモリ・コントローラ
に結合された主記憶ユニット内で、ラインフィルのため
にメモリ・カラム・アドレスおよびメモリ・ロウ・アド
レスを生成する、前記生成手段に結合された手段を含
む、上記（７）に記載のシステム。 （１１）さらに、ラインフィル・トランザクションの発
行の前に、前記処理ユニット内の命令バッファに前記ラ
インフィル・データをロードする、前記生成手段に結合
された手段を含む、上記（７）に記載のシステム。 （１２）キャッシュ読取りミスが発生したかどうかを判
定する、前記生成手段に結合された手段と、修正された
キャッシュ・ラインを前記主記憶ユニットにコピー・バ
ックする、前記生成手段に結合された手段と、前記ミス
したキャッシュ読取りラインを主記憶ユニットから前記
内部キャッシュにロードする、前記生成手段に結合され
た手段とをさらに含むことを特徴とする、上記（７）に
記載のシステム。
【図１】本発明の好ましい実施例による、代表的なマイ
クロプロセッサのブロック図である。
クロプロセッサのブロック図である。
【図２】本発明を使用して生成されるアドレス・ブロッ
クを示す図である。
クを示す図である。
【図３】図２のラインフィル・アドレスの生成に使用さ
れる６４ビット・データ・ユニットの機能的動作の例を
示す図である。
れる６４ビット・データ・ユニットの機能的動作の例を
示す図である。
１０ マイクロプロセッサ １２ 整数ユニット（ＩＵ） １４ 浮動小数点ユニット（ＦＰＲ） １６ 分岐処理ユニット（ＢＰＵ） １８ ロード／ストア・ユニット（ＬＳＵ） ２０ システム・レジスタ・ユニット（ＳＲＵ） ２２ 命令キャッシュ ２４ データ・キャッシュ ２６ 命令ＭＭＵ ２８ データＭＭＵ ３０ データ変換ルック・アサイド・バッファ（ＤＴＬ
Ｂ） ３２ 命令変換ルック・アサイド・バッファ（ＩＴＬ
Ｂ） ３４ 命令ブロック・アドレス変換（ＩＢＡＴ）アレイ ３６ データ・ブロック・アドレス変換（ＤＢＡＴ）ア
レイ ３８ 多重化された３２ビット・アドレス／６４ビット
・データ・バス（バス） ４２ プロセッサ・バス・インターフェース ４４ コピーバック・バッファ ４６ タッチ・ロード・バッファ ４８ タグ・ユニット ５０ タグ・ユニット ５２ 命令ユニット ５４ 順次取出し機構 ５６ 命令待ち行列 ５８ ディスパッチ・ユニット ６０ ＧＰＲファイル ６２ ＦＰＲファイル ６４ リネーム・レジスタ ６６ リネーム・レジスタ ６８ 完了ユニット
Ｂ） ３２ 命令変換ルック・アサイド・バッファ（ＩＴＬ
Ｂ） ３４ 命令ブロック・アドレス変換（ＩＢＡＴ）アレイ ３６ データ・ブロック・アドレス変換（ＤＢＡＴ）ア
レイ ３８ 多重化された３２ビット・アドレス／６４ビット
・データ・バス（バス） ４２ プロセッサ・バス・インターフェース ４４ コピーバック・バッファ ４６ タッチ・ロード・バッファ ４８ タグ・ユニット ５０ タグ・ユニット ５２ 命令ユニット ５４ 順次取出し機構 ５６ 命令待ち行列 ５８ ディスパッチ・ユニット ６０ ＧＰＲファイル ６２ ＦＰＲファイル ６４ リネーム・レジスタ ６６ リネーム・レジスタ ６８ 完了ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・クリストファー・ヘスター アメリカ合衆国95035 カリフォルニア州 ミルピタス ニーヴズ・コート 1274 (72)発明者 ジョン・ビクター・セル アメリカ合衆国94024 カリフォルニア州 ロス・アルトス モーラ・ドライブ 11111 (72)発明者 カン・エヌ・チャン アメリカ合衆国78759 テキサス州オース チン グレート・ヒルズ・トレール 909 ナンバー428
Claims (12)
- 【請求項１】アドレス・バスおよびデータ・バスに結合
されたデータ・キャッシュ・ユニットおよび命令キャッ
シュ・ユニットを有し、アドレス・バスおよびデータ・
バスが、さらに、前記マイクロプロセッサの外部のシス
テム・メモリ・コントローラに接続される処理ユニット
において、 現データ・トランザクション内で事前取出しアドレスを
ロードするステップと、 前記事前取出しアドレスを用いて次ラインフィル・アド
レスを生成するステップとを含む、現書込みトランザク
ションのアドレス・フェーズ中に提供されるものとして
次トランザクション用の次読取りアドレスを提供するた
めのプロトコル。 - 【請求項２】前記次ラインフィル・アドレスを生成する
前記ステップが、前記事前取出しアドレスをコピーバッ
ク・アドレスの一部と連結するステップを含むことを特
徴とする、請求項１に記載のプロトコル。 - 【請求項３】前記事前取出しアドレスに連結される前記
コピーバック・アドレスの前記一部が、索引付きアドレ
スであることを特徴とする、請求項２に記載のプロトコ
ル。 - 【請求項４】さらに、前記システム・メモリ・コントロ
ーラに結合された主記憶ユニット内で、ラインフィルの
ためにメモリ・カラム・アドレスおよびメモリ・ロウ・
アドレスを生成するステップを含む、請求項１に記載の
プロトコル。 - 【請求項５】さらに、ラインフィル・トランザクション
の発行の前に、前記処理ユニット内の命令バッファに前
記ラインフィル・データをロードするステップを含む、
請求項１に記載のプロトコル。 - 【請求項６】前記システム・バス上に次ラインフィル・
アドレスを生成するステップの前に、 キャッシュ読取りミスが発生したかどうかを判定するス
テップと、 前記キャッシュ読取りミスが発生している場合に、修正
されたキャッシュ・ラインを前記主記憶ユニットにコピ
ー・バックするステップと、 前記ミスしたキャッシュ読取りラインを主記憶ユニット
から前記内部キャッシュにロードするステップとを含む
ことを特徴とする、請求項１に記載のプロトコル。 - 【請求項７】アドレス・バスおよびデータ・バスに結合
されたデータ・キャッシュ・ユニットおよび命令キャッ
シュ・ユニットを有し、アドレス・バスおよびデータ・
バスが、さらに、前記マイクロプロセッサの外部のシス
テム・メモリ・コントローラに接続される処理ユニット
において、 前記キャッシュ・ユニットに結合された、現データ・ト
ランザクション内で事前取出しアドレスをロードする手
段と、 前記ロードする手段に結合された、前記事前取出しアド
レスを用いて次ラインフィル・アドレスを生成する手段
とを含む、現書込みトランザクションのアドレス・フェ
ーズ中に提供されるものとして次トランザクション用の
次読取りアドレスを提供するためのシステム。 - 【請求項８】前記次ラインフィル・アドレスを生成する
前記手段が、前記事前取出しアドレスをコピーバック・
アドレスの一部と連結する手段を含むことを特徴とす
る、請求項７に記載のシステム。 - 【請求項９】前記事前取出しアドレスに連結される前記
コピーバック・アドレスの前記一部が、索引付きアドレ
スであることを特徴とする、請求項８に記載のシステ
ム。 - 【請求項１０】さらに、前記システム・メモリ・コント
ローラに結合された主記憶ユニット内で、ラインフィル
のためにメモリ・カラム・アドレスおよびメモリ・ロウ
・アドレスを生成する、前記生成手段に結合された手段
を含む、請求項７に記載のシステム。 - 【請求項１１】さらに、ラインフィル・トランザクショ
ンの発行の前に、前記処理ユニット内の命令バッファに
前記ラインフィル・データをロードする、前記生成手段
に結合された手段を含む、請求項７に記載のシステム。 - 【請求項１２】キャッシュ読取りミスが発生したかどう
かを判定する、前記生成手段に結合された手段と、 修正されたキャッシュ・ラインを前記主記憶ユニットに
コピー・バックする、前記生成手段に結合された手段
と、 前記ミスしたキャッシュ読取りラインを主記憶ユニット
から前記内部キャッシュにロードする、前記生成手段に
結合された手段とをさらに含むことを特徴とする、請求
項７に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US386978 | 1995-02-10 | ||
| US08/386,978 US5687350A (en) | 1995-02-10 | 1995-02-10 | Protocol and system for performing line-fill address during copy-back operation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263371A true JPH08263371A (ja) | 1996-10-11 |
Family
ID=23527902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8018724A Pending JPH08263371A (ja) | 1995-02-10 | 1996-02-05 | キャッシュにおいてコピーバック・アドレスを生成する装置および方法 |
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|---|---|
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| JP (1) | JPH08263371A (ja) |
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-
1995
- 1995-02-10 US US08/386,978 patent/US5687350A/en not_active Expired - Fee Related
-
1996
- 1996-01-23 EP EP96480013A patent/EP0726524A3/en not_active Withdrawn
- 1996-01-29 KR KR1019960001881A patent/KR100218616B1/ko not_active IP Right Cessation
- 1996-02-05 JP JP8018724A patent/JPH08263371A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
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| US5687350A (en) | 1997-11-11 |
| EP0726524A3 (en) | 1997-10-15 |
| KR960032191A (ko) | 1996-09-17 |
| KR100218616B1 (ko) | 1999-09-01 |
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