JPH03189845A

JPH03189845A - 階層メモリ・システムおよびキヤツシユ・メモリ・サブシステム

Info

Publication number: JPH03189845A
Application number: JP2307336A
Authority: JP
Inventors: Chiao-Mei Chuang; チヤオ・メイ・チユアン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-12-13
Filing date: 1990-11-15
Publication date: 1991-08-19
Also published as: JPH0574103B2; EP0432524A2; EP0432524A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、階層の１つのレベルがその上のレベルから「
ページングされる」メモリ階層ををする、コンピュータ
・システムに関する。この「ページングされる」という
用語は一般的な意味で使用され、セグメントすなわち「
ベージ」は階層のより高いレベルからアクセスされる。

本発明は、このような階層メモリの性能のすべてを、メ
モリの動作を決定するメモリ・チップ上の適切な機能を
選定することによって大幅に改善する方法を提供するも
のである。詳しくは、本発明は最新のキャッシュ・チッ
プ・アーキテクチャに関し、さらに詳しくは、単一ボー
ト・アーキテクチャによる効果的な二重ボート「スヌー
ズ」キャッシュ動作を達成する方法と装置に関する。

Ｂ、従来の技術スヌーズ・キャッシュ［３］　（参考文献３）はこれま
で、マイクロプロセッサ・システムにおいテキャッシュ
・コヒーレンジ問題を解決するためのコンピュータ・ア
ートで使用される、最も普遍的なハードウェア方法の１
つであった。これは、キャラシュラ単一プロセッサのシ
ステム・バスまたは多重プロセッサの共有バスをキャッ
シュが常にスヌーズ（モニタ）、または傾聴するように
作動し、バス上のアドレスをそれ自体の登録簿と比較し
て、可能な突合せをする。突合せが検知されると、ハー
ドウェアはデータのコヒーレンジを保証するための適切
な動作をとることになる。これらの動作は一般に、第４
図の示す状態変換ダイヤグラムなどの状態マシンを実行
することによって実施される。このマシンは、ある状態
から他の状態に変化させ、これを行なう時に、状態変換
ダイヤグラムに図示されている対応する動作をとって、
主メモリまたは他のキャッシュの内容を更新するか、ま
たはキャッシュ線を無効にする。

キャッシュの効率を各種のバッファ技法を用いて改善で
きることも、知られている（参照文献１）。これらのバ
ッファは、キャッシュ内におけるキャッシュとして見る
ことができるので、これらは、それ自体のキャッシュ・
コヒーレンジ問題を作り出す。米国特許出願第１５８９
６４号は、広範なバッファ技法を用いたが、これはスヌ
ーズ・キャッシュではない。これは、その構成がソフト
ウェアはハードウェアの代りにキャッシュ・コヒーレン
ジを維持すると想定したために、キャッシュ・コヒーレ
ンジ問題を同じ方法では取り扱わなかった。

本発明は、完全にハードウェアによってキャッシュ・コ
ヒーレンジの支援を維持しながら、適切なバッファ技法
によってスヌーズ・キャッシュの性能を強化するための
、費用効果の高い方法を提供する。本発明はまた、より
従来的な二重登録簿アプローチの代りに、単一ポート・
キャッシュ登録簿のみを使用することによって、スヌー
ズ・キャッシュのために大きな費用節減を達成する。

次に挙げる参考文献は、従来の技術の調査に伴って見つ
けたものである。これらについて個々に検討する。

米国特許第４４９３０３３号。この特許の主な特徴は、
ＣＰＵまたはＩｌｏによって１サイクルについて２回、
ただし主メモリによっては１回だけ、キャッシュにアク
セスすることによって、二重ポート・キャッシュの能力
を達成することである。疑似２ポート・キャッシュの能
力を達成するこの方法は、次の理由によって本発明とは
異なっている。本発明は、再ロード・バッファ及び逆記
憶バッファをキャッシュに加えることによって、二重ポ
ート・キャッシュの能力を達成する。はとんどのプロセ
ッサの実行のためには、キャッシュ時間は、最良の場合
にプロセッサと同じになるだけである。したがって、プ
ロセッサ・サイクル時間がキャッシュ・サイクル時間の
２倍の長さである、特許第４４９３０３３号に記載され
ている方法は、非常に僅かな実用的適用性しか持たない
ことになる。

本発明は、キャッシュ・サイクル時間の半分だけを必要
とするキャッシュ・タグを使用するので、タグは、キャ
ッ゛シュ・アクセス当たり２回アクセスされることがで
きる。この特徴の主要な利点は、単一ポート・タグのみ
を有するスヌーズ・キャッシュ・システムが、（タグ及
びキャッシュの両方にアクセスする必要のある）ＣＰＵ
からのキャッシュ・アクセスによって妨害されることな
く、（タグのみにアクセスする必要のある）バス・スヌ
ーズを実施できることである。したがって、特許第４４
９３０３３号に開示されているアーキテクチャは、本発
明とはまったく異なるものである。

ＩＢＭ　　ＴＤＢ第３１巻第５号、１９８９年１０月、
Ｉ）、４１１、オオバ及びシミズ（オオバ他）による「
高性能最新型スヌーズ・キャッシュ・プロトコル（Ｈｉ
ｇｈ　Ｐｅｒｆｏｒｖａｎｃｅ　ＩＪｐｄａｔｅｄ−Ｔ
ｙｐｅ　５ｎｏｏｐＣａｃｈｅ　Ｐｒｏｔｏｃｏｌ）　
Ｊ　ｏこの報文は、疑似２ポート・アーキテクチャを記
載していない。

上述の開示は、状態機械が異なるので、本発明とは異な
ったキャッシュ・プロトコルを有する。

主な相違は、オオバ他ではＩＮＶＡＬＩＤ状態を有する
のに対して、５ＨＡＲＥＤ　　ＤＩＲＴＹ状態を開示し
ていることである。各キャッシュ線は、キャッシュ再ロ
ードが必要であるが否がを告げるために、無効タグを持
たなければならないので、無効状態を識別するための第
３ビツトを必要とする。これによって費用が増加する。

これで使用するプロトコルは、主メモリを通して書込み
を行なうことによる書込み中に、ＶＡＬＩＤ（オオバ他
のプロトフルでは５ＨＡＲＥＤ　ｃＬＥＡＮとも呼ばれ
る）状態をＷＲＩＴＥ　　０ＮＣＥ（有効排他とも呼ば
れる）状態に変える。これらのプロトコルは、この場合
に主メモリと他のキャッシュの両方への書込みを行ない
、状態は５ＨＡＲＥＤＣＬＥＡＮになったままである。

これによって、他のキャッシュへの妨害がより高くなる
が、これは、プロセッサ間の共存の確率が高いときは、
キャッシュ・ヒツト率を助けることにもなる。

５ＨＡＲＥＤ　　ＤＩＲＴＹとそれに関連する変換にお
ける他の相違は、他のいずれがのキャッシュがＤＩＲＴ
Ｙ　　５ＴＡＴＥにある線がらの再ロードを要求する場
合には、現在開示されているプロトコルは、ダーティ・
ラインを有するキャッシュに、要求中のキャッシュＡＮ
Ｄ主メモリへの再ロード・データの供給を行なわせて、
次に、状態をＶＡＬＩＤ（それらのプロトコルでは共有
クリーンとも呼ばれる）に変えることである。この状況
では、それらのプロトコル０ＮＬＹは再ロード・データ
を要求中のキャッシュに送り、主メモリには送らず、そ
して状態を５ＨＡＲＥＤ　　ＤＩＲＴＹに変える。再ロ
ードは共有バスで行なわなければならないので、そのア
プローチは任意のバス・トラフィックを保管するのみで
はなく、結果的にバス通信量に影響することになるダー
ティ状態の数を増加させる。

米国特許第４３４９８７１号。

この特許は、共通バスを用いて「共通キャッシュ」、タ
グ、メモリ等を共有する多重プロセッサ・システムにお
ける問題を解決することを意図する。本発明は、各個別
プロセッサのための「専用キャッシュ」における問題を
、共通バスの上に各キャッシュ「スヌーズ」を存するこ
とによって解決する。この２つの問題は２つの非常に異
なった多重プロセッサ・システムに由来するものである
から、この特許は本発明とは異なる。さらに、この特許
は、この特別のバイブライン・タイミングに非常に独特
である問題を取り扱うものである。

これは、書込みのために保留中の線を取り替えることの
ある、後のキャッシュ再ロード（この特許では割り振る
とも呼ばれる）の「後」に、先の書込みが実施される可
能性がある、という奇妙な状況を存する。したがって、
書込みの最終実施は、本来の線はキャッシュ再ロード動
作によって取り換えられているので、キャッシュにおけ
る間違った線への書込みを終了させる。この問題は本発
明と関係はない。

米国特許第４８２２８３１号。

この特許は、データ・コヒーレンジの解決のために本発
明とは異なったプロトフルを有する。それらのプロトコ
ルは、プロセッサがデータを専用キャッシュに書き込む
、ことができる前に所有権を得るために、「読込み要求
専用」要求を完成することである。続いて記述するよう
に、ここに開示した方法によって、プロセッサは、調停
ののちにバスを確保するとすぐに、専用キャッシュにデ
ータを書き込むことができるようになる。したがって、
本発明によって、プロセッサは、バスがまだ「読取り専
用」プロセスを完成している間に、キャッシュ書込みを
終了して次の動作に進むことができる。

その上に、本発明は、疑似２ボート・キャッシュを作り
出すための特殊機構の「バッファ」を使用することによ
って、キャッシュ・システムの性能を向上させることを
意図した。多重プロセッサ・システムのサポートは、こ
こでは、疑似２ボート・スヌーズ・キャッシュに独特の
データ・コヒーレンジ問題を解決する、強化された書込
み専用スヌーズ・キャッシュ案を持ち込むことによって
達成された。この特許は、疑似２ボート・スヌーズ・キ
ャッシュのような追加のバッファを持っていないので、
本発明によって解決される基本的問題とは関係がない。

Ｃ０発明が解決しようとする課題本発明の主要な目的は、キャッシュ・データ・コヒーレ
ンジを保証する一方、全体のキャッシュ費用効果を実質
的に向上させる機能的なキャッシュ・アーキテクチャを
提供することである。

本発明の他の目的は、はるかに高価な２ポート・アーキ
テクチャと実質的に同等の性能特性を有する、前記のよ
うなキャッシュ・アーキテクチャを提供することである
。

本発明のさらに他の目的は、常時システム内で全データ
・コヒーレンジを確証するための「スヌーズ」システム
・メモリ参照の能力を持つ、前記のようなキャッシュ・
アーキテクチャを提供することである。

本発明のさらに他の目的は、キヤ・ソシュ・メモリを出
入りするデータの広範な緩衝技法、ノ寸イブライニング
、及びＣＰＵ１キヤツシユ、キャッシュ登録簿の間の動
作のオーバラップを使用することによって、疑似２ポ一
ト動作とスヌーズの能力を達成する、前記のようなキャ
ッシュ・アーキテクチャを提供することである。

本発明のさらに他の目的は、キャッシュ・メモリの速度
の２倍の動作可能なキャッシュ登録簿を使用すること、
及び登録簿、キャッシュ、及びＣＰＵ命令をオーバラッ
プすることに多く原因する性能の損失なしに、効果的な
「スヌーズ」を達成する、前記のようなキャッシュ・ア
ーキテクチャを提供することである。

また、本発明のさらに他の目的は、高速疑似２ポート・
アーキテクチャをスヌーズ能力と独特に組み合わせる、
前記のようなキャッシュ・アーキテクチャを提供するこ
とである。

００課題を解決するための手段本発明の目的は一般に、連想キャッシュ・メモリ、その
ための登録簿、及び登録簿と同時にアクセス可能なライ
ン状態アレイ・メモリを含む、疑似２ポート・　「スヌ
ーズ」・キャッシュ・アーキテクチャによって達成され
る。キャッシュ・メモリは、読取り／変更／書込み能力
と共に準備され、読取り及び書込みの両動作は、単一メ
モリ・サイクル内で実施されることができ、キャッシュ
登録簿は、キャッシュ・メモリの速度の２倍で動作する
。キャッシュ制御機構は、キャッシュ登録簿中の各エン
トリのための複数の状態ビットを含むライン状態アレイ
・メモリにアクセスし、それを変更するための手段を含
む。ライン状態アレイは、アドレス指定手段と共に供給
され、この場合、登録簿がアドレス指定されるときはい
つでも、適切な状態パターンがライン状態アレイにアク
セスされることになる。キャッシュ・メモリは、データ
をキャッシュに書き込むための再ロード・ノ（ソファ、
及びデータをキャッシュから主メモリに書き込むための
ストア・バック・バ・ソファと共に準備される。前記の
両バッファは、全キャッシュが単一メモリ・サイクル内
に書き込まれることのできるキャッシュ・メモリにピッ
チ・マツチングされる。

キャッシュ登録簿用の制御機構は、単一キャッシュ・メ
モリ「読取り／変更／書込み」動作を実施するためにと
る時間内の、完全な登録簿サイクルを規定する。前記の
キャッシュ登録簿制御機構は、代替サイクル上のシステ
ム・バスで「スヌーズ」動作を実施し、前記スヌーズ動
作と共に、代替サイクル中にＣＰＵアクセス動作を実施
する。

ライン状態アレイ・メモリは、キャッシュ内に記憶され
た特定のライン状態が４つの状態、すなわち「無効」、
「有効」、「ダーティ」、及び「書込み専用」の内の１
つであることを指定する。

キャッシュ・メモリ制御機構は、「状態ピット」の現在
状態を条件、とじて、前記キャッシュ、主メモリ、及び
ＣＰＵの間の読取り／書込み動作を果たすため、及びそ
れを適切にリセットするための手段を含む。

メモリ制御機構はさらに、ストア・バック・バッファ中
のデータを、前記メモリ・バス・の制御機構を得た後に
ただちに単一キャッシュ・メモリ・サイクル中に前記ス
トア・バック・バッファをロードすることにより、ダー
ティにならないようにし、他の任意の「バス・マスタ」
が前記バスの制御機構を得る前に、前記データ・バック
を主メモリに記憶するための手段を含む。前記の制御機
構はさらに、再ロード・バッファに記憶されたワードが
前記「スヌーズ」を介して変更されるべきであるとわか
った時に、前記の再ロード・バッファの中で「黛効」ビ
ットをセットするための、手段を含む。キャッシュ中の
ラインを交換しようとし、ただし、ｒＲＰダーティ」が
セットされると、ストア・バック要求が出される。スト
ア・バック要求が許されると、更新しようとするダーテ
ィ・ラインはストア・バック・バッファに転送される、
再ロード・バッファの内容はキャッシュに転送される。

これらの２つの動作は、１つの読取り・変更・書込みキ
ャッシュ・サイクル中に実施される。

Ｅ、実施例本発明の説明を行なう前に、この明細書の中で使用され
るいくつかの用語を、その意図する意味としてよく理解
しておくべきであり、これによって、本発明全体をはっ
きり理解する上で役立つことになる。このため下記の定
義を列挙する。

「ダーティ・ライン」ダーティ・ラインとは、主メモリにおいてではなく、専
用キャッシュにおいて更新されたラインである。

「インバリッド・ライン」ラインが無効の状態にある場合に、対応するデータは有
効ではない（すなわち、不要情報である）。

キャッシュは、ラインの内容を使用することができる前
に、メモリからの有効データによってラインを再ロード
しなければならない。

「ピッチ・マツチ」「ピッチ・マツチ」は、ｖＬＳＩチップのレイ゛アウト
においてしばしば必要となる用語である。

これは、高度に規則的な、構成された反復型の設計に必
要である。各チップは数千回繰り返すメモリ・セルを有
し、３２ビツト・プロセッサにおけるデータ流れセルは
３２回繰り返される。本発明では、繰返しの１単位内で
の要素が「ピッチ・マツチ」である、ということを示す
必要がある。ピッチは繰返し単位の幅である。単位内で
の要素がピッチ・マツチであると、それらの要素はすべ
て同じ幅を有する。

「ストア・イン・キャッシュ」「ストア・イン・キャッシュ」は、主メモリを更新する
ことなく、キャッシュのみに書き込むことによってデー
タを記憶する、一種のキャッシュである。主メモリは、
キャッシュ・ラインが再ロード・プロセス中に交換され
ようとするときにのみ、更新されることになる。主メモ
リを更新するこのプロセスは、ストア・バックとも呼ば
れる。

「ストア・バック・キャッシュ」「ストア・バック・キャッシュ」は、ストア・イン・キ
ャッシュの別の名称である。この名称は「ダーティ」・
データを主メモリに戻して記憶する要件から来ている。

「再ロード・バッファ」「再ロード・バッファ」は、主メモリから再ロードされ
ているデータを保留するためのバッファである。バッフ
ァの再ロードを完遂した後、再ロード・バッファの内容
は後でキャッシュにアンロードされることになる。

「ストア・バック・バッファ」「ストア・バック・バッファ」は、再ロード・プロセス
中の交換されるべきラインが「ダ、−ティ・データ」保
留するとき、ストア・バックしようとするデータを主メ
モリに保留するためのバ、ソファである。

「ライト・スルー・キャッシュ」「ライト・スルー・キャッシュ」は、記憶動作中にキャ
ッシュと主メモリの両方に常に書き込む、一種のキャッ
シュである。

「スヌーズ」ここで使用される場合は、スヌーズは、システム・メモ
リ・バス上に出現するすべてのアドレスと比較されるべ
きシステム・メモリ・バス上に出現する任意のアドレス
を、登録簿（及びＲＬＰアドレス・レジスタ）中に記憶
されたすべてのアドレスと比較されるようにする、キャ
ッシュ登録簿中の制御順序を含む。

１Ｕ暖キャッシュすることは、メモリの待ち時間を短縮しバス
通信量を減少させることによって、プロセッサ性能を２
倍向上させる。統計によれば、ライト・バック（ストア
・インとも呼ばれる）は−般に、ライト・スルー・キャ
ッシュ（ストア・スルーとも呼ばれる）と比べてはるか
に少ないバス通信量を存する、ということが証明されて
いる。

ダーティ・ラインをストア・バックするために必要な時
間を常にＣＰＵ性能から隠すことのできる、効率的なキ
ャッシュを持つために、本発明は、ラインのサイズと同
じ幅のストア・バック・バッファを利用する。ストア・
バック・バッファは、メモリ・アレイとピッチ・マツチ
されるように注文設計される。キャッシュ・メモリ（Ｑ
主メモリ？）は、少なくともライン・サイズと同じ数の
感知増幅器を有するように構成されている（感知増幅器
の数は、セット・セレクト・マルチプレクサが感知増幅
器の後にある場合には、２倍にしなければならない）の
で、キャッシュ・メモリ・アレイからストア・バック・
バッファに交換すべきダーティ・ラインを再ロードする
ために必要な転送時間は、１サイクルを要するだけであ
る。感知増幅器は、メモリ・セルから読み取られたデー
タを感知し、感知されたデータを供給してストア・バッ
ク・バッファを満たすために必要である。各感知増幅器
は１ビツトのデータを供給するので、１サイクル中にバ
ッファを満たすためには、ストア・バック・バッファに
あるビットの数だけの感知増幅器がなければならない。

選定されたセットが、データが感知された後に選択され
た場合には、感知増幅器の数は、セット連想キャッシュ
内のセット数によって乗算されるべきであるから、セッ
ト選定の結果は、十分なデータ・ビットを生成して、１
サイクルでストア・バック・バッファを溝たすことにな
る。

この１サイクルを、主メモリから（ライン・サイズが２
ワ一ド以上の場合には）最初のワードを再ロードするた
めに必要な時間と、平行させることができるので、これ
はＣＰＵ性能の観点からは見えない。したがって、スト
ア・バック・バッファを、バスが空いたときに、主メモ
リにアンロードすることができる。必要なストア・バッ
ク・バッファの数は、アーキテクチャ、アプリケーショ
ン、及びコスト・パフォーマンスのための設計点に依存
する。ストア・バック・バッファの内容を主メモリに記
憶するために取る時間は、ストア・バック・バッファが
アンロードされる前に、他のダーティ・ラインを交換す
るための次のキャッシュ・ミスが発生するときに、出現
可能である。複数のストア・バック・バッファが露出の
傾向を減少することになる。衝突の確率は、アプリケー
ションとアーキテクチャの間で変わる。色々なシステム
の形式も、コストと性能について色々な見返りを宵する
。

キャッシュの性能に関する他の重要パラメータは、キャ
ッシュ・ミス・ペナルティである。これは、ＣＰＵの実
行がキャッシュ・ミスが原因で保留されなければならな
い時間から、ＣＰＵの性能低下として定義される。ミス
したワードから再ロードを開始し、それがキャッシュに
到達するやいなや、それをＣＰＵにバイパスすることに
よって、フル・ラインの再ロードのためのＣＰＨの待ち
を軽減することができ、それによって、再ロード・ペナ
ルティを、ミスの率と、最初のワードを一次効果として
再ロードするためのメモリ待ちとの積にまで減少させる
ことができる。本発明のスヌーズ・キャッシユはまた、
二次効果の大部分を減らす再ロード・バッファ（ＲＬＢ
）を備えている。

プロセッサ性能におけるキャッシュ・ミスの一次効果は
、ミスしたデータが主メモリから再ロードされる前にプ
ロセッサが停止すべき時間である。

プロセッサ性能におけるキャッシュ・ミスの二次効果は
、ミスしたデータを受は取る後であるが、ミスしたライ
ンの再ロードが完遂される前に、キャッシュ再ロードの
せいで、プロセッサが再度停止すべき時間である。

二次効果は、再ロードが完遂される前にミスに密接に続
く次のデータ要求から来る可能性がある。

これはまた、キャッシュ再ロード時間中の命令事前取出
しバッファの消耗から来る可能性がある。

事前取出しバッファは、主メモリから取り出されたがま
だ復号も実行もされていない命令を、順番待ちするバッ
ファである。

この再ロード・バッファも、ライン・サイズと同じ幅で
ある。メモリが少なくともライン・サイズの２倍の数の
ビット・ラインを有するように構成されているので、再
ロード・バッファを１サイクル中にバッファからキャッ
シュ・アレイに転送されることができる。キャッシュ再
ロード中に、ラインは先ず再ロード・バッファに再ロー
ドされる。そして、キャッシュ・メモリの性能への最少
の影響が、１サイクル中にバッファからキャッシュ・ア
レイに転送されることによって引き起こされることを、
優先順位論理が判定する時間まで、ラインは再ロード・
バッファに留まる。この方法で、キャッシュは、再ロー
ド・バッファを１ポー）ＲＡＭに単に加えることによっ
て、疑似２ポー）ＲＡＭのように挙動する。これは、キ
ャッシュがなお再ロードされている間に、同じまたは異
なったラインへのロード・アクセスによって極めて近く
に追随されるミス（命令の取出し、またはロード、また
は記憶によって引き起こされる）などの、二次効果の大
部分を除去する。１ボート・キャッシュでは、この状況
はただちにプロセッサを遅らせることになる。この理由
は、キャッシュが再ロード・プロセスの完遂を試みてい
る間に、プロセッサは第２０−ド命令からのデータを待
たなければならないことである。再ロード・バッファに
よって、キャッシュは、ラインを再ロードするプロセス
の間に、さらにＣＰＵ要求を受は入れることができる。

追加の二次要求効果は、命令取出しまたは記憶のために
は不十分な緩衝技法である。これは、空命令事前取出し
待ち行列、または単一のバッファされた「記憶」が続き
、そして「記憶」または「ロード」が続く命令「ミス」
を有する、命令「取出し」による、バッファされた記憶
「ミス」である。

機能的に「疑似２ポート」を保守するストア・バック・
バッファ及び再ロード・バッファを加えて、スヌーズ・
キャッシュは、これらの２つのバッファを通じて「疑似
２ポート」の能力を達成する。

本発明のスヌーズ・キャッシュは、ＣＰＵからの読取り
／書込み要求を保守する他のボートを有しながら、外部
バス用の読取り（再ロード用）または書込み（ストア・
バック用）を行なう１ボートを有することによって、キ
ャッシュ・ミス・ペナルティの多くを減少させることが
できる。

スヌーズ・キャッシュは、従来の技術（参考文献２．３
）において、また疑似２ボート・キャッシュ（参考文献
１）においても周知である。しかし従来の技術には、本
発明者が知っている疑似２ポート・スヌーズ・キャッシ
ュはない。緩衝技法を通じての疑似２ボート能力を有す
るスヌーズ・キャッシュは、独特のデータのバッファに
関連するコヒーレンジの問題を取り扱わなければならな
い。バッファに関連するこのコヒーレンジの問題を解決
するための方法は、本発明の最も重要な部分である。

疑似２ボート能力を有する利点は、キャッシュがスヌー
ズであってもなくても同じである。これは、疑似２ボー
ト能力をスヌーズ・キャッシュに加える理論的根拠を提
供する。疑似２ボート能力は、スヌーズ・キャッシュの
ためのより高い性能を発揮するために重要である。しか
し、「疑似２ボート」能力がスヌーズ・キャッシュに加
えられると、追加のコヒーレンジの問題が発生する。コ
ヒーレンジの問題の解決は、本発明の疑似２ボート・ス
ヌーズ・キャッシュの適切な機能発揮に必要である。

キャッシュ・アレイにアクセスするために続いて記載さ
れる優先論理も、本技術分野では独特のものであると思
われる。スヌーズ・キャッシュ・システムでは、これら
の性能拡張室は、専用の緩衝技法を通じて、なおもそれ
らが起こす問題に対する他の革新的解決法を要求してい
る。これらのバッファはスヌーズ・ヒツトを引き起こす
可能性ノするデータを保留するので、キャッシュ・コヒ
ーレンジの問題もバッファに加わる。しかし、ハードウ
ェアの観点からは「アドレス比較」に費用をかけるのみ
ならず、賛用のかかる特別なデータ経路モ、ストア・バ
ック・バッファへのスヌーズ・ヒツトの間に、ストア・
バック・バッファへ書き込むために必要である。これが
必要である理由は、バスが、それがバス・サイクルの中
間にあるときに、ストア・バック要求を受は入れること
ができないので、キャッシュが、スヌーズ・ヒツトのた
めに、ダーティ・ライン上でデータがキャッシュ内のダ
ーティ・ラインに書き込まれることになるように、構成
されていることである。特別なデータ・バスが必要であ
る理由は、外部バスからストア・バック・バッファへの
経路は利用できないので、ストア・バック・バッファの
みがキャッシュ・アレイからの入力を受は取ることであ
る。ストア・バック・バッファはアレイとピッチ・マツ
チされているので、特別入力経路をストア・バッファに
加えることは、チップ領域に本質的に影響することにな
る。再ロード・バッファへのスヌーズ「ヒツト」は、そ
れがバスへの出力経路を持たないので、同じ問題を起こ
す。

本発明は、これらの問題を解決するためのコスト効果の
高い方法を教示し、また同時に、再ロード・バッファ及
びストア・バック・バッフ１の利用を通じて、システム
の性能を拡張するという利点を提供する。本発明のスヌ
ーズ・キャッシュには、交換されるべき（たとえば、キ
ャッシュに記憶された）ラインがダーティであることを
フラグするための、ＲＰＤＩＲＴＹ（交換されるべきラ
インがダーティである）と呼ばれるビットが供給される
。再ロード・バッファが再ロードが終わってフルになる
と、ストア・バックＲＰＤ　ＩＲＴＹビットがセットさ
れている場合には、要求がバス・ユニットに送られる。

再ロード・バッファは絶対にダーティにはならないこと
は、明らかに理解されるはずである。交換されるべきラ
インのみがダーティになることがある。したがって、交
換されるべきラインは、ＲＬＢの内容がキャッシュに転
送される前に、主メモリへの次のストア・バックのため
に、最初にストア・バック・バッファに転送される。本
発明の疑似２ポート・キャッシュのアクセスを調停する
優先論理は、再ロード・バッファが再ロードによってフ
ルになった後に、再ロード・バッファからキャッシュへ
の転送が、ＲＰＤＩＲＴＹビットがゼロである場合にの
み、発生することになるように設計されている。その他
、この転送は、ストア・バック要求がバスから許可され
るまでは発生しない。キャッシュ・ミスに遭遇するとき
に、交換されるべきラインがダーティでない場合には、
それは正しく無効化され、このためＲＰＤ　Ｉ　ＲＴＹ
ビットは、ラインが実際に更新される前に変えられる必
要はない。

キャッシュ・アレイ（メモリ・セル）は１ボートのみを
持つ。バッファと優先論理は、これを永久に２ポート・
キャッシュ「のように（ＬＯＯＫＬＩＫＥ）Ｊするため
に使用される。したがって、「疑似」２ポートという用
語が使われた。バッファは、キャッシュ・アレイへのア
クセスの混雑を軽減するために使用される。データのい
くつかはバッファされるので、色々なソースによる１ポ
ート・セルへのアクセスは、順次に行なわれ、この間、
イベント（すなわちＣＰＵアクセス要求、再ロード、ス
トア・バック）は外見的には並列動作として見られる。

交換すべきラインがダーティである場合には、それは、
実際に交換されるか主メモリにストア・バックされるま
で、ダーティ状態のままであり、このために、この交換
すべきダーティ・ラインを、キャッシュ登録簿からの規
則的なスヌーズと同じ方法で取り扱うことができる。こ
の状態変換の実行を、下記の好ましい実施例の部門で説
明する。ストア・バックが「許可」されると、優先論理
は再ロード・バッファからキャッシュ・アレイへの変換
を発生させる。ＲＰＤ　ＩＲＴＹを結合されたストア・
バック要求「許可済」信号は、再ロード・バッファから
キャッシュ・アレイへの変換が行なわれる前に、ストア
・バックのロードを始動させるが、両方は同じサイクル
で発生する。

キャッシュ・アレイは、読取り・変更・書込みの性能を
備えるように構成されている。メモリが「読取り・変更
・書込み性能」を備えるように設計されている場合には
、これは１サイクルで先ずアドレスから読み取り、次に
同じアドレスに新しいデータを書き込むことができる。

ストア・バック・バッファのロードは、読取り・変更・
書込みサイクル中に行なわれる。その後ただちに、スト
ア・バック・バッファは、ストア・バック・バス・サイ
クルが保証されているので、主メモリにアンロードされ
る。これは、ストア・バック・バッファ上のスヌーズ・
ヒツトを避けるためには、ストア・バック・バッファは
ストア・バンク・バス・サイクルが終わるとすぐにアン
ロードされなければならないので、必要なことである。

この方法で、これはアクセス比較ハードウェア、上述の
特別データ経路、及びスヌーズ・ヒツトを行なうための
関連制御機構を保管する。これは、システム設計が、ス
トア・バック・バッファのデータにスヌーズ・ヒツトが
起り得ないことを保証しているからである。追加のデー
タ経路が作られ、ピッチ・マツチされたメモリ・セル、
感知増幅器、及びバッファのピッチ・サイズの増加も引
き起こす。再ロードの内容をダーティにさせることは、
第５図で説明するキャッシュ・アレイにおけるデータに
ついてのコヒーレンジを保守するために必要な状態機械
に似た、データ・コヒーレンジ制御を要求する結果とな
る。

ある珍しいシステムについては、確実なストア・バック
・バス・サイクルを保証することができない場合、上述
のキャッシュ・コヒーレンジ保守法をある追加された論
理によって変更し、コヒーレンジの問題を解決すること
ができる。キャッシュＬＬ、ＲＰＤＩＲＴＹビットを保
守し、ストア・バック要求を出し、そしてキャッシュ内
にダーティ・コピーを保守することになり、この間、上
述の場合におけるのと同じ方法で、ストア・バック要求
は保留となっている。ストア・バック要求が許可される
と、１サイクル中に読取り・変更・書込み動作を実施し
てストア・バック・バッファをロードし、再ロード・バ
ッファからキャッシュに転送する代りに、再ロード・バ
ッファを転送することなくストア・バック・バッファを
ロードするだけである。したがって、交換されるべきダ
ーティ・コピーは、キャッシュとストア・バック・バッ
ファの両方にある。データはただちにバスからストア・
バック・バッファに出力されることになる。ストア・バ
ック・バス・サイクルが早々と終了する場合には、キャ
ッシュ内のコピーはスヌーズを続けて、ストア・バック
・バッファ上のスヌーズ・ヒツトを回避する。

追加のアドレス比較機構と付属する論理が、キャッシュ
内の交換すべきダーティ・ラインがＣＰＵまたはバス上
のある装置のいずれかによって重ね書きされた場合を、
検出するために必要である。これは、ストア・バック・
プロセス中かまたはストア・バックが割り込まれた後の
いずれかに発生する可能性がある。この場合、もう１つ
のキヤツシユ・サイクルが、ストア・バック・バッファ
を再ロードするために必要である。ストア・バックは、
ストア・バック・バス・サイクルが再び許可されると、
全ラインのストア・バックが完了するまで同じ様式で続
けられることになる。するとこの時点で、優先論理は再
ロード・バッファからキャッシュへの転送を出す。

はとんどのマイクロプロセッサはＣＰＵ内の記憶をバッ
ファ・アップするので、記憶は、ＣＰＵ性能に影響する
ことなく停止可能である。本技術分野では、これは一般
に、記憶レジスタにおいて記憶データを待機するための
「バッファされた記憶」と呼ばれる。したがって、キャ
ッシュのアクセスを調停するための優先論理は、再ロー
ド・バッファからキャッシュ・アレイへの転送を行ない
、ＣＰＵより高い優先順位のキャッシュへの書込みを行
なうように設計されている。この方法で、再ロード・バ
ッファは決してダーティになることはナイ。これが供給
すべきキャッシュ・コヒーレンジ論理のみは、バス書込
みでのスヌーズ・ヒント中に再ロード・バッファを無効
化することである。

これは、主メモリ中の同じアドレス位置への他のバス・
マスク書込みがある場合には、再ロード・バッファ中の
データはすでに古くなっているので、再ロード・バッフ
ァ中のデータはキャッシュ内に記憶される必要はなくな
ることを意味する。明らかに、このことはアドレス比較
機構を必要とするが、第２段階中にＣＰＵがらのアクセ
ス要求のために、再ロード・バッファ上のヒツトの決定
に使用される既存のアドレス比較機構は、第１段階中に
スヌーズのために利用することができる。

厘亙互盈ユこれから、本発明の１つの好ましい実施例を詳しく説明
するが、これは、２ポート登録簿を育するが大きなハー
ドウェア費用の不利はないキャッシュ・アーキテクチャ
と性能上実質的に同等に、全キャッシュ性能を拡張した
ことになる。

典型的なスヌーズ・キャッシュにおいて最も高価ナハー
ドウェアは、スヌーズによるＣＰＵ動作の妨害を避ける
ための、キャッシュ登録簿の複写または２ボート・キャ
ッシュ登録簿［参考文献４コの使用である。本発明は、
どのようなハードウェアの複製も２ポート登録簿の使用
もなくて、この目的を達成する方法を提供する。これは
効果的なバイプライニングによって達成される。登録簿
はキャッシュ・アレイよりもはるかに小さいので、登録
簿のアクセスはキャッシュ・アレイ・アクセスよりもは
るかに速くなる。第３図に示すように、キャッシュ・ア
クセス・パイプラインは次のように区分することができ
る。すなわち、第１段階で、登録簿はＣＰＵが線形アド
レス生成を行なう間にスヌーズを実施し、キャッシュ・
アクセス要求を出し、そしてキャッシュ優先論理は、ｃ
ＰＵ読取り、書込み、再ロード・バッファ転送、及びス
ヌーズ・ヒツトが発生した場合にはスヌーズ・ヒツトの
処理、の間の調停を行なう。第２段階で、キャッシュ・
アクセスは、キャッシュ登録簿及びキャッシュ状態アレ
イにアクセスすることによって始まり、それがヒツトで
あるかミスであるか、そしてまた、ＣＰＵがアドレス変
換を行なって実アドレスを生成する間の、キャッシュか
らの並行読取りであるか、を判定する。第２段階が終わ
ると、データは、それがヒツトである場合にはＣＰＵに
利用可能であり、したがって、１サイクル・キャッシュ
のパフォーマンスを達成する。次の第１段階では、′そ
れが読取りであった場合には、キャッシュがプレチャー
ジを実施して次のアクセスを準備する間に、登録簿は再
びスヌーズを実施する。ＣＰＵ要求が書込みであった場
合には、登録簿と状態アレイは第２段階中にアクセスさ
れ、どのセットに書き込むべきかを決定することになる
。次の段階、すなわち第１段階では、登録簿と状態アレ
イがスヌーズを実施する間に、キャッシュ・アレイは書
込みを行ない、その後、ビット・ラインを復元する。読
取り・変更・書込みサイクル中は、読取りは第２段階で
実施され、書込みは同じセット選択を使用して次の第１
段階で発生する。したがって、登録簿と状態アレイはス
ヌーズのために第１段階中に使用され、ＣＰＵアクセス
のために第２段階中に使用され、この間に、キャッシュ
・アクセスは第２段階から次の刻時サイクルの第１段階
にスパンし、こうしてスヌーズの目標を、またどのよう
な追加のハードウェアもなくて１サイクル・キャッシュ
として達成する。古いアプローチでは、スヌーズのため
の１つの登録簿とキャッシュのＣＰＵアクセスのための
別の登録簿が単に同時に使用された。

本発明の好ましい実施例で説明されるスヌーズ・キャッ
シュは、８ＫＢ、１８Ｂ／ライン、両方向セット連想混
合Ｉ及びＤ（命令及びデータ）キャッシュである。第２
図は、この設計の登録簿と状態アレイ部分を示す。登録
簿と状態アレイは両方ともメモリ・アレイである。状態
機械は、第４図に示すように状態ダイヤグラムを実現す
るための状態アレイに関連し、当業者はよく理解できる
ように、ランダム論理内またはＰＬＡ内のいずれかで実
現可能である。第３図は、本設計のキャッシュ・アレイ
、再ロード・バッファ及びストア・バック・バッフγの
部分の組織を図示する。

第２図で、登録簿１０は、２５６のエントリの２つのセ
ット１２．１４をそれぞれ有する。各セットは２０ビツ
ト出力をパリティを有する。各エントリは、状態アレイ
１６の中にセット当たり対応する２つの状態ビットと、
ＬＲＵ交換計画のための１つの最も最近使用されたビッ
トを有する。これらのビットのすべては、登録簿アドレ
スにょって直接アクセスされる。登録ｒＪ１０は、読取
りと書込み両方のための単一ボートを存する。状態アレ
イは、Ｒと印された１つの読取りボート、及びＷと印さ
れた１つの書込みボートを有する。この両段階中に、状
態アレイの出力は状態機械１８を通過し、次のキャッシ
ュ・サイクル段階中に状態アレイ１６に書き込まれるこ
とになる、新しい状態を生成する。前述のように、状態
機械は、ＰＬＡかまたはランダム論理のいずれかを含ん
でもよく、このランダム論理は、第４図のブロック／デ
ータ流れ図に詳しく説明するように、キャッシュすべて
において現在実施されている動作にしたがって、特定の
キャッシュ・アクセスのための状態ビットを設定する。

しかしこれは、コンピュータ・アートの専門家にはよく
理解できるように、「スヌーズ」で支援されたデータ・
コヒーレンジと疑似２ボ一ト操作速度の両方のために動
作する、必要キャッシュを供給するために、システム制
御を行なう１つの方法である。

８ＫＢ、１６Ｂライン・サイズ、両方向セット連想キャ
ッシュについては、アドレスの８ビツト（たとえばビッ
ト２０〜２７）が、登録簿１ｏと状態アレイ１６にアク
セスするために必要である。

これに追加して、１０ビツト（たとえばビット２０〜２
９）がキャッシュにアクセスするために必要である。ア
ドレスの最高位２０ビツトは、比較回路２０において２
０ビツト登録簿出力と比較するために使用される。アド
レスが比較されて対応する状態が無効でない場合には、
意図されたアクセスはキャッシュへのヒツトとなる。ヒ
ツトを有するセットは、論理回路２２から出ている２本
のライン２４の１つで、ＳＥＴ　　５ＥＬＥＣＴとして
表現される。

第５図に示すように第１段階では、登録簿と状態アレイ
がスヌーズのためにアクセスされ、ＭＡＸ２Ｂを介して
スヌーズ・ヒツトを決定する。第２段階中のキャッシュ
への正規のＣＰＵアクセスについては、ベージング装置
が変換索引緩衝機構（ＴＬＢ）を通じて線形アドレスを
実アドレスに変換する間に、３つのアレイを同時に読み
取るために、８ビツトが使用される。これらの３つのア
レイは本質的には、登録簿、ライン状態アレイ、及びキ
ャッシュである。第２段階の真中では、登録簿と状態ア
レイからの結果が、それがキャッシュ・ヒツトであるか
否か、及び２）どのセットが選択されるか、を判定する
ことになる。次にセット選択信号は、第３図の示すよう
に（ライン２４を介して）キャッシュ・アレイに送られ
、（第３図における）キャッシュ４０から同時に読み取
られる２つの出力の１つを選択する。バッファにおける
可能性のあるヒツトのために、アドレスはまた、２０で
再ロード・バッファ・アドレスと比較される。次に、キ
ャッシュ４０または再ロード・バッファ４２からのデー
タは、マルチプレクサ４４によって選択され、マルチプ
レクサ４４の出力はＣＰＵに送られる。

次の第１段階中に、キャッシュはプレチャージを行なう
ので、次の段階、つまり第２段階における新しいアクセ
スの開始に準備は完了している。

ＣＰＵは第１段階で読取りサイクルを開始し、線形アド
レスを生成し、アドレス変換とキャッシュ・アクセスを
終了した後、第２段階の終りで読取りサイクルを完了す
る。キャッシュ・サイクルは第２段階で始まり、最初に
データを読み出す。それから第１段階中に、キャッシュ
は、書込み要求がある場合には書込みを行ない、そして
プレチャージでサイクルを終了する。ＣＰＵからのキャ
ッシュ・アクセス要求が書込みである場合には、出力デ
ータはＣＰＵによって無視される。この場合、キャッシ
ュはアドレスをラッチ・アップして選択を設定し、第１
図にすべて示すように、キャッシュ・サイクルの第２半
分の第１段階の始めに、書込み動作を開始し、次に復元
動作が続き、プレチャージを行なって、次の段階、つま
り第２段階における次のキャッシュ・アクセス開始に準
備完了となる。

登録簿が最高位２０ビツト・アドレス比較のためにアク
セスされる間に、同じ８ビツト・アドレスは「ライン状
態アレイ」を読み取るために使用される。ライン状態ア
レイ１６の出力は、ＭＲＵ（Ｉ＆も最近使用された）１
つのビットと両セットの「状態」の４ビツトから構成さ
れる。（４つの状態を表すには２ビツトが必要である。

）ＳＥＴ　　５ＥＬＥＣＴライン２５は、選定されたセ
ットの状態を選択するために使用されるが、この状態は
、状態機械１８への入力として使用され、選択されたラ
インの新しい状態を判定する。

第４図に示すように、状態変換ダイヤグラムを実行する
状態機械は、ライト・スルー・モードかライト・バック
・モードのいずれかで、ユニ・プロセッサ・システム及
ヒ多重プロセッサ・システムの両方のためのキャッシュ
・コヒーレンジを維持する。ライト・バック・キャッシ
ュを宵する多重プロセッサのためのキャッシュ・コヒー
レンジ案は、グツドマン（Ｇｏｏｄ＋＋＋ａｎ）の書換
え不能法に似ている。

ユニ・プロセッサ・モード（ＭＰ＝Ｏ）では、４つの可
能な状態のうちの３つが使用される。ＭＰビット二〇で
あればプロセッサがユニ・プロセッサ・システム内にあ
ることを意味し、ＭＰビット＝１の場合には、プロセッ
サは多重プロセッサ・システム内にある。状態は、ライ
ンが主メモリからちょうど再ロードされた場合には、Ｉ
ＮＶＡＬよりからｖＡＬＩＤに変わり、ＶＡＬＩＤ状態
テは、ＣＰＵがラインに書き込む場合には、これはＤ　
ＩＲＴＹ状態に変わる。ローカル・バス上での（そのワ
ード）に対する書込み動作によるスヌーズ・ヒツトがあ
る場合、またはラインが交換されつつあるプロセス中に
ある場合には、状態はＶＡＬＩＤからＩＮＶＡＬＩＤに
戻る。バス書込み動作がスヌーズされ、アドレスがダー
ティ・ラインへのヒツトを引き起こす場合には、ライン
はダーティ状態に設定されたままであり、バス書込み動
作は、主メモリの代りにキャッシュに書き込むことにな
る。この実施は多重プロセッサの状況とは違っている。

それは、他のキャッシュからではない書込み動作はライ
ン部分のみ重ね書きしてもより、シたがって、ダーティ
・ラインは、多重プロセッサ・システムの場合のように
、その全体が無効化されることはできないからである。

ラインもまた、それが交換されるラインとして識別され
る場合には、再ロード・バッファからキャッシュへの転
送中に実際に新しいラインによって交換されてしまうま
で、ダーティのままになる。この時点で、状態はＤ　Ｉ
ＲＴＹからＶＡＬＩＤに変わる。

多重プロセッサ・モード、ＭＰ＝１では、４つの可能な
状態がある。現在ＩＮＶＡＬＩＤ状態にあると、状態は
、ラインがある他のキャッシュから再ロードされる場合
には、ＶＡＬＩＤに変わり、またはラインが主メモリか
ら再ロードされる場合には、ＷＲＩＴＥ−ＯＮＣＥ状態
に変わる。他のキャッシュから再ロードされる場合には
、データは他のキャッシュによって共有されていること
を意味し、したがって、状態は有効状態であるはずで、
その可能な共存を信号で示す。ラインが主メモリから再
ロードされる場合には、データのこの部分を有するキャ
ッシュはないことを意味し、したがって特定のＣＰＵ／
キャッシュが唯一のオーナーであり、データへの変更は
自由である。これは「書替え不能」状態が代表するもの
である。状態は、ＣＰＵ書込み動作中にＶＡＬ　Ｉ　Ｄ
状態からＷＲＩＴＥ−ＯＮＣＥ吠態に変わり、システム
中の他のキャッシュを、書込み動作のスヌーズとキャッ
シュ自体のコピーの無効化ができるようにするために、
バス・インタフェース論理に、主メモリへのライト・ス
ルーを行なわせることになる。

したがって、ＷＲＩＴＥ−ＯＮＣＥ状態はコピーの唯一
の所有権を表し、コピーは、他のキャッシュに通知する
ことなく自由に変更される。他のキャッシュからのライ
ト・スルー動作または非キャッシニ装置からのライト・
スルー動作であってもよいバス書込み動作からの、スヌ
ーズ・ヒツトが存在する場合には、有効なラインは無効
化されることになる。有効なラインはまた、それが、Ｃ
ＰＵ書込みが再ロード・バッファ内のＲＰＤ　ＩＲＴＹ
ビットを変えないようにするために、交換されるべきラ
インとして識別される場合には、無効化されることにな
る。ＷＲＩＴＥ−ＯＮＣＥ状態にあるときに、キャッシ
ュがラインを再ロードする他のプロセッサをスヌーズす
る場合には、状態はＶＡＬＩＤに転じ、これはコピーが
キャッシュの間で共存できることを意味する。キャッシ
ュがバス上の非キャッシュ書込み動作をスヌーズし、Ｗ
ＲＩＴＥ−ＯＮＣＥ状態にあるライン上にヒツトが発生
する場合、またはＷＲＩＴＥ−ＯＮＣＥ状態にあるライ
ンが交換されるべきラインとして識別される場合には、
ラインは無効化されることになる。

スヌーズ動作が、他のプロセッサがラインの再ロードを
望んでいると判断した場合には、ダーティ・ラインが有
効なラインとなり、このラインはストア・バックされる
ことになる。

ＷＲＩ　ＴＥ−ＯＮＣＥ状態にあるラインへのＣＰＵ書
込みは、そのラインをダーティ・ラインに変えることに
なるが、ライト・スルーは必要がない。これは、このプ
ロトコルの主な機能の１つである。最初の書込みだけが
主メモリにライト・スルーされる場合には、バス通信量
は大幅に減少することになる。バス書込み動作によるダ
ーティ・ライン上のスヌーズ・ヒツトがある場合には、
キャッシュは、主メモリの代りに、キャッシュ内のダー
ティ・ラインに直接スヌーズ・データを書き込むことに
なり、ダーティ・ラインはダーティに設定されたままで
ある。これは、ダーティ状態では非キャッシュ装置から
の書込みだけがスヌーズ・ヒツト発生時に可能であるか
らである。（たとえば、ディスクといった、典型的には
システム・バスに取り付けられた）他の入出力装置など
の非キャッシュ装置からの書込みは、部分ラインに対す
るもので、したがって、このラインを無効化することは
できない。ダーティ状態中に非キャッシュ装置からの読
取りをスヌーズする場合には、読取り要求が部分ライン
にありうるので、キャッシュは、ラインのすべてをスト
ア・バックすることなく、要求されたワードを供給する
ことになる。ライト・スルー・キャッシュを有する多重
プロセッサ・システムについては、状態交換で１つの相
違がある。

ＷＲＩ　ＴＥ−ＯＮＣＥ状態にあるラインへのＣＰＵ書
込みは、状態をＤ　ＩＲＴＹにかえることにはならない
。これは、ライト・スルー活動によって、ＷＲＩＴＥ−
ＯＮＣＥ状態のままである。したがって、ラインは、ラ
イト・スルー・キャッシュ内では決してダーティにはな
らず、ただ３つの可能な状態、ＩＮＶＡＬ　ＩＤ、ＶＡ
Ｌ　Ｉ　Ｄｌ及びＷＲＩＴＥ−ＯＮＣＥ状態を有するこ
とになる。

次にキャンシュ・アクセスのための調停方法を説明する
。第１図に示すように、第１段階中にバスからのスヌー
ズされたアドレスは、登録簿と状態アレイにアクセスし
て可能なスヌーズ・ヒツトを検査するために使用される
。登録簿によって選択されたラインは、キャッシュ・ヒ
ツトとするために、非無効状態でなければならない。一
方、キャッシュ・アレイは（プレチャージして次のアク
セスに作動可能であるように）前のアクセスから復元さ
れており、ＣＰＵはセグメンテーション・ユニットから
線形アドレスを生成し、そしてキャッンユ制御機構は、
次の段階で始まることになるキャッシュ・アクセスを調
停する。優先論理はＣＰＵからのアクセス要求、キャッ
シュへの再ロード・バッファ転送、及びスヌーズ・ヒツ
ト・サービスの間を調停する。優先順位は下記のように
設定される。すなわち、スヌーズ・ヒツト、再ロード・
バッファ動作、再ロードまたはストア・バック要求が許
可された場合には、ＣＰＵデータ読込み、再ロード・バ
ッファ転送、ＣＰＵデータ書込み、ＣＰＵ命令フェッチ
。

スヌーズ・ヒツトのサービス業務は最優先順位を何する
。スヌーズ・ヒツトによる３つの可能な動作がある。す
なわち、（１）キャッシュへのワードまたはバイトでの
バス書込み、（２）キャッシュからのワードでのバス読
取り、（３）キャッシュからのライン全部のバス読取り
、及びラインのストア・バックである。再ロード・バッ
ファ（ＲＬＢ）はＣＰＵデータ読取りより低い優先順位
を存し、ＣＰＵアクセス要求が誤りを生じたとき以外に
は、ＣＰＵ性能に影響を与えることを避ける。

それから、ＲＬＢ転送は、再ロード要求が出されたとき
に、ちょうど実施されることになる。既に説明したよう
に、ＲＰＤＩＲＴＹビットが設定された場合には、スト
ア・バック要求「許可」信号がバス・ユニットから受は
取られるまで、ＲＬＢ転送コマンドは出されない。スト
ア・バック要求が許可されると、ＲＬＢ転送は、ＣＰＵ
からのキャッシュ・アクセス要求がデータ読取りであっ
ても、即時アテンシぎンを受は取ることになる。

スヌーズとキャッシュ・アクセスのためのタイミングを
第１図に示すが、これは以前に説明した。

これからキャッシュ再ロード動作を説明する。ＣＰＵか
らのキャッシュ・アクセス要求によってキャッシュ・ミ
スが検出されると、他に処理中の再ロードまたはストア
・バックがない場合には、キャッシュ再ロード要求がバ
ス・ユニットに送られることになり、前記の再ロードま
たはストア・バックがある場合には、バスが空くまで待
つこと↓こなる。再ロード・アドレスは、ミスを起こし
たワードから始まり、循環する。ミスのあるラインと一
致したクラスにあるＬＲＵセットは、交換されるライン
である。交換されるべきラインがクリーン・フビーであ
る場合には、それは無効化され、ＲＰＤ　Ｉ　ＲＴＹビ
ットは０にリセットされる。これは、一部は論理を簡略
化するために、一部はストア・バック・バッファのロー
ド時間のために行なわれる。交換されるラインがダーテ
ィである場合には、それは必要なダーティのままになり
、ラインをスヌーズすることができ、スヌーズ・ヒツト
にも普通通りに応答することができる。再ロード・デー
タが主メモリから戻ると、バス・ユニットは「再ロード
作動可能」信号を出し、この信号はキャッシュ制御機構
を始動させ、データを再ロード・バッファにワードごと
にロードする。ＣＰＵからのキャッシュ・アクセス要求
がデータ読取りでない場合には、ＣＰＵは他のキャッシ
ュ・アクセス動作及び命令実行を続けることができる。

ＣＰＵ実行はただちにキャッシュの応答を必要としない
ので、キャッシュは再ロード中に自由にアクセスされる
ことが可能である。これは、再ロードの目的はキャッシ
ュではなく、再ロード・バッファにあり、一方では再ロ
ードは、他のミスに出会うまで進行中であるからである
。また再ロード・バッフ１は、ＣＰＵによってアクセス
されることもでき、一方では再ロードは、ワードが再ロ
ード・バッファにロードされた場合には、進行中である
。再ロードされたラインのソースはＲＬＢＳＲＣとして
ラッチされることになり、主メモリからの再ロードを他
のキャッシュからの再ロードとを区別する。

ＲＬＢＳＲＣ（再ロード・バッファ・ソース）ビット＝
１のときは、再ロード・バッファ中のデータは他のキャッシュからで
あった。

データが再ロード・バッファからキャッシュに転送され
ると、ラインは「有効」状態に変えられることになる。

ＲＬＢＳＲＣビット＝Ｏのときは。

再ｒｙ−ド・バッファ中のデータは主メモリからであっ
た。

新しい状態は「書換え不能」となる再ロードされたラインは、キャッシュ・アクセスを優先
可する調停論理が再ロード・バッファからキャッシュ・
アレイへの転送を出すまで、前に説明したように、再ロ
ード・バッファの中に留とまることになる。再ロード・
バッファ転送が終わると、前述のように、ラインの状態
は状態機械によって、ＶＡＬＩＤ状態またはＷＲＩＴＥ
−ＯＮＣＥ状態のいずれかに変えられることになる。

再ロード・バッファが再ロードされたラインによってフ
ルになると、ＲＰＤＩＲＴＹビットがセットされた場合
に、「ストア・バック要求」がバス・ユニットに送られ
る。バス・ユニットは、ストア・バック・バス・サイク
ルがバス調停によって保証されると、「許可されたスト
ア・バック要求」によって戻ることになる。ストア・バ
ック・バスが保証される前に、スクープ要求及びＣＰＵ
アクセス要求は、通常のように実施される。「許可され
たストア・バック要求」を受取りによって、オリジナル
・キャッシュ制御機構は、第２段階での交換すべきダー
ティ・ラインからのストア・バック・バッファのロード
を指定し、第１段階での再ロード・バッファからキャッ
シュ書込みオペレータへの転送を指定する、コマンドを
出すことになる。

したがって、１つの読取り・変更・書込みサイクル内で
それは、ストア・バック・バッファのロードと再ロード
・バッファからの新しいラインの書込みの両方を完遂す
る。次のサイクルで、ストア・バック・バッファは保証
されているので、ストア・バック・バッファ中のデータ
は、ＲＬＢＳＲＣの状態に依存してバスに出力される。

前述のように、第５図、第６図、及び第７図は、本発明
の疑似２ポート「スヌーズ」・キャッシュ・アーキテク
チャに現われるより有意な動作の流れ図を示す。また、
単一ボート非スヌーブ・キャッシュ、及び本アーキテク
チャにおけるように再ロード・バッファとストア・バッ
ク・バッファの両方を宵する疑似２ボート非スヌープ・
キャッシュ、両方のための同様な流れ図も示す。これら
の図を参照して、本発明と単一ボート・キャッシュとの
相違は非常に大きく、また容易にわかる、ということに
留意されたい。疑似２ポート非スヌーブ・キャッシュに
よって、実際のキャッシュ・アクセス動作は、より本発
明のように見えるが、第５図に示すように、明らかにス
ヌーズ・サイクル、たとえば第１段階、がないことに留
意されたい。また、疑似２ポート・スヌーズ・キャッシ
ュのための動作は、非スヌープ疑似２ボート・キャッシ
ュによる場合よりも、データ・コヒーレンジを保守する
ために、はるかに多くの動作を必要とする。

次に、本発明の疑似２ポート・キャッシュ・アーキテク
チャに適用される動作を詳しく検討し、本発明のアーキ
テクチャに適用されない流れ図の部分は詳しく示さない
。しかし、キャッシュ制御機構の中で必然的に実施され
る動作は、特に、スヌーズ疑似２ポート・キャッシュの
動作についての次の説明に照らして流れ図が考察される
ときに、当業者には容易に明らかになる。

次に、第５図、第６図、及び第７図の流れ図に示す疑似
２ポート・スヌーズ・キャッシュの動作全体を説明する
。第５Ａ図で、キャッシュ動作可能状態、ボックス１か
ら始まって、スヌーズ・キャッシュはバス上をスヌーズ
して、ボックス２に示すように、第１段階中にシステム
・バス内のアドレスと登録簿中のアドレスとを比較する
。ボックス３で判定してスヌーズ・ヒツトがあり、ボッ
クス４で判定してバス活動が書込み動作であり、そして
ボックス５で判定してラインがダーティ状態にある、と
いう場合には、第４図に示す状態変換図における変換Ｔ
１に従って、キャッシュ制御機構は、ボックス６に示す
ように、次の段階中にキャッシュに書き込むためにバス
・マスクを使用可能にする「キャッシュへのバス」信号
をセットする。ボックス５で判定してラインがダーティ
でない場合には、第４図の状態図における変換Ｔ２とＴ
３に従って、ボックス７に示すように、ラインは無効化
されることになる。ボックス４で判定してバス活動が読
取りであり、ボックス８で判定してラインがダーティで
なくて、さらにボックス９で判定してバス・マスクが他
のキャッシュでない、という場合には、キャッシュ制御
機構は、「キャッシュへのバス」信号をセットして、次
の段階におけるキャッシュ読取り動作を使用可能にして
、バスにデータを出力する。ボックス９で判定してバス
・マスクが他のキャッシュである場合には、ボックス１
１に示すように、「バス及びメモリへのキャッシュ」信
号が始動され、このため次の段階で、第４図の状態図に
おける遷移Ｔ４とＴ５に従って、キャッシュはバス要求
のためのデータを供給し、主メモリへストア・バックし
、状態を有効に変える。

ボックス３で判定してスヌーズ・ヒツトがなかった場合
には、疑似２ポート・キャッシュのキャッシュ制御機構
は、前述のように優先順位チェーンに進み、ボックス１
２に示すように、ＲＬＢがフルであるか、他の再ロード
が進行しているか、を検査する。ボックス１２の結果が
イエスである場合には、これは、キャッシュが次の第２
段階中にＲＬＢの内容をキャッシュに転送できるように
するｒＲＬＢ　　ＴＲＮＪ信号をセットする。ボックス
１４の結果がノーであり、ボックス１３で判定してスト
ア・バックが許可されていた場合には、ＲＭＷ　　ＳＢ
倍信号セットされるが、この信号は、キャッシュが読取
り・変更・書込み動作を実施できるようにし、この動作
は「交換すべき」ダーティ・ラインをストア・バック・
バッファに転送し、その後すぐにバスを通じて主メモリ
へのストア・バックを行ない、モしてＲＬＢの内容をキ
ャッシュに転送する。これはボックス１８に示されてい
る。ボックス１３で判定してストア・バック要求が許可
されず、ボックス１２に示すように、ＣＰＵが読取り要
求を出した場合には、ｒＣＰＵＲＤ　　ＷＲＥＮＪ信号
がセットされ、この信号によって、ボックス２０に示す
ように、次の段階でキャッシュはＣＰＵ読取り／書込み
要求を実施する。ボックス１４のテストが読取りではな
くて、ボックス１５で判定してＲＬＢがフルである場合
には、ボックス１９に示すように、ｒＲＬＢ　　ＴＲＮ
Ｊ信号がセットされ、この信号によって、次の段階でＲ
ＬＢからキャッシュへの転送が行なわれる。ボックス１
５のテストの結果としてＲＬＢがフルではなくて、ボッ
クス１６で判定してＣＰＵが書込みキャッシュ要求を有
する場合には、ボックス２０に示すように、ｒＣＰＵ　
　ＲＤ　　ＷＲＥＮＪ信号がセットされる。ボックス１
６でテストしてＣＰＵがデータ書込み要求を出さなかっ
た場合には、ボックス１７に示すように、ＣＰＵ命令読
取り要求のためのテストに進む。ボックス１７のテスト
がイエスである場合には、ボックス２０に示すように、
ｒＣＰＵ　　ＲＤ　　ＷＲＥＮＪ信号がセットされる。

第２段階の始めに、第６図に示すように、キャッシュは
優先論理によって決定された６つの可能な動作の１つを
実施するが、これは前述され、第６図に示されている。

これらの６つの制御信号、すなわちキャッシュからＢＵ
ＳＭＥＭ、キャッシュからＢＵＳ、ＢＵＳからキャッシ
ュ、ＲＭＷ　　５Ｂ１ＲＬＢ　　ＴＲＮ１ＣＰＵ　　Ｒ
Ｄ　　ＷＲＥＮは、これらは第５図の流れ図に示した優
先論理によってセットされるため、互いに排他的である
。

ボックス２１に示すように、キャッシュからＢＵＳＭＥ
Ｍの信号がセットされる場合は、キャッシュはバス・マ
スク読取り要求のためのデータを供給し、主メモリにス
トア・バックし、そして第４図の状態図におけるＴ４変
換及びＴ５変換に従って、ラインは有効状態に変えられ
る。

ボックス２２に示すように、キャッシュからＢＵＳの信
号がセットされる場合は、キャッシュはバス・マスク読
取り要求のためのデータを供給する。ボックス２３に示
すように、ＢＵＳからキャッシュの信号がセットされる
場合は、バス・マスクはキャッシュに直接書き込む。ボ
ックス２４に示すように、ＲＭＷＳＨの信号がセットさ
れる場合は、キャッシュは先ず読取り・変更・書込み動
作を実施して、交換されるべきダーティ・ラインをキャ
ッシュからＳＢＨに転送し、（１キヤツシユ・サイクル
中に）ＲＬＢの内容をキャッシュに書き込む。キャッシ
ュ状態は、第４図の状態図における変換Ｔ９及びＴＩＯ
に従って更新される。

ボックス２５に示すように、次のサイクルでストア・バ
ック・プロセスが始まって、ＳＢＨの内容を主メモリに
転送する。ボックス２６に示すように、ＲＬＢ　　ＴＲ
Ｎの信号がセットされる場合は、ＲＬＢの内容はキャッ
シュに書き込まれ、そしてキャッシュ状態は、第４図の
状態図における変換Ｔ９及びＴＩＯに従って更新される
。ＣＰＵ　　ＲＤ　　ＷＲＥＮがセットされる場合は、
第６図と第７図の両方のボックス２７に示すように、キ
ャッシュはＣＰＵ読取り／書込み要求を実施することに
なる。

ＣＰＵ読取り／書込み要求を実施するためには、第５Ｃ
図のボックス２８に示すように、キャッシュ・アレイ、
キャッシュ登録簿、及び状態アレイは、第２段階の初め
に、ＣＰＵによって出されたアドレスによって同時に読
み取られる。ボックス２９で判定してキャッシュ・ヒツ
トがある場合には、ボックス３０１３Ｌ　３２で示すよ
うに、キャッシュはＣＰＵ読取り／書込み要求を実施す
る。そしてライン状態は、第４図の状態図における変換
Ｔ１、Ｔ６、Ｔ７、及びＴ８に従って更新される。

ボックス２９で判定してキャッシュ・アクセスがミスで
ある場合には、ボックス３３に示すように、キャッシュ
再ロード・プロセスが始まる。疑似２ボート・スヌーズ
・キャッシュについては、再ロード要求がバスにすぐに
出される。交換されるべきラインがダーティである場合
には、ＲＰＤＩ　ＲＴＹ＝　１ラツチがセットされる。

ボックス３５に示すように、バスが空いている場合には
、ボックス３６に示すようにミスしたデータは主メモリ
から読み取られる。ボックス３７で判定してデータがキ
ャッシュに到達すると、ボックス３８で示すように、デ
ータはＲＬＢにロードされ、ミスしたワードはただちに
ＣＰＵにバイパスされる。次のワードが到達すると、ボ
ックス３９．４０１４１に示すように、ライン全体がＲ
ＬＢに再ロードされるまで、これらはＲＬＢを満たし続
け、そしてＲＬＢフル信号がセットされる。ボックス４
２で判定して交換されるべきラインがダーティでない場
合には、第５図のボックス１９で示すように、再ロード
されたデータは、キャッシュ制御機構がそれはＲＬＢの
内容をキャッシュに転送する時間であることを判定する
まで、ＲＬＢの中に留まっている。交換されるべきライ
ンがダーティである場合には、ボックス４３に示すよう
に、ストア・バック要求はバスに送られる。第５図のボ
ックス１３とボックス１８で既に説明したように、ＲＬ
Ｂ転送は、ストア・バック要求が許可されるまで待たな
ければならない。

これは、第５図、第６図、及び第７図に図示する本キャ
ッシュ・アーキテクチャの動作について、詳細な説明を
行なったものである。

亙員ここに開示した本発明の好ましい実施例について説明し
た後、っぎの観察を行ないたい。本発明がここに開示し
た好ましい実施例に関して説明したが、ハードウェアと
いくっがの手順処理の両方における多くの変更がシステ
ムの動作全体に影響することなく、容易に改訂できるこ
とを、当業者は容易に理解できよう。

本発明が、スヌーズ・キャッシュの機能を疑似２ポート
・キャッシュと組み合わせることによって、従来の技術
のアーキテクチャのいずれとも著しく異なっていること
は、前記の説明がら明白になることである。

疑似２ボ一ト動作は、主としてストア・バッファ及び再
ロード・バッファを準備することによって達成され、デ
ータ・コヒーレンジは、前記のバッファならびにキャッ
シュに記憶されたデータを入念に制御し操作することに
よって保証されるので、矛盾することは決してない。

本質的にキャッジ、の動作頻度の２倍である登録簿の動
作頻度を独特に使用することによって、キャッシュ登録
簿の複製または２ボート登録簿を使用することなしに、
スヌーズ動作が成功裡に達成され、この場合、スヌーズ
及び正常ＣＰＵアクセスの開動作は、単一キャッシュ・
サイクル中に事実上行なわれ、キャッシュの性能はスヌ
ーズの犠牲にはならない。

すでに述べたように、本発明を、ここに開示したハード
ウェアと制御の実施例に関連して説明したが、添付の特
許請求の範囲に述べた本発明の意図と範囲から外れるこ
とな（、形状と詳細の点で多くの変更を行なってもよい
ことが、当業者には容易に理解できよう。

溢ｊＬ（臥［１，］Ｃ，Ｍ、チャン（Ｃｈｕａｎｇ　）他「機能的
メモリ／キャッシュ”アーキテクチ−？　（Ｆｕｎｃｔ
ｉｏｎａ１Ｍｅｍｏｒｙ／Ｃａｃｈｅ　Ａｒｃｈｉｔｅ
ｃｔｕｒｅ）　Ｊ　Ｎ米国特許出願第０７／１５８９Ｅ
３４号。

［２，］Ｊ、Ｒ，グツドマン（Ｇｏｏｄｍａｎ　）　　
ｒプロセッサ・メモリ通信量を減少するためのキャッシ
ュ・メモリの使用（Ｕｓｉｎｇ　Ｃａｃｈｅ　Ｍｅｎ＋
ｏｒｙ　ｔｏ　ＲｅｄｕｃｅＰｒｏｃｅｓｓｏｒ−Ｍｅ
ｏｒｙ　Ｔｒａｆｆｉｃ）　Ｊ　、第１０回コンピュー
タ・アーキテクチャ・シンポジウム、ｐ。

１２４゜［３，］　Ｊ　、アーチバルト（Ａｒｃｈｉｂａｌｄ　
）とＪ、ベール（Ｂａｅｒ）　　ｒキャッシュ・コヒー
レンジ・プロトコル：多重プロセッサ・シミュレーショ
ン・モデルを使用した評価（Ｃａｃｈｅ　Ｃｏｈｅｒｅ
ｎｃｅ　Ｐｒｏｔｏｃｏｌｓ：Ｅｖａｌｕａｔｉｏｎ　
Ｕｓｉｎｇ　ａ　Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ　Ｓｉ
ｍｕｌａｔｉｏｎＭｏｄｅｌ）　Ｊ　、コンピュータ・
システムのＡＣＭ）ランザクジョン、第４巻、第４号、
１９８６年１１月、ｐｐ、２７３−２９８゜［４，］Ｔ、ワタナベ（Ｗａｔａｎａｂｅ）　　ｒＦａ
ｍ　１９．９：　　８にバイト・インテリジェント・キ
ャッシュ・メモリ（Ｆａｎ　１９．９：　Ａｎ　８Ｋｂ
ｙｔｅ　Ｉｎｔｅｌｌｉｇｅｎｔ　ＣａｃｈｅＭｅｎ＋
ｏｒｙ）　Ｊ、１９８７年、ＩＥＥＥｌ際ソリッド・ス
テート・サーキット・センタ、ｐ、２６６゜

【図面の簡単な説明】

第１図は、本発明の原理を含む、疑似２ポート単一登録
簿スヌープ・キャッシュのための、パイプライン・タイ
ミング図を含む。第２図は、キャッシュ登録簿と状態アレイを図示して、
本発明の高性能コスト効果疑似２ポート・スヌーズ・キ
ャッシュ・アーキテクチャの高レベル機能的ブロック／
データ流れ図を含む。第３図は、キャッシュ・アレイとその関係バッファ、及
び共に使用されるマルチプレクサを図示して、本発明の
高性能コスト効果疑似２ボート・スヌーズ・キャッシュ
・アーキテクチャの高レベル機能的ブロック／データ流
れ図を示し、また第３図は、ここに開示したキャッシュ
・アーキテクチャのすべてのブロック図を含む。第４図は、すべて本発明によって教示された、ユニ・プ
ロセッサ・システムまたは多重フロセッサ・システムの
ためのキャッシュ・コヒーレンジの保守を含む。第５図は第５Ａ図および第５Ｂ図の組合せ図、第５Ａ図
および第５Ｂ図は、ここに開示した疑似２ポート・スヌ
ーズ・キャッシュ・アーキテクチャの優先順位チェーン
を通じて第１段階中に制御信号をセットするための、高
レベル流れ図を示し、単一疑似デュアル・ポート登録簿
、ならびに再ロード及びストア・バック・バッフ１を含
む。この図はまた、比較の目的のために、従来の技術に
よる非スヌーブ１ポート・キャッシュ・アーキテクチャ
及び疑似２ポート・キャッシュ・アーキテクチャの動作
も図示する。第６図は、キャッシュ動作の第２段階中に発生可能−な
６つの可能な動作を詳しく示す、高レベル流れ図を含む
。第７図は第７Ａ図および第７Ｂ図の組合せ図、第７Ａ図
および第７Ｂ図は、本発明の原理を持つ、ここに開示し
た疑似２ポート・スヌーズ・キャッシュ・アーキテクチ
ャのｒＣＰＵ読取り／書込みキャッシュ」の高レベル機
能流れ図を含み、このアーキテクチャは、単一２ポート
登録簿ならびに適切な再ロード・ストア・ノくツク・／
（ソファを有し、従来の技術によるデュアル・ポート・
キャッシュ・アーキテクチャとほぼ同じ性能を達成する
。第５図におけるように、比較の目的のために、従来の技
術による非スヌープ１ボート・キャッシュ・アーキテク
チャ及び疑似２ポート・キャッシュ・アーキテクチャの
動作も図示する。出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション

Claims

【特許請求の範囲】

（１）大型の主メモリ及びより小型の高速度キャッシュ
・メモリを含み、前記キャッシュ・メモリは、メモリ・
バスによって前記主メモリに接続され、さらに、システ
ム・バスまたはキャッシュ・バスによって選択的にＣＰ
Ｕに接続された、少なくとも１つのＣＰＵを含む電子デ
ータ処理システム用の階層メモリ・システムであって、前記キャッシュ・メモリ・システムが、各々が共有のア
ドレス手段によってアクセス可能な３つの連想メモリ要
素、すなわちキャッシュ・メモリ、キャッシュ登録簿、
及びライン状態アレイを有し、キャッシュ・メモリ・サ
イクルごとに少なくとも１回メモリ・バスを周期的にス
ヌープするための手段を有する、前記キャッシュ・メモ
リ・システムを走査するためのメモリ制御手段を含み、
キャッシュ・メモリに記憶されるべきデータを一時的に
記憶するため、及びキャッシュ・メモリから主メモリに
転送されるべきデータを一時的に記憶するための、キャ
ッシュ・メモリに付属したバッファ手段を含み、前記キャッシュ・メモリが、単一メモリ・サイクル中に
読取り・変更・書込みを実施するための手段を有し、前記メモリ制御手段が、単一の読取り・変更・書込み・
メモリ・サイクル中にデータが前記キャッシュ・メモリ
から前記バッファ手段に読み取られ、そして前記バッフ
ァ手段から前記キャッシュ・メモリに書き込まれるよう
に動作することができ、この際に疑似２ポート動作が実
施されるという、前記の階層メモリ・システム。
（２）前記バッファ手段が、データを前記キャッシュ・
メモリから主メモリに転送するための分離したストア・
バック・バッファと、データを前記キャッシュ・メモリ
に書き込むための再ロード・バッファを含む、請求項１
に記載の階層メモリ・システム。
（３）前記メモリ制御手段が、キャッシュから主メモリ
へのデータのストア・バックが要求されるときに、メモ
リ・バスの制御がキャッシュによって得られるまで、キ
ャッシュ・メモリ内にデータ・ラインを保留するように
動作でき、そしてメモリ・バスに接続された他の何らか
の方便が同じ制御を得ることができる前に、データをキ
ャッシュ・メモリからストア・バック・バッファに、そ
してメモリ・バスに転送するように動作できる、請求項
２に記載の階層メモリ・システム。
（４）前記メモリ制御手段が、登録簿をキャッシュ・メ
モリの速度の２倍で操作するための手段、及び登録簿が
メモリ・バスを交互にスヌープし、連続サイクルでＣＰ
Ｕアクセス要求を行なうようにするための手段を含む、
請求項３に記載の階層メモリ・システム。
（５）メモリ制御手段が、スヌープ・ヒットに応答して
、スヌープ・ヒットのアドレスに対応するアドレスにお
けるライン状態アレイ中の複数の状態ビットの内容を変
えさせて、ヒットを引き起こす状況を反映させるように
動作できる手段を含む、請求項４に記載の階層メモリ・
システム。
（６）前記制御手段が、再ロード内のデータのアドレス
を、可能なヒットのために前記登録簿に記憶されたアド
レスと同時にスヌープし、そして再ロード・バッファに
記載されたデータが永久にダーティにならないように防
ぐことを含む、請求項５に記載の階層メモリ・システム
。
（７）付属の主メモリ及びＣＰＵからアクセスされたデ
ータを記憶するためのキャッシュ・メモリと、前記キャ
ッシュ・メモリと関連した場所に記憶されたデータの完
全なアドレスを記憶するためのキャッシュ登録簿、前記
登録簿を前記キャッシュ・メモリのサイクル速度の２倍
で操作するための制御手段、登録簿の内容に対するすべてのメモリ・システム機構中
のすべてのメモリ要求をスヌープし、交替登録簿サイク
ル上のＣＰＵ要求を処理するための制御手段、及びキャッシュ・メモリを制御して、疑似２ポート動作を達
成するために単一メモリ・サイクル中に読取り・変更・
書込み能力を供給する、キャッシュ・メモリ手段と関連
する入出力バッファ手段を含む、大型の階層メモリ機構
の中で使用するためのキャッシュ・メモリ・サブシステ
ム。
（８）前記キャッシュ・メモリが、読取り・変更・書込
みキャッシュ・サイクルを使用し、この場合に最初のデ
ータが前記キャッシュ・メモリから読み取られ、色々な
バッファ・レジスタから及び色々なバッファ・レジスタ
への第２のデータが単一メモリ・サイクル中に書き込ま
れることのできる、請求項７に記載のキャッシュ・メモ
リ・サブシステム。
（９）前記キャッシュ・メモリへデータの読取り及び書
込みを行なうための前記手段が、主メモリから前記キャ
ッシュにロードされるべきデータを一時的に記憶するた
めの分離した再ロード・バッファと、主メモリにストア
・バックされるべき前記キャッシュから読み取られたデ
ータを一時的に記憶するための分離したストア・バック
・バッファを含み、前記制御手段が、前記ストア・バック・バッファに記憶
されたデータが、それが前記ストア・バック・バッファ
から前記主メモリに転送される前に、前記メモリ・バス
に接続された何らかの他の方便によってメモリ内で変更
されることを防ぐように、動作することのできる手段を
含む、請求項８に記載のキャッシュ・メモリ・サブシステム。
（１０）再ロード・バッファ内に記憶されたデータの主
メモリ中におけるアドレスを、一時的に記憶するための
手段と、このアドレスを、スヌープ動作中に前記キャッシュ登録
簿中のすべてのアドレスと共に、スヌープするための手
段と、再ロード・バッファ内のいかなるデータも、それがキャ
ッシュ・メモリに転送される前にダーティにならないよ
うに防ぐための手段を含む、請求項９に記載のキャッシュ・メモリ・サブシ
ステム。
（１１）前記メモリ・サブシステムがさらに、登録簿ま
たはアレイの中のラインがアクセスされるときにはいつ
でも、前記キャッシュ登録簿及びキャッシュ・メモリの
中の各データ・ライン及びアドレスに対応する前記シス
テム制御機構によって設定可能であり、それによって同
時にアクセス可能な、複数のビット位置を有する状態機
械アレイ、及びシステムによる前記データの利用にした
がって、前記キャッシュ・メモリ中の対応するデータの
一時的な条件を反映させるために、前記状態アレイ・ビ
ットを設定するための手段を含む、請求項１０に記載の
キャッシュ・メモリ・サブシステム。
（１２）連想キャッシュ・メモリ及び関連する登録簿を
含み、前記のキャッシュ・メモリは、読取り・変更・書込み能
力を有し、この場合、読取りと書込みの動作は単一メモ
リ・サイクル内で実施可能であり、キャッシュ・メモリ
と登録簿の各エントリのために、複数の状態ビットを有
するライン状態アレイ・メモリを含む、前記キャッシュ
・メモリのための制御手段を含み、そして、前記キャッシュ・メモリ、登録簿、及び登録簿がアクセ
スされるときはいつでも、ライン状態アレイから対応す
る状態パターンをアクセスするように動作できるライン
状態アレイ、のための共通アドレス手段を含み、前記制御メモリは、単一キャッシュ・メモリ・サイクル
ごとに、２つの完全なキャッシュ登録簿サイクルを実行
するように動作することができ、代替登録簿サイクル中
に、システム・バスに対して「スヌープ」動作を実施す
るための手段を含み、そしてＣＰＵアクセス動作は介入
サイクルであり、前記制御手段は、ライン状態アレイ・メモリのアクセス
されたラインにおける対応する「状態ビット」の設定を
条件として、前記キャッシュ中で読取り／書込み動作を
実施するため、及び必要とされるときに状態ビットを選
択的に変更するための手段を持ち、そして、単一読取り・変更・書込みサイクル中に、データをキャ
ッシュ・メモリからストア・バック・バッファに転送し
、再ロード・バッファからキャッシュの同じ位置に転送
するための手段を含む、疑似２ポート・キャッシュ・メモリ・システム。
（１３）単一キャッシュ・メモリ・サイクル中にストア
・バック・バッファをリードすることによって、前記ス
トア・バック・バッファ内のデータが永久にダーティに
ならないように防ぎ、その後ただちに前記メモリ・バス
の制御を得て、他のいずれかの「バス・マスタ」が前記
バスの制御を得る前に前記データを主メモリに戻して記
憶するための、メモリ制御機構、及びキャッシュへのデ
ータ書込みが可能となったときに、キャッシュ内の交換
されるべきラインのアドレスで、状態アレイ中の「ダー
ティ」ビットにアクセスするために動作可能な手段、及
びそれに応答して、ラインがダーティであるとわかった
場合に、ストア・バック動作を要求するために動作可能
な手段を含む、請求項１２に記載の疑似２ポート・キャ
ッシュ・メモリ・システム。