JPH0659976A - 遅延プッシュをコピー・バック・データ・キャッシュに再ロードする方法 - Google Patents
遅延プッシュをコピー・バック・データ・キャッシュに再ロードする方法Info
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- JPH0659976A JPH0659976A JP3114206A JP11420691A JPH0659976A JP H0659976 A JPH0659976 A JP H0659976A JP 3114206 A JP3114206 A JP 3114206A JP 11420691 A JP11420691 A JP 11420691A JP H0659976 A JPH0659976 A JP H0659976A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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Abstract
(57)【要約】
【目的】 コピー・バック・キャッシュにおいて遅延さ
れたプッシュを再ロードするデータ・プロセッサを提供
する。 【構成】 キャッシュ「ミス」が生じた場合、キャッシ
ュ・コントローラ１４は置換するキャッシュ・ラインを
選択し、必要なキャッシュ・ラインを外部メモリから転
送するためバースト・ライン・リードを要求する。置換
のため選択されたキャッシュ・ラインのデータ入力がダ
ーティとマークされると、キャッシュ・コントローラ１
４はキャッシュ・ラインまたはそのダーティ部分をバッ
ファに「プッシュ」し、このバッファは、バス・インタ
ーフェース・コントローラ２０によるバースト・ライン
・リードが完了するまで、キャッシュ・ラインを格納す
る。バス・エラーまたはバス・キャッシュ禁止（もしく
はその他の理由）により、バースト・ライン・リードが
異常終了すると、データ・キャッシュ・コントローラ１
４はバッファ２２に格納されたキャッシュ・ラインをコ
ピー・バック・キャッシュに再ロードする。
れたプッシュを再ロードするデータ・プロセッサを提供
する。 【構成】 キャッシュ「ミス」が生じた場合、キャッシ
ュ・コントローラ１４は置換するキャッシュ・ラインを
選択し、必要なキャッシュ・ラインを外部メモリから転
送するためバースト・ライン・リードを要求する。置換
のため選択されたキャッシュ・ラインのデータ入力がダ
ーティとマークされると、キャッシュ・コントローラ１
４はキャッシュ・ラインまたはそのダーティ部分をバッ
ファに「プッシュ」し、このバッファは、バス・インタ
ーフェース・コントローラ２０によるバースト・ライン
・リードが完了するまで、キャッシュ・ラインを格納す
る。バス・エラーまたはバス・キャッシュ禁止（もしく
はその他の理由）により、バースト・ライン・リードが
異常終了すると、データ・キャッシュ・コントローラ１
４はバッファ２２に格納されたキャッシュ・ラインをコ
ピー・バック・キャッシュに再ロードする。
Description
【０００１】
【産業上の利用分野】本発明は、一般にデータ・プロセ
ッサに関し、さらに詳しくは、コピー・バック・データ
・キャッシュを有するデータ・プロセッサに関する。
ッサに関し、さらに詳しくは、コピー・バック・データ
・キャッシュを有するデータ・プロセッサに関する。
【０００２】
【従来の技術】外部メモリ・バスの帯域幅の確保は、マ
イクロプロセッサのスピードが増加するにつれて重要な
設計要件となっている。これら高速マイクロプロセッサ
では、メモリ・システムとシステム・バスを共有するマ
ルチ・プロセッサおよびＤＭＡとにかかる負担が大きく
なる。Ｍ６８０００ファミリ・マイクロプロセッサで
は、中央処理装置（ＣＰＵ）の内部で高能率パイプライ
ンを構築しているため、一般に９０〜９５％の利用率で
外部バスを利用している。システムによっては、不十分
なバス帯域幅の問題をキャッシュ方式、特に多量のデー
タ入力（例えば、バス・サイズよりかなり大きいデータ
入力）を格納するキャッシュを用いることにより、この
問題に対処している。
イクロプロセッサのスピードが増加するにつれて重要な
設計要件となっている。これら高速マイクロプロセッサ
では、メモリ・システムとシステム・バスを共有するマ
ルチ・プロセッサおよびＤＭＡとにかかる負担が大きく
なる。Ｍ６８０００ファミリ・マイクロプロセッサで
は、中央処理装置（ＣＰＵ）の内部で高能率パイプライ
ンを構築しているため、一般に９０〜９５％の利用率で
外部バスを利用している。システムによっては、不十分
なバス帯域幅の問題をキャッシュ方式、特に多量のデー
タ入力（例えば、バス・サイズよりかなり大きいデータ
入力）を格納するキャッシュを用いることにより、この
問題に対処している。
【０００３】キャッシュ方式は、ＣＰＵがメイン・メモ
リにアクセスするアクセス時間を短縮させ、システム性
能を向上させるため、コンピュータ設計者により用いら
れてきた。多くのコンピュータ・システムでは、メイン
・メモリはプロセッサのスピードに比べて遅いメモリ・
デバイスの大きなアレイによって構成されている。メイ
ン・メモリに対するアクセス期間中、スピードの遅いメ
モリ・デバイスに対応するため、プロセッサは待ち状態
を追加挿入しなくてはならない。メモリ・アクセス期間
中のシステム性能は、キャッシュを用いることにより向
上できる。メイン・メモリよりも小さくかつはるかに高
速なキャッシュは、プロセッサが頻繁に使用するデータ
や命令コードを高速で局部的に格納する。キャッシュを
有するコンピュータ・システムでは、プロセッサによる
メモリ動作は最初にキャッシュにより実行される。スピ
ードの遅いメイン・メモリは、メモリ動作がキャッシュ
により完了できない時しかプロセッサによりアクセスさ
れない。一般に、プロセッサはメモリ動作の大半をキャ
ッシュで実行する可能性が高い。従って、キャッシュを
用いるコンピュータ・システムでは、プロセッサと比較
的スピードの遅いメイン・メモリとの間の有効メモリ・
アクセス時間を短縮できる。
リにアクセスするアクセス時間を短縮させ、システム性
能を向上させるため、コンピュータ設計者により用いら
れてきた。多くのコンピュータ・システムでは、メイン
・メモリはプロセッサのスピードに比べて遅いメモリ・
デバイスの大きなアレイによって構成されている。メイ
ン・メモリに対するアクセス期間中、スピードの遅いメ
モリ・デバイスに対応するため、プロセッサは待ち状態
を追加挿入しなくてはならない。メモリ・アクセス期間
中のシステム性能は、キャッシュを用いることにより向
上できる。メイン・メモリよりも小さくかつはるかに高
速なキャッシュは、プロセッサが頻繁に使用するデータ
や命令コードを高速で局部的に格納する。キャッシュを
有するコンピュータ・システムでは、プロセッサによる
メモリ動作は最初にキャッシュにより実行される。スピ
ードの遅いメイン・メモリは、メモリ動作がキャッシュ
により完了できない時しかプロセッサによりアクセスさ
れない。一般に、プロセッサはメモリ動作の大半をキャ
ッシュで実行する可能性が高い。従って、キャッシュを
用いるコンピュータ・システムでは、プロセッサと比較
的スピードの遅いメイン・メモリとの間の有効メモリ・
アクセス時間を短縮できる。
【０００４】キャッシュは、多数の異なる特徴に応じて
高度に最適化することができる。キャッシュの性能と設
計の複雑性とに影響を及ぼす重要な特徴の１つとして、
プロセッサによる書き込みの処理または別のバス・マス
タがある。ある１つのデータまたは命令コードについて
２つのコピー、すなわちメイン・メモリ内の１つとキャ
ッシュ内のコピーとが存在するため、メイン・メモリま
たはキャッシュのいずれかに書き込むと、これら２つの
記憶装置の間に不整合が生じる。例えば、特定のデータ
は、キャッシュおよびメイン・メモリの両方において所
定アドレスに格納される。プロセッサが所定アドレスに
書き込む間、プロセッサはまずキャッシュの内容からア
ドレスを調べる。キャッシュにおいてアドレスが割り出
されると、プロセッサは所定のアドレスにおいてキャッ
シュに新たなデータの書き込みを開始する。その結果、
キャッシュにおいてデータは修正されるが、メイン・メ
モリのデータは修正されず、従って、キャッシュとメイ
ン・メモリとの間に不整合が生じる。
高度に最適化することができる。キャッシュの性能と設
計の複雑性とに影響を及ぼす重要な特徴の１つとして、
プロセッサによる書き込みの処理または別のバス・マス
タがある。ある１つのデータまたは命令コードについて
２つのコピー、すなわちメイン・メモリ内の１つとキャ
ッシュ内のコピーとが存在するため、メイン・メモリま
たはキャッシュのいずれかに書き込むと、これら２つの
記憶装置の間に不整合が生じる。例えば、特定のデータ
は、キャッシュおよびメイン・メモリの両方において所
定アドレスに格納される。プロセッサが所定アドレスに
書き込む間、プロセッサはまずキャッシュの内容からア
ドレスを調べる。キャッシュにおいてアドレスが割り出
されると、プロセッサは所定のアドレスにおいてキャッ
シュに新たなデータの書き込みを開始する。その結果、
キャッシュにおいてデータは修正されるが、メイン・メ
モリのデータは修正されず、従って、キャッシュとメイ
ン・メモリとの間に不整合が生じる。
【０００５】プロセッサ書き込み中におけるキャッシュ
とメイン・メモリとの間の不整合は、２つの手法を用い
て対処できる。第１の手法では、「ライト・スルー（ｗ
ｒｉｔｅ−ｔｈｒｏｕｇｈ）」キャッシュ方式により、
プロセッサ書き込み期間中にキャッシュとメイン・メモ
リの両方に書き込み、キャッシュとメイン・メモリとの
間の整合性を保証する。キャッシュおよびメイン・メモ
リの内容は、常に同一であり、従ってこの２つの記憶装
置は常に整合性を維持している。第２の手法では、「ラ
イト・バック（ｗｒｉｔｅ−ｂａｃｋ）」または「コピ
ー・バック（ｃｏｐｙ−ｂａｃｋ）」キャッシュ方式に
より、キャッシュだけに書き込み、プロセッサによって
変更されたキャッシュ入力を指定する「ダーティ・ビッ
ト（ｄｉｒｔｙ ｂｉｔｓ）」を設定することで、プロ
セッサの書き込みに対処している。次にプロセッサがキ
ャッシュにアクセスを試みると、「キャッシュ・ミス
（ｃａｃｈｅ ｍｉｓｓ）」が生じ、置換アルゴリズム
により置換されるダーティ・キャッシュ入力を選択し
て、ダーティ・キャッシュ入力全体またはダーティ部分
をメイン・メモリに「プッシュ」（転送）する。新たな
データは、ダーティ入力によって空白となった番地おい
てキャッシュに書き込まれる。一般に、これらのプロセ
ッサはキャッシュ・ライン全体をメイン・メモリにバー
スト・ライト転送することによってダーティ・キャッシ
ュ入力をアンロードする。キャッシュ入力はシステム・
バス・サイズよりもかなり大きいので、キャッシュ・ラ
イン全体をメイン・メモリにバースト書き込みするに
は、バス帯域幅のかなりの部分を使用する。
とメイン・メモリとの間の不整合は、２つの手法を用い
て対処できる。第１の手法では、「ライト・スルー（ｗ
ｒｉｔｅ−ｔｈｒｏｕｇｈ）」キャッシュ方式により、
プロセッサ書き込み期間中にキャッシュとメイン・メモ
リの両方に書き込み、キャッシュとメイン・メモリとの
間の整合性を保証する。キャッシュおよびメイン・メモ
リの内容は、常に同一であり、従ってこの２つの記憶装
置は常に整合性を維持している。第２の手法では、「ラ
イト・バック（ｗｒｉｔｅ−ｂａｃｋ）」または「コピ
ー・バック（ｃｏｐｙ−ｂａｃｋ）」キャッシュ方式に
より、キャッシュだけに書き込み、プロセッサによって
変更されたキャッシュ入力を指定する「ダーティ・ビッ
ト（ｄｉｒｔｙ ｂｉｔｓ）」を設定することで、プロ
セッサの書き込みに対処している。次にプロセッサがキ
ャッシュにアクセスを試みると、「キャッシュ・ミス
（ｃａｃｈｅ ｍｉｓｓ）」が生じ、置換アルゴリズム
により置換されるダーティ・キャッシュ入力を選択し
て、ダーティ・キャッシュ入力全体またはダーティ部分
をメイン・メモリに「プッシュ」（転送）する。新たな
データは、ダーティ入力によって空白となった番地おい
てキャッシュに書き込まれる。一般に、これらのプロセ
ッサはキャッシュ・ライン全体をメイン・メモリにバー
スト・ライト転送することによってダーティ・キャッシ
ュ入力をアンロードする。キャッシュ入力はシステム・
バス・サイズよりもかなり大きいので、キャッシュ・ラ
イン全体をメイン・メモリにバースト書き込みするに
は、バス帯域幅のかなりの部分を使用する。
【０００６】
【発明が解決しようとする課題】最小限のバス帯域幅で
性能を向上させるため、マイクロプロセッサおよびコン
ピュータシステムでは、コピー・バック・データ・キャ
ッシュの多用化が進んでいる。コピー・バック・データ
・キャッシュは、置換キャッシュ入力のロードが完了す
るまで、ダーティ・データのプッシュを遅延することが
できる。メモリからのライン・リードが完了するまでラ
イン「プッシュ」を遅延させるこの手順では、プッシュ
された入力をバッファする必要がある。外部バスの問題
（例えばバス・エラーまたはバス・キャッシュ禁止）が
原因で、キャッシュをロードするためライン・リードに
失敗すると、置換される入力をライン・「プッシュ」す
る性能により、別の例外状態（すなわち、別のバス・エ
ラー）が生じる可能性がある。さらに、ライン「プッシ
ュ」を続けると、データ・キャッシュから再び必要とな
りうる入力を不必要に排出すことになり、従ってシステ
ム性能に支障（ｓｙｓｔｅｍ ｐｅｒｆｏｒｍａｎｃｅ
ｐｅｎａｌｔｙ）をきたす。従って、コピー・バック
書き込み方式を効率よく使用するには、ライン・リード
・バス転送の異常終了によりキャッシュ・ロードできな
い際に、プッシュ・バッファの利用を最適化するメカニ
ズムが必要となる。
性能を向上させるため、マイクロプロセッサおよびコン
ピュータシステムでは、コピー・バック・データ・キャ
ッシュの多用化が進んでいる。コピー・バック・データ
・キャッシュは、置換キャッシュ入力のロードが完了す
るまで、ダーティ・データのプッシュを遅延することが
できる。メモリからのライン・リードが完了するまでラ
イン「プッシュ」を遅延させるこの手順では、プッシュ
された入力をバッファする必要がある。外部バスの問題
（例えばバス・エラーまたはバス・キャッシュ禁止）が
原因で、キャッシュをロードするためライン・リードに
失敗すると、置換される入力をライン・「プッシュ」す
る性能により、別の例外状態（すなわち、別のバス・エ
ラー）が生じる可能性がある。さらに、ライン「プッシ
ュ」を続けると、データ・キャッシュから再び必要とな
りうる入力を不必要に排出すことになり、従ってシステ
ム性能に支障（ｓｙｓｔｅｍ ｐｅｒｆｏｒｍａｎｃｅ
ｐｅｎａｌｔｙ）をきたす。従って、コピー・バック
書き込み方式を効率よく使用するには、ライン・リード
・バス転送の異常終了によりキャッシュ・ロードできな
い際に、プッシュ・バッファの利用を最適化するメカニ
ズムが必要となる。
【０００７】従って、本発明の目的は、キャッシュ利用
を最適化する改善されたデータ・プロセッサを提供する
ことである。
を最適化する改善されたデータ・プロセッサを提供する
ことである。
【０００８】本発明の他の目的は、データ・キャッシュ
入力をロードすることにより生じるダーティ・データの
プッシュを遅延できるコピー・バック・データ・キャッ
シュを有する改善されたデータ・プロセッサを提供する
ことである。
入力をロードすることにより生じるダーティ・データの
プッシュを遅延できるコピー・バック・データ・キャッ
シュを有する改善されたデータ・プロセッサを提供する
ことである。
【０００９】さらに本発明の目的は、コピー・バック・
データ・キャッシュの維持に起因する複数の同時例外状
態の可能性を除外する改善されたデータ・プロセッサを
提供することである。
データ・キャッシュの維持に起因する複数の同時例外状
態の可能性を除外する改善されたデータ・プロセッサを
提供することである。
【００１０】
【課題を解決するための手段】本発明のこれらおよび他
の目的は、バス・インターフェース・コントローラを有
するデータ・プロセッサによって実現され、ここでバス
・インターフェース・コントローラはシステム・バスを
介して外部メモリに結合され、キャッシュ・コントロー
ラからのライン・リード転送要求に応答して、外部メモ
リから複数のアドレス指定可能なデータ入力を取り出
し、その複数のアドレス指定可能なデータ入力をコピー
・バック・キャッシュ・メモリにロードし、かつキャッ
シュ・コントローラからのライト転送要求に応答して、
選択されたアドレス指定可能なダーティ・データをキャ
ッシュメモリを一時的に格納するレジスタから外部メモ
リに転送する。ライン・リード転送の異常終了が発生す
ると、キャッシュ・メモリには選択されたアドレス指定
可能なダーティ・データ入力が再ロードされる。ライン
・リード転送要求および第１リード・アドレスは、置換
のために選択されたアドレス指定可能なダーティ・デー
タ入力がキャッシュ・コントローラによりキャッシュ・
メモリにおいて無効にされ、かつ格納レジスタに書き込
まれる時、バス・インターフェース・ユニットに同時に
転送される。選択されたアドレス指定可能なダーティ・
データ入力は、バス・インターフェース・コントローラ
がライン・リード転送の異常終了を表示し、かつ選択さ
れたアドレス指定可能なダーティ・データ入力がキャッ
シュ・コントローラによりキャッシュ・メモリにおいて
再有効化される時、格納レジスタからキャッシュ・メモ
リに再ロードされる。
の目的は、バス・インターフェース・コントローラを有
するデータ・プロセッサによって実現され、ここでバス
・インターフェース・コントローラはシステム・バスを
介して外部メモリに結合され、キャッシュ・コントロー
ラからのライン・リード転送要求に応答して、外部メモ
リから複数のアドレス指定可能なデータ入力を取り出
し、その複数のアドレス指定可能なデータ入力をコピー
・バック・キャッシュ・メモリにロードし、かつキャッ
シュ・コントローラからのライト転送要求に応答して、
選択されたアドレス指定可能なダーティ・データをキャ
ッシュメモリを一時的に格納するレジスタから外部メモ
リに転送する。ライン・リード転送の異常終了が発生す
ると、キャッシュ・メモリには選択されたアドレス指定
可能なダーティ・データ入力が再ロードされる。ライン
・リード転送要求および第１リード・アドレスは、置換
のために選択されたアドレス指定可能なダーティ・デー
タ入力がキャッシュ・コントローラによりキャッシュ・
メモリにおいて無効にされ、かつ格納レジスタに書き込
まれる時、バス・インターフェース・ユニットに同時に
転送される。選択されたアドレス指定可能なダーティ・
データ入力は、バス・インターフェース・コントローラ
がライン・リード転送の異常終了を表示し、かつ選択さ
れたアドレス指定可能なダーティ・データ入力がキャッ
シュ・コントローラによりキャッシュ・メモリにおいて
再有効化される時、格納レジスタからキャッシュ・メモ
リに再ロードされる。
【００１１】
【実施例】図１は、本発明を実現するデータ処理システ
ム１０の好適な実施例を示すブロック図である。ここ
で、データ処理システム１０は、ＣＰＵ１２，データ・
キャッシュ・コントローラ１４，データ・キャッシュ１
６，内部バス１８，バス・インターフェース・コントロ
ーラ２０，バッファ２２，システム・バス２４，メイン
・メモリ２６，ＤＭＡユニット２８，ディスク３０およ
びアドレス・レジスタ３２からなる。データ処理システ
ム１０は、典型的なユニ・プロセッサ・システムを示
し、本発明に対応可能な単一キャッシュを用いている。
好適な実施例では、内部バスはｎバイト幅で、ｎバイト
はＣＰＵ１２の最大固有データ・タイプのデータ幅（す
なわち４バイト）を示し、システム・バス２４はｍバイ
ト幅で、ｍバイトはデータ・キャッシュ１６の単一ライ
ンのデータ幅（すなわち１６バイト）を示す。図示の例
では、ＣＰＵ１２は、所定の命令セットを実行する従来
の実行ユニットを有する第１内部機能ユニットである。
データ・キャッシュ・コントローラ１４は、バス・イン
ターフェース・コントローラ２０およびＣＰＵ１２から
制御信号を受け取り、データ・キャッシュ１６とＣＰＵ
１２とバス・インターフェース・コントローラ２０との
間のデータ転送を管理する第２内部機能ユニットであ
る。データ・キャッシュ１６は、データ・キャッシュ・
コントローラ１４、バッファ２２および内部バス１８に
結合される第３機能ユニットである。
ム１０の好適な実施例を示すブロック図である。ここ
で、データ処理システム１０は、ＣＰＵ１２，データ・
キャッシュ・コントローラ１４，データ・キャッシュ１
６，内部バス１８，バス・インターフェース・コントロ
ーラ２０，バッファ２２，システム・バス２４，メイン
・メモリ２６，ＤＭＡユニット２８，ディスク３０およ
びアドレス・レジスタ３２からなる。データ処理システ
ム１０は、典型的なユニ・プロセッサ・システムを示
し、本発明に対応可能な単一キャッシュを用いている。
好適な実施例では、内部バスはｎバイト幅で、ｎバイト
はＣＰＵ１２の最大固有データ・タイプのデータ幅（す
なわち４バイト）を示し、システム・バス２４はｍバイ
ト幅で、ｍバイトはデータ・キャッシュ１６の単一ライ
ンのデータ幅（すなわち１６バイト）を示す。図示の例
では、ＣＰＵ１２は、所定の命令セットを実行する従来
の実行ユニットを有する第１内部機能ユニットである。
データ・キャッシュ・コントローラ１４は、バス・イン
ターフェース・コントローラ２０およびＣＰＵ１２から
制御信号を受け取り、データ・キャッシュ１６とＣＰＵ
１２とバス・インターフェース・コントローラ２０との
間のデータ転送を管理する第２内部機能ユニットであ
る。データ・キャッシュ１６は、データ・キャッシュ・
コントローラ１４、バッファ２２および内部バス１８に
結合される第３機能ユニットである。
【００１２】また、データ・キャッシュ・コントローラ
１４は、バス・スヌーピング（ｂｕｓ ｓｎｏｏｐｉｎ
ｇ）に対応しており、共願の第０７／３５１，８９８号
「同時リードおよび無効メモリ動作用データ・バス・ス
ヌープ・コントローラ（ＡＤａｔａ Ｂｕｓ Ｓｎｏｏ
ｐ Ｃｏｎｔｒｏｌｌｅｒ ｆｏｒ Ｃｏｎｃｕｒｒｅ
ｎｔ Ｒｅａｄ ａｎｄ Ｉｎｖａｌｉｄａｔｅ ｍｅ
ｍｏｒｙ Ｏｐｅｒａｔｉｏｎ）」Ｗｉｌｌｉａｍ Ｌ
ｅｄｂｅｔｔｅｒ ｅｔ ａｌで開示されているよう
に、ＣＰＵ１２がカーレント・バス・マスタでない場
合、システム・バス２４を監視することにより、データ
・キャッシュ１６とメイン・メモリ２６との間の整合性
を維持する。データ・キャッシュ１６は、データ・キャ
ッシュ・コントローラ１４、バッファ２２および内部バ
ス１８に結合される第３機能ユニットである。データ・
キャッシュ１６は、キャッシュに対する読み取り、書き
込み、更新、無効化および排出（ｆｌｕｓｈ）を行うの
に必要な適切なロジックを有する。好適な実施例では、
３つの内部機能ユニットが同時に動作して、最大限の性
能を維持する。
１４は、バス・スヌーピング（ｂｕｓ ｓｎｏｏｐｉｎ
ｇ）に対応しており、共願の第０７／３５１，８９８号
「同時リードおよび無効メモリ動作用データ・バス・ス
ヌープ・コントローラ（ＡＤａｔａ Ｂｕｓ Ｓｎｏｏ
ｐ Ｃｏｎｔｒｏｌｌｅｒ ｆｏｒ Ｃｏｎｃｕｒｒｅ
ｎｔ Ｒｅａｄ ａｎｄ Ｉｎｖａｌｉｄａｔｅ ｍｅ
ｍｏｒｙ Ｏｐｅｒａｔｉｏｎ）」Ｗｉｌｌｉａｍ Ｌ
ｅｄｂｅｔｔｅｒ ｅｔ ａｌで開示されているよう
に、ＣＰＵ１２がカーレント・バス・マスタでない場
合、システム・バス２４を監視することにより、データ
・キャッシュ１６とメイン・メモリ２６との間の整合性
を維持する。データ・キャッシュ１６は、データ・キャ
ッシュ・コントローラ１４、バッファ２２および内部バ
ス１８に結合される第３機能ユニットである。データ・
キャッシュ１６は、キャッシュに対する読み取り、書き
込み、更新、無効化および排出（ｆｌｕｓｈ）を行うの
に必要な適切なロジックを有する。好適な実施例では、
３つの内部機能ユニットが同時に動作して、最大限の性
能を維持する。
【００１３】好適な実施例では、データ・キャッシュ１
６は、４つの１６バイト・キャッシュ・ラインを６４セ
ット有する４方向セット連想型キャッシュ（４−ｗａｙ
ｓｅｔ−ａｓｓｏｃｉａｔｉｖｅ ｃａｃｈｅ）であ
り、ここで各キャッシュ・ラインは４つのロングワード
（ＬＷ１〜ＬＷ４）から成り、各ロングワード（ＬＷ）
は連続した３２ビットからなる。従って、データ・キャ
ッシュ１６の総記憶容量は４ＫＢである。図２に示すよ
うに、各キャッシュ・ライン３２に対してアドレス（Ｔ
ＡＧ）およびステータス情報が関連している。各キャッ
シュ・ライン３２に対するステータス情報は、ライン毎
の有効性（第１状態入力）とデータ・キャッシュ・ライ
ン３２の各ロングワード（ＬＷ）に対するライト・ステ
ータス−「ダーティネス（ｄｉｒｔｉｎｅｓｓ）」（第
２状態入力）とから成る。従って、データ・キャッシュ
・ライン３２は、図２に示すように、第１ＶＡＬＩＤ
（Ｖ）ビットと各ロングワード（ＬＷ１〜ＬＷ４）に関
連したＤＩＲＴＹ（Ｄ）ビットとを有する。各データ・
キャッシュ・ライン３２に対して３つの状態、ＶＡＬＩ
Ｄ，ＩＮＶＡＬＩＤおよびＤＩＲＴＹが存在しうる。Ｖ
ＡＬＩＤビットがクリアの場合、キャッシュ・ラインに
はデータ４が格納されておらず、これはＩＮＶＡＬＩＤ
状態を意味する。ＶＡＬＩＤ（Ｖ）ビットがセットさ
れ、またＤＩＲＴＹビットがセットされていない場合、
データ・キャッシュ・ライン３２は有効となり、メイン
・メモリ２６において対応するメモリ番地に格納された
データと整合したデータがデータ・キャッシュ・ライン
３２に入る。ＶＡＬＩＤビットがセットされ、またＤＩ
ＲＴＹビットの１つがセットされると、キャッシュ・ラ
インのデータは有効となるが、メモリ２６とは不整合と
なる。ダーティ・キャッシュ入力をアンロードするのに
必要なメモリ・アクセスの回数を最小限に抑えるため複
数のＤＩＲＴＹビットを使用することは、共願の第０７
／３５１，８９９号「合成サイズ・データ・キャッシュ
・ステータス・フィールド（Ｍｉｘｅｄ Ｓｉｚｅ Ｄ
ａｔａ Ｃａｃｈｅ Ｓｔａｔｕｓ Ｆｉｅｌｄ）」Ｒ
ｏｂｉｎ Ｗ．Ｅｄｅｎｆｉｅｌｄ ｅｔ ａｌに開示
されている。
６は、４つの１６バイト・キャッシュ・ラインを６４セ
ット有する４方向セット連想型キャッシュ（４−ｗａｙ
ｓｅｔ−ａｓｓｏｃｉａｔｉｖｅ ｃａｃｈｅ）であ
り、ここで各キャッシュ・ラインは４つのロングワード
（ＬＷ１〜ＬＷ４）から成り、各ロングワード（ＬＷ）
は連続した３２ビットからなる。従って、データ・キャ
ッシュ１６の総記憶容量は４ＫＢである。図２に示すよ
うに、各キャッシュ・ライン３２に対してアドレス（Ｔ
ＡＧ）およびステータス情報が関連している。各キャッ
シュ・ライン３２に対するステータス情報は、ライン毎
の有効性（第１状態入力）とデータ・キャッシュ・ライ
ン３２の各ロングワード（ＬＷ）に対するライト・ステ
ータス−「ダーティネス（ｄｉｒｔｉｎｅｓｓ）」（第
２状態入力）とから成る。従って、データ・キャッシュ
・ライン３２は、図２に示すように、第１ＶＡＬＩＤ
（Ｖ）ビットと各ロングワード（ＬＷ１〜ＬＷ４）に関
連したＤＩＲＴＹ（Ｄ）ビットとを有する。各データ・
キャッシュ・ライン３２に対して３つの状態、ＶＡＬＩ
Ｄ，ＩＮＶＡＬＩＤおよびＤＩＲＴＹが存在しうる。Ｖ
ＡＬＩＤビットがクリアの場合、キャッシュ・ラインに
はデータ４が格納されておらず、これはＩＮＶＡＬＩＤ
状態を意味する。ＶＡＬＩＤ（Ｖ）ビットがセットさ
れ、またＤＩＲＴＹビットがセットされていない場合、
データ・キャッシュ・ライン３２は有効となり、メイン
・メモリ２６において対応するメモリ番地に格納された
データと整合したデータがデータ・キャッシュ・ライン
３２に入る。ＶＡＬＩＤビットがセットされ、またＤＩ
ＲＴＹビットの１つがセットされると、キャッシュ・ラ
インのデータは有効となるが、メモリ２６とは不整合と
なる。ダーティ・キャッシュ入力をアンロードするのに
必要なメモリ・アクセスの回数を最小限に抑えるため複
数のＤＩＲＴＹビットを使用することは、共願の第０７
／３５１，８９９号「合成サイズ・データ・キャッシュ
・ステータス・フィールド（Ｍｉｘｅｄ Ｓｉｚｅ Ｄ
ａｔａ Ｃａｃｈｅ Ｓｔａｔｕｓ Ｆｉｅｌｄ）」Ｒ
ｏｂｉｎ Ｗ．Ｅｄｅｎｆｉｅｌｄ ｅｔ ａｌに開示
されている。
【００１４】好適な実施例では、データ・キャッシュ１
６は、ページ毎にコピー・バック・ライト方式をサポー
トしている。コピー・バック・ライト方式により、修正
されたキャッシュ・ライン３２はメモリ２４に「コピー
・バック」され、その後新たなキャッシュ・ラインでオ
ーバーライトされる。従って、ページが「コピー・バッ
ク」として指定され、ライト「ヒット」がデータ・キャ
ッシュ１６で生じた場合、ＣＰＵ１２は対応するデータ
・キャッシュ・ライン３２を更新し、データ・キャッシ
ュ・コントローラ１４は修正されたロングワード（ＬＷ
１〜ＬＷ４）のＤＩＲＴＹビットをセットする。そうす
ることで、データ・キャッシュ・コントローラ１４は、
データ・キャッシュ１６の修正された入力とメモリ２６
における対応する入力との間の不整合を表示する。コピ
ー・バック・ライト方式では、修正されたキャッシュ・
ライン３２が置換のため選択されてから、ＣＰＵ１２は
メモリ２４を更新するためバス・ライト・サイクルを実
行する。ライト「ミス」がデータ・キャッシュ１６で生
じ、修正されたデータ・キャッシュ・ライン３２が置換
のため選択されると、データ・キャッシュ・コントロー
ラ１４はプッシュ・バッファ２２ｂを介して修正（ＤＩ
ＲＴＹ）キャッシュ・ライン３２をメモリ２４にプッシ
ュ・アウトする。本発明では、修正（ＤＩＲＴＹ）キャ
ッシュ・ライン３２がメモリ２４にプッシュ・アウトさ
れる前に、データ・キャッシュ・コントローラ１４は
（メモリ２４から）新たなデータ・キャッシュ・ライン
３２を取り出す。
６は、ページ毎にコピー・バック・ライト方式をサポー
トしている。コピー・バック・ライト方式により、修正
されたキャッシュ・ライン３２はメモリ２４に「コピー
・バック」され、その後新たなキャッシュ・ラインでオ
ーバーライトされる。従って、ページが「コピー・バッ
ク」として指定され、ライト「ヒット」がデータ・キャ
ッシュ１６で生じた場合、ＣＰＵ１２は対応するデータ
・キャッシュ・ライン３２を更新し、データ・キャッシ
ュ・コントローラ１４は修正されたロングワード（ＬＷ
１〜ＬＷ４）のＤＩＲＴＹビットをセットする。そうす
ることで、データ・キャッシュ・コントローラ１４は、
データ・キャッシュ１６の修正された入力とメモリ２６
における対応する入力との間の不整合を表示する。コピ
ー・バック・ライト方式では、修正されたキャッシュ・
ライン３２が置換のため選択されてから、ＣＰＵ１２は
メモリ２４を更新するためバス・ライト・サイクルを実
行する。ライト「ミス」がデータ・キャッシュ１６で生
じ、修正されたデータ・キャッシュ・ライン３２が置換
のため選択されると、データ・キャッシュ・コントロー
ラ１４はプッシュ・バッファ２２ｂを介して修正（ＤＩ
ＲＴＹ）キャッシュ・ライン３２をメモリ２４にプッシ
ュ・アウトする。本発明では、修正（ＤＩＲＴＹ）キャ
ッシュ・ライン３２がメモリ２４にプッシュ・アウトさ
れる前に、データ・キャッシュ・コントローラ１４は
（メモリ２４から）新たなデータ・キャッシュ・ライン
３２を取り出す。
【００１５】動作中、ＣＰＵ１２はデータ・コントロー
ラ１４に対してライト要求を出し、同時にアドレス・レ
ジスタ３２に対してライト・アドレスを送出する。好適
な実施例では、データ・キャッシュ１６は物理キャッシ
ュであり、従って、ライト・アドレスは変換ルック・ア
サイド・バッファ（ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋ
−ａｓｉｄｅ ｂｕｆｆｅｒ：ＴＬＢ）３４によって変
換され、対応する物理アドレスとなる。ＴＬＢ３４は、
オペランド・アドレスの所定の数の上位アドレス・ビッ
トを物理アドレスに変換し、同時にその物理アドレスを
データ・キャッシュ・コントローラ１４とバス・インタ
ーフェース・コントローラ２０とに転送する。また、デ
ータ・キャッシュ１６は、ＴＬＢ３４により生成された
物理アドレスを受け取り、その物理アドレスをデータ・
キャッシュ１６に格納されたタグ・アドレス・セット
（ａ ｓｅｔ ｏｆ ｔａｇ ａｄｄｒｅｓｓｅｓ）と
照合する。照合によりアドレスが一致した場合、キャッ
シュ「ヒット」が生じ、データ・キャッシュ１６はデー
タ・キャッシュ・コントローラ１４に対してＨＩＴ信号
をアサートする。ＨＩＴ信号に応答して、データ・キャ
ッシュ・コントローラ１４はＣＡＣＨＥ ＣＯＮＴＲＯ
Ｌ信号をアサートし、それによりデータ・キャッシュ１
６は内部バス１８からデータをロードすることが可能と
なる。キャッシュ・ロードが完了すると、データ・キャ
ッシュ・コントローラ１４は、データ・キャッシュ・ラ
イン１６の適当なロングワードのＤＩＲＴＹビットをセ
ットする。データ・キャッシュ・コントローラ１４は、
このように書き込まれた各データ・キャッシュ・ライン
１６に対し（ＤＩＲＴＹ）とマークする。ＣＰＵ１２は
メモリ２６を更新するために同時バス・ライト・サイク
ルを実行しないので、修正キャッシュ・ライン３２に格
納されたデータは、メモリ２６において対応するメモリ
番地に格納されたデータとは不整合となる。従って、デ
ータ・キャッシュ・ライン３２の少なくとも一部は、Ｄ
ＩＲＴＹ状態にある。修正データ・キャッシュ・ライン
３２は、ＤＩＲＴＹデータ入力が置換のため選択される
かあるいはＣＰＵ１２によって無効にされるまでＤＩＲ
ＴＹ状態に維持される。
ラ１４に対してライト要求を出し、同時にアドレス・レ
ジスタ３２に対してライト・アドレスを送出する。好適
な実施例では、データ・キャッシュ１６は物理キャッシ
ュであり、従って、ライト・アドレスは変換ルック・ア
サイド・バッファ（ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋ
−ａｓｉｄｅ ｂｕｆｆｅｒ：ＴＬＢ）３４によって変
換され、対応する物理アドレスとなる。ＴＬＢ３４は、
オペランド・アドレスの所定の数の上位アドレス・ビッ
トを物理アドレスに変換し、同時にその物理アドレスを
データ・キャッシュ・コントローラ１４とバス・インタ
ーフェース・コントローラ２０とに転送する。また、デ
ータ・キャッシュ１６は、ＴＬＢ３４により生成された
物理アドレスを受け取り、その物理アドレスをデータ・
キャッシュ１６に格納されたタグ・アドレス・セット
（ａ ｓｅｔ ｏｆ ｔａｇ ａｄｄｒｅｓｓｅｓ）と
照合する。照合によりアドレスが一致した場合、キャッ
シュ「ヒット」が生じ、データ・キャッシュ１６はデー
タ・キャッシュ・コントローラ１４に対してＨＩＴ信号
をアサートする。ＨＩＴ信号に応答して、データ・キャ
ッシュ・コントローラ１４はＣＡＣＨＥ ＣＯＮＴＲＯ
Ｌ信号をアサートし、それによりデータ・キャッシュ１
６は内部バス１８からデータをロードすることが可能と
なる。キャッシュ・ロードが完了すると、データ・キャ
ッシュ・コントローラ１４は、データ・キャッシュ・ラ
イン１６の適当なロングワードのＤＩＲＴＹビットをセ
ットする。データ・キャッシュ・コントローラ１４は、
このように書き込まれた各データ・キャッシュ・ライン
１６に対し（ＤＩＲＴＹ）とマークする。ＣＰＵ１２は
メモリ２６を更新するために同時バス・ライト・サイク
ルを実行しないので、修正キャッシュ・ライン３２に格
納されたデータは、メモリ２６において対応するメモリ
番地に格納されたデータとは不整合となる。従って、デ
ータ・キャッシュ・ライン３２の少なくとも一部は、Ｄ
ＩＲＴＹ状態にある。修正データ・キャッシュ・ライン
３２は、ＤＩＲＴＹデータ入力が置換のため選択される
かあるいはＣＰＵ１２によって無効にされるまでＤＩＲ
ＴＹ状態に維持される。
【００１６】通常動作中、ＣＰＵ１２はデータ・キャッ
シュ・コントローラ１４にリード要求またはライト要求
を出し、対応する論理アドレスをアドレス・レジスタ３
２を介してＴＬＢ３４に転送する。前述のように、論理
アドレスは対応する物理アドレスに変換され、データ・
キャッシュ１６の選択されたＴＡＧアドレス・セットと
照合される。照合の結果、アドレスが一致しない場合、
キャッシュ「ミス」が生じ、データ・キャッシュ１６は
ＭＩＳＳ信号をアサートする。ＭＩＳＳ信号に応答し
て、データ・キャッシュ・コントローラ１４は置換アル
ゴリズムを用いて置換されるデータ・キャッシュ・ライ
ン３２を選択する。データ・キャッシュ・ライン３２を
選択すると、データ・キャッシュ・コントローラ１４は
データ・キャッシュ・ライン３２に置かれたステータス
情報を読み取る。ＤＩＲＴＹ（修正）データ・キャッシ
ュ・ライン３２（ステータス情報により表示される）が
置換のため選択されると、ＤＩＲＴＹデータはメモリ２
４に「コピー・バック」されなければならない。
シュ・コントローラ１４にリード要求またはライト要求
を出し、対応する論理アドレスをアドレス・レジスタ３
２を介してＴＬＢ３４に転送する。前述のように、論理
アドレスは対応する物理アドレスに変換され、データ・
キャッシュ１６の選択されたＴＡＧアドレス・セットと
照合される。照合の結果、アドレスが一致しない場合、
キャッシュ「ミス」が生じ、データ・キャッシュ１６は
ＭＩＳＳ信号をアサートする。ＭＩＳＳ信号に応答し
て、データ・キャッシュ・コントローラ１４は置換アル
ゴリズムを用いて置換されるデータ・キャッシュ・ライ
ン３２を選択する。データ・キャッシュ・ライン３２を
選択すると、データ・キャッシュ・コントローラ１４は
データ・キャッシュ・ライン３２に置かれたステータス
情報を読み取る。ＤＩＲＴＹ（修正）データ・キャッシ
ュ・ライン３２（ステータス情報により表示される）が
置換のため選択されると、ＤＩＲＴＹデータはメモリ２
４に「コピー・バック」されなければならない。
【００１７】要するに、置換のために選択されたデータ
・キャッシュ・ライン３２がＤＩＲＴＹの場合、データ
・キャッシュ・コントローラ１４はＤＩＲＴＹデータを
選択されたキャッシュ・ライン３２からプッシュ・バッ
ファ２２ｂにプッシュする。同時に、データ・キャッシ
ュ・コントローラ１４は、キャッシュ・ライン・リード
を実行し、ＣＰＵ１２が要求するデータ・キャッシュ・
ライン３２を取り出すため外部バス転送を要求する。デ
ータ・キャッシュ・コントローラ１４は、ＣＯＮＴＲＯ
Ｌ信号をアサートし、その結果、置換のため選択された
データ・キャッシュ・ライン３２（ＴＡＧおよびステー
タス情報を含む）をデータ・キャッシュ１６からプッシ
ュ・アウト（転送）し、プッシュ・バッファ２２ｂに入
れる。そうすることで、データ・キャッシュ・コントロ
ーラ１４は、データ・キャッシュ１６における対応する
ＶＡＬＩＤビットをクリアする。従って、データ・キャ
ッシュ・コントローラ１４は、ＤＩＲＴＹデータをプッ
シュ・バッファ２２ｂにロードし、同時に第１ＢＵＲＳ
Ｔ ＲＥＡＤ ＲＥＱＵＥＳＴ信号をアサートする。キ
ャッシュ・ライン・リードの外部バス・サイクル中に、
プッシュ・バッファ２２ｂを同時にロードすることによ
り、ＤＩＲＴＹデータを「プッシュ」してもＣＰＵ１２
は機能停止しないことが保証される。プッシュ・バッフ
ァ２２ｂが満杯になると、データ・キャッシュ・コント
ローラ１４はＢＵＲＳＴ ＷＲＩＴＥＲＥＱＵＥＳＴ信
号をバス・インターフェース・コントローラ２０に生成
し、プッシュ・バッファ２２ｂに格納された情報の転送
（プッシュ）を要求する。
・キャッシュ・ライン３２がＤＩＲＴＹの場合、データ
・キャッシュ・コントローラ１４はＤＩＲＴＹデータを
選択されたキャッシュ・ライン３２からプッシュ・バッ
ファ２２ｂにプッシュする。同時に、データ・キャッシ
ュ・コントローラ１４は、キャッシュ・ライン・リード
を実行し、ＣＰＵ１２が要求するデータ・キャッシュ・
ライン３２を取り出すため外部バス転送を要求する。デ
ータ・キャッシュ・コントローラ１４は、ＣＯＮＴＲＯ
Ｌ信号をアサートし、その結果、置換のため選択された
データ・キャッシュ・ライン３２（ＴＡＧおよびステー
タス情報を含む）をデータ・キャッシュ１６からプッシ
ュ・アウト（転送）し、プッシュ・バッファ２２ｂに入
れる。そうすることで、データ・キャッシュ・コントロ
ーラ１４は、データ・キャッシュ１６における対応する
ＶＡＬＩＤビットをクリアする。従って、データ・キャ
ッシュ・コントローラ１４は、ＤＩＲＴＹデータをプッ
シュ・バッファ２２ｂにロードし、同時に第１ＢＵＲＳ
Ｔ ＲＥＡＤ ＲＥＱＵＥＳＴ信号をアサートする。キ
ャッシュ・ライン・リードの外部バス・サイクル中に、
プッシュ・バッファ２２ｂを同時にロードすることによ
り、ＤＩＲＴＹデータを「プッシュ」してもＣＰＵ１２
は機能停止しないことが保証される。プッシュ・バッフ
ァ２２ｂが満杯になると、データ・キャッシュ・コント
ローラ１４はＢＵＲＳＴ ＷＲＩＴＥＲＥＱＵＥＳＴ信
号をバス・インターフェース・コントローラ２０に生成
し、プッシュ・バッファ２２ｂに格納された情報の転送
（プッシュ）を要求する。
【００１８】ＤＩＲＴＹデータ入力（修正キャッシュ・
ライン３２）を書き込む（プッシュする）外部バス・サ
イクルは、キャッシュ・ライン・リードが完了するまで
遅延される。従って、データ・キャッシュ・コントロー
ラ１４によってアサートされたＢＵＲＳＴ ＲＥＡＤ
ＲＥＱＵＥＳＴ信号に応答して、バス・インターフェー
ス・コントローラ２０は、リード・アドレスをシステム
・バス２４に転送し、メモリ制御（ＣＯＮＴＲＯＬ）信
号を用いてバースト・リード転送を表示する。リード・
アドレスおよびバースト・リードＣＯＮＴＲＯＬ信号を
受け取ると、メモリ２６はデータ・バス幅に対応する所
定のデータ領域においてシステム・バス２４に、要求さ
れたデータを転送する。バス・インターフェース・コン
トローラ２０は、システム・バス２４を介して各データ
領域を受け取り、データをリード・バッファ２２ａに転
送する。バッファ２２ａが満杯になると、バス・インタ
ーフェース・コントローラ２０は、データ・キャッシュ
・コントローラ１４が出したＢＵＲＳＴ ＷＲＩＴＥ
ＲＥＱＵＥＳＴ（「プッシュ」要求）を受け入れ可能と
なり、またデータ・キャッシュ・コントローラ１４は、
データ・キャッシュ１６に置換入力をロードすることが
可能となる。データ・キャッシュ・コントローラ１４
は、バス・インターフェース・コントローラ２０がＢＵ
ＲＳＴ ＷＲＩＴＥ ＲＥＱＵＥＳＴ信号を受け入れる
まで待機し、従って、データ・キャッシュ・ライン３２
（またはその一部）は、プッシュ・バッファ２２ｂに格
納されたままとなる。ＳＴＡＴＵＳ信号セットは、デー
タ・キャッシュ・コントローラ１４に対して、データ・
キャッシュ・コントローラ１４が要求するバス転送のス
テータスを知らせる。
ライン３２）を書き込む（プッシュする）外部バス・サ
イクルは、キャッシュ・ライン・リードが完了するまで
遅延される。従って、データ・キャッシュ・コントロー
ラ１４によってアサートされたＢＵＲＳＴ ＲＥＡＤ
ＲＥＱＵＥＳＴ信号に応答して、バス・インターフェー
ス・コントローラ２０は、リード・アドレスをシステム
・バス２４に転送し、メモリ制御（ＣＯＮＴＲＯＬ）信
号を用いてバースト・リード転送を表示する。リード・
アドレスおよびバースト・リードＣＯＮＴＲＯＬ信号を
受け取ると、メモリ２６はデータ・バス幅に対応する所
定のデータ領域においてシステム・バス２４に、要求さ
れたデータを転送する。バス・インターフェース・コン
トローラ２０は、システム・バス２４を介して各データ
領域を受け取り、データをリード・バッファ２２ａに転
送する。バッファ２２ａが満杯になると、バス・インタ
ーフェース・コントローラ２０は、データ・キャッシュ
・コントローラ１４が出したＢＵＲＳＴ ＷＲＩＴＥ
ＲＥＱＵＥＳＴ（「プッシュ」要求）を受け入れ可能と
なり、またデータ・キャッシュ・コントローラ１４は、
データ・キャッシュ１６に置換入力をロードすることが
可能となる。データ・キャッシュ・コントローラ１４
は、バス・インターフェース・コントローラ２０がＢＵ
ＲＳＴ ＷＲＩＴＥ ＲＥＱＵＥＳＴ信号を受け入れる
まで待機し、従って、データ・キャッシュ・ライン３２
（またはその一部）は、プッシュ・バッファ２２ｂに格
納されたままとなる。ＳＴＡＴＵＳ信号セットは、デー
タ・キャッシュ・コントローラ１４に対して、データ・
キャッシュ・コントローラ１４が要求するバス転送のス
テータスを知らせる。
【００１９】バースト・ライン・リードが正常に終了す
ると、バス・インターフェース・コントローラ２０は第
１ＳＴＡＴＵＳ信号をアサートし、要求されたデータ・
キャッシュ・ライン３２のバースト・リード転送が完了
（エラー無し）したことをデータ・キャッシュ・コント
ローラ１４に知らせる。第１ＳＴＡＴＵＳ信号に応答し
て、データ・キャッシュ・コントローラ１４は、（リー
ド・バッファ２２ａに格納された）置換データ・キャッ
シュ・ライン３２をデータ・キャッシュ１６にロードす
るため、ＣＯＮＴＲＯＬ信号をアサートする。ＴＡＧお
よびステータス情報を含む置換データ・キャッシュ・ラ
イン３２は、データ・キャッシュ１６にロードされる。
データ・キャッシュ・コントローラ１４は、ＤＩＲＴＹ
ビットすべてを適当な値にセットする。バス・インター
フェース・コントローラ２０がプッシュ要求を受け入れ
ると、データ・キャッシュ・ライン３２からのＴＡＧア
ドレスおよび必要数のデータ入力（ＬＷ１〜ＬＷ４）が
バッファ２２ｂからプッシュ・アウトされ、バス・イン
ターフェース・コントローラ２０に入る。データ・キャ
ッシュ・ライン３２のＤＩＲＴＹ領域のみがメモリ２６
に「コピー・バック」されるので、最小限のシステム・
バス帯域幅が利用される。
ると、バス・インターフェース・コントローラ２０は第
１ＳＴＡＴＵＳ信号をアサートし、要求されたデータ・
キャッシュ・ライン３２のバースト・リード転送が完了
（エラー無し）したことをデータ・キャッシュ・コント
ローラ１４に知らせる。第１ＳＴＡＴＵＳ信号に応答し
て、データ・キャッシュ・コントローラ１４は、（リー
ド・バッファ２２ａに格納された）置換データ・キャッ
シュ・ライン３２をデータ・キャッシュ１６にロードす
るため、ＣＯＮＴＲＯＬ信号をアサートする。ＴＡＧお
よびステータス情報を含む置換データ・キャッシュ・ラ
イン３２は、データ・キャッシュ１６にロードされる。
データ・キャッシュ・コントローラ１４は、ＤＩＲＴＹ
ビットすべてを適当な値にセットする。バス・インター
フェース・コントローラ２０がプッシュ要求を受け入れ
ると、データ・キャッシュ・ライン３２からのＴＡＧア
ドレスおよび必要数のデータ入力（ＬＷ１〜ＬＷ４）が
バッファ２２ｂからプッシュ・アウトされ、バス・イン
ターフェース・コントローラ２０に入る。データ・キャ
ッシュ・ライン３２のＤＩＲＴＹ領域のみがメモリ２６
に「コピー・バック」されるので、最小限のシステム・
バス帯域幅が利用される。
【００２０】本発明では、バースト・ライン・リードが
異常終了すると、バス・インターフェース・コントーラ
２０が第２ＳＴＡＴＵＳ信号をアサートする。第２ＳＴ
ＡＴＵＳ信号は、データ・キャッシュ・コントローラ１
４に対して、要求されたデータ・キャッシュ・ライン３
２をキャッシュ不可能にするバースト・リード転送の終
了（例えば、バス・エラーやキャッシュ禁止とマークさ
れたライン等）が生じたことを知らせる。バースト・ラ
イン・リード要求により生じるバス・エラーが発生する
と、データ・キャッシュ・コントローラ１４はデータ・
キャッシュ１６に新たなデータ・キャッシュ・ライン３
２（置換入力）をロードすることができなくなる。従っ
て、置換のために選択されたデータ・キャッシュ・ライ
ン３２のライン「プッシュ」を継続することは不合理で
ある。なぜならば、そうすることにより、再度必要とな
るかもしれない入力をデータ・キャッシュ１６から不必
要に排出することになるからである。さらに、ライン
「プッシュ」をシステム・バス２４まで進めると、別の
例外状態（例えば、別のバス・エラー）が発生する可能
性があり、バースト・ライン・リード要求のバス・エラ
ーを矯正するのに必要な例外処理手順をさらに複雑にす
ることになる。従って、バス・インターフェース・コン
トローラ２０は、データ・キャッシュ・コントローラ１
４が特定の管理機能を実行するまで待機する。管理機能
を完了すると、データ・キャッシュ・コントローラ１４
は、第３ＳＴＡＴＵＳ信号をアサートし、バス・インタ
ーフェース・コントローラ２０が通常動作を再開するこ
とを可能にする。
異常終了すると、バス・インターフェース・コントーラ
２０が第２ＳＴＡＴＵＳ信号をアサートする。第２ＳＴ
ＡＴＵＳ信号は、データ・キャッシュ・コントローラ１
４に対して、要求されたデータ・キャッシュ・ライン３
２をキャッシュ不可能にするバースト・リード転送の終
了（例えば、バス・エラーやキャッシュ禁止とマークさ
れたライン等）が生じたことを知らせる。バースト・ラ
イン・リード要求により生じるバス・エラーが発生する
と、データ・キャッシュ・コントローラ１４はデータ・
キャッシュ１６に新たなデータ・キャッシュ・ライン３
２（置換入力）をロードすることができなくなる。従っ
て、置換のために選択されたデータ・キャッシュ・ライ
ン３２のライン「プッシュ」を継続することは不合理で
ある。なぜならば、そうすることにより、再度必要とな
るかもしれない入力をデータ・キャッシュ１６から不必
要に排出することになるからである。さらに、ライン
「プッシュ」をシステム・バス２４まで進めると、別の
例外状態（例えば、別のバス・エラー）が発生する可能
性があり、バースト・ライン・リード要求のバス・エラ
ーを矯正するのに必要な例外処理手順をさらに複雑にす
ることになる。従って、バス・インターフェース・コン
トローラ２０は、データ・キャッシュ・コントローラ１
４が特定の管理機能を実行するまで待機する。管理機能
を完了すると、データ・キャッシュ・コントローラ１４
は、第３ＳＴＡＴＵＳ信号をアサートし、バス・インタ
ーフェース・コントローラ２０が通常動作を再開するこ
とを可能にする。
【００２１】バス・インターフェース・コントローラ２
０から第２ＳＴＡＴＵＳ信号を受け取ると、データ・キ
ャッシュ・コントローラ１４はプッシュ・バッファ２２
ｂの内容をデータ・キャッシュ１６に再ロードする。プ
ッシュ・バッファ２２ｂに格納されたＴＡＧアドレスお
よび追加ステータス情報を用いて、データ・キャッシュ
・コントローラ１４は、データ・キャッシュ・ライン３
２をデータ・キャッシュ１６の元の番地に戻す。データ
・キャッシュ・コントローラ１４は、選択されたセット
に再ロードされる入力を示すＴＡＧアドレスおよび追加
ステータス情報を読み出すことにより、再ロードする適
切な番地を求める。データ・キャッシュ・ライン３２が
再ロードされると、データ・キャッシュ・コントローラ
１４はＶＡＬＩＤビットをリセットする（このＶＡＬＩ
Ｄビットは、データ・キャッシュ・ラインがプッシュ・
バッファ２２ｂに転送されたときクリアされている）。
データ・キャッシュ・コントローラ１４がデータ・キャ
ッシュ１６を再ロードした後、データ・キャッシュ・ラ
イン３２は、次に置換のため選択されるまでデータ・キ
ャッシュに格納されたままとなる。
０から第２ＳＴＡＴＵＳ信号を受け取ると、データ・キ
ャッシュ・コントローラ１４はプッシュ・バッファ２２
ｂの内容をデータ・キャッシュ１６に再ロードする。プ
ッシュ・バッファ２２ｂに格納されたＴＡＧアドレスお
よび追加ステータス情報を用いて、データ・キャッシュ
・コントローラ１４は、データ・キャッシュ・ライン３
２をデータ・キャッシュ１６の元の番地に戻す。データ
・キャッシュ・コントローラ１４は、選択されたセット
に再ロードされる入力を示すＴＡＧアドレスおよび追加
ステータス情報を読み出すことにより、再ロードする適
切な番地を求める。データ・キャッシュ・ライン３２が
再ロードされると、データ・キャッシュ・コントローラ
１４はＶＡＬＩＤビットをリセットする（このＶＡＬＩ
Ｄビットは、データ・キャッシュ・ラインがプッシュ・
バッファ２２ｂに転送されたときクリアされている）。
データ・キャッシュ・コントローラ１４がデータ・キャ
ッシュ１６を再ロードした後、データ・キャッシュ・ラ
イン３２は、次に置換のため選択されるまでデータ・キ
ャッシュに格納されたままとなる。
【００２２】本発明は好適な実施例において説明してき
たが、開示された発明は多くの点で変更でき、上述の実
施例以外にも多くの実施例が可能であることが当業者に
は明かである。例えば、データ・キャッシュ１６の適切
な番地でＶＡＬＩＤビットをクリアおよびリセットし、
再ロード後にデータキャッシュ１６のデータ・キャッシ
ュ・ライン３２を再捕捉（再有効化）することにより再
ロードの構築コストを削減することができる。従って、
データ・キャッシュ１６のデータ・キャッシュ・ライン
３２は、ＶＡＬＩＤビット以外には影響を受けず、この
ＶＡＬＩＤビットは、プッシュ・バッファがロードされ
るとクリアされ、データ・キャッシュ１６が再ロードさ
れると（バースト・ライン・リードの異常終了時）リセ
ットされる。この再ロード方法により、データ・キャッ
シュ１６とプッシュ・バッファ２２ｂとの間に双方向路
を設けずに済み、またプッシュされた入力を１クロック
・サイクルで再有効化することが可能となる。プッシュ
・バッファ２２ｂの再ロードは、いかなる種類のバース
イト・ライン・リードの異常終了の結果によって生じう
ることが当業者には明かである。従って、添付のクレー
ムには、本発明の真の精神と範躊に該当する本発明のす
べての変形例が含まれるものとする。
たが、開示された発明は多くの点で変更でき、上述の実
施例以外にも多くの実施例が可能であることが当業者に
は明かである。例えば、データ・キャッシュ１６の適切
な番地でＶＡＬＩＤビットをクリアおよびリセットし、
再ロード後にデータキャッシュ１６のデータ・キャッシ
ュ・ライン３２を再捕捉（再有効化）することにより再
ロードの構築コストを削減することができる。従って、
データ・キャッシュ１６のデータ・キャッシュ・ライン
３２は、ＶＡＬＩＤビット以外には影響を受けず、この
ＶＡＬＩＤビットは、プッシュ・バッファがロードされ
るとクリアされ、データ・キャッシュ１６が再ロードさ
れると（バースト・ライン・リードの異常終了時）リセ
ットされる。この再ロード方法により、データ・キャッ
シュ１６とプッシュ・バッファ２２ｂとの間に双方向路
を設けずに済み、またプッシュされた入力を１クロック
・サイクルで再有効化することが可能となる。プッシュ
・バッファ２２ｂの再ロードは、いかなる種類のバース
イト・ライン・リードの異常終了の結果によって生じう
ることが当業者には明かである。従って、添付のクレー
ムには、本発明の真の精神と範躊に該当する本発明のす
べての変形例が含まれるものとする。
【図１】本発明を実施する集積回路データ処理システム
を示すブロック図である。
を示すブロック図である。
【図２】本発明に従った、図１のコピー・バック・デー
タ・キャッシュにおけるデータ・キャッシュ入力置換方
式の好適な実施例を示すブロック図である。
タ・キャッシュにおけるデータ・キャッシュ入力置換方
式の好適な実施例を示すブロック図である。
１０ データ処理システム １２ ＣＰＵ １４ データ・キャッシュ・コントローラ １６ データ・キャッシュ １８ 内部バス ２０ バス・インターフェース・コントローラ ２２ａ リード・バッファ ２２ｂ プッシュ・バッファ ２４ システム・バス ２６ メイン・メモリ ２８ ＤＭＡユニット ３０ ディスク ３２ アドレス・レジスタ（データ・キャッシュ・ライ
ン） ３４ 変換ルック・アサイド・バッファ（ＴＬＢ）
ン） ３４ 変換ルック・アサイド・バッファ（ＴＬＢ）
Claims (4)
- 【請求項１】システム・バスを介して外部メモリに結合
されるバス・インターフェース・コントローラを有し、
キャッシュ・コントローラによって生成されるライン・
リード転送要求に応答して、前記外部メモリから複数の
アドレス指定可能なデータ入力を取り出し、前記複数の
アドレス指定可能なデータ入力をコピー・バック・キャ
ッシュ・メモリにロードし、かつ前記キャッシュ・コン
トローラによって生成されるライン・ライト転送要求に
応答して、キャッシュ・メモリを一時的に格納するレジ
スタから前記外部メモリに、置換のために選択されたア
ドレス指定可能なダーティ・データ入力を転送するデー
タ・プロセッサにおいて、前記ライン・リード転送の異
常終了時に前記アドレス指定可能なダーティ・データ入
力を前記キャッシュ・メモリに再ロードする方法であっ
て：前記アドレス指定可能なダーティ・データ入力が前
記キャッシュ・コントローラにより前記キャッシュ・メ
モリにおいて無効にされ、かつ前記キャッシュ・メモリ
から前記格納レジスタに書き込まれる時、前記ライン・
リード転送要求と第１リード・アドレスとを前記バス・
インターフェース・コントローラに同時に転送する段
階；前記第１リード・アドレスに対応する第１アドレス
指定可能なデータ入力を、前記外部メモリから前記キャ
ッシュメモリに前記システム・バスを介して転送する段
階；前記バス・インターフェース・コントローラが前記
ライン・リード転送の前記異常終了を表示し、かつ前記
アドレス指定可能なダーティ・データ入力が前記キャッ
シュ・コントローラにより前記キャッシュ・メモリにお
いて再有効化される時、前記格納レジスタから前記キャ
ッシュ・メモリに、アドレス指定可能なダーティ・デー
タ入力を再ロードする段階；によって構成されることを
特徴とする方法。 - 【請求項２】前記アドレス指定可能なダーティ・データ
入力が前記格納レジスタに書き込まれた後、前記ライン
・ライト転送要求を前記バス・インターフェース・コン
トローラに転送し、それにより前記格納レジスタに格納
された前記アドレス指定可能なダーティ・データ入力の
バス転送を要求する段階によって構成されることを特徴
とする請求項１の方法。 - 【請求項３】前記バス・インターフェース・コントロー
ラが前記ラインリード転送を異常終了した場合、前記バ
ス・インターフェース・コントローラから前記キャッシ
ュ・コントローラに第１ステータス信号を転送し、それ
により前記ライン・リード転送の前記異常終了の発生を
表示する段階によって構成されることを特徴とする請求
項２の方法。 - 【請求項４】システム・バスを介して外部メモリに結合
されるバス・インターフェース・コントローラを有し、
キャッシュ・コントローラによって生成されるライン・
リード転送要求に応答して、前記外部メモリから複数の
アドレス指定可能なデータ入力を取り出し、前記複数の
アドレス指定可能なデータ入力をコピー・バック・キャ
ッシュ・メモリにロードし、かつ前記キャッシュ・コン
トローラによって生成されるライン・ライト転送要求に
応答して、置換のため選択されたアドレス指定可能なダ
ーティ・データ入力を前記キャッシュ・メモリから前記
外部メモリに転送するデータ・プロセッサにおいて、前
記ラインリード転送の異常終了時に前記アドレス指定可
能なダーティ・データ入力を前記キャッシュ・メモリに
再ロードする方法であって：前記アドレス指定可能なダ
ーティ・データ入力が前記キャッシュ・メモリにおいて
無効にされる時、前記ライン・リード転送要求と第１リ
ード・アドレスとを同時に前記バス・インターフェース
・コントローラに転送する段階；前記第１リード・アド
レスに対応する第１アドレス指定可能なデータ入力を、
前記外部メモリから前記キャッシュ・メモリに前記シス
テム・バスを介して転送する段階；前記バス・インター
フェース・コントローラが前記ライン・リード転送の異
常終了を表示した時、前記キャッシュ・メモリの前記ア
ドレス指定可能なダーティ・データ入力を再有効化する
段階；によって構成されることを特徴とする方法。
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| US484592 | 1995-06-07 |
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|---|---|
| JPH0659976A true JPH0659976A (ja) | 1994-03-04 |
| JP3067112B2 JP3067112B2 (ja) | 2000-07-17 |
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