JP3242161B2 - データプロセッサ - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Description
【０００１】
【産業上の利用分野】本発明はデータプロセッサに関
し、特にダイレクトマップ方式またはセットアソシアテ
ィブ方式のバッファメモリ（キャッシュメモリ）を有す
るマイクロプロセッサ等のデータプロセッサにおいて、
バッファメモリの部分クリアを高速に行うことを可能に
するものである。
し、特にダイレクトマップ方式またはセットアソシアテ
ィブ方式のバッファメモリ（キャッシュメモリ）を有す
るマイクロプロセッサ等のデータプロセッサにおいて、
バッファメモリの部分クリアを高速に行うことを可能に
するものである。
【０００２】
【従来の技術】バッファメモリの部分クリアとは、バッ
ファメモリの各エントリのタグの一部のビットが、指定
した値と一致する場合に、そのエントリを無効化する処
理である。この部分クリアは、例えば、アドレス変換テ
ーブルの書き替えによって、アドレス変換用バッファメ
モリ（アドレス変換用キャッシュ）の一部のエントリ
が、アドレス変換テーブルのエントリと不整合となった
場合に、そのエントリを無効化する際に使用する。も
し、この部分クリアが不可能な場合は、全エントリを無
効化することになり、ヒット率の低下につながる。ま
た、バッファメモリの大容量化によって、不整合なエン
トリの割合が相対的に小さくなると、全エントリの無効
化による無駄なクリアが増加する。従って、アドレス変
換用バッファメモリや論理キャッシュのように、一部の
エントリが不整合となる可能性のあるバッファメモリを
大容量化する際には、部分クリアをサポートする必要が
有る。従来、フルアソシアティブ方式のバッファメモリ
はタグの比較を全エントリに対して同時に行うことが可
能であるため部分クリアが高速であった。これに対し、
ダイレクトマップ方式またはセットアソシアティブ方式
の場合、各エントリのタグを逐次読み出して比較する必
要があるためエントリ数に比例して部分クリア時間が増
加した。従って、大容量化すればするほど部分クリア時
間が増加する。
ファメモリの各エントリのタグの一部のビットが、指定
した値と一致する場合に、そのエントリを無効化する処
理である。この部分クリアは、例えば、アドレス変換テ
ーブルの書き替えによって、アドレス変換用バッファメ
モリ（アドレス変換用キャッシュ）の一部のエントリ
が、アドレス変換テーブルのエントリと不整合となった
場合に、そのエントリを無効化する際に使用する。も
し、この部分クリアが不可能な場合は、全エントリを無
効化することになり、ヒット率の低下につながる。ま
た、バッファメモリの大容量化によって、不整合なエン
トリの割合が相対的に小さくなると、全エントリの無効
化による無駄なクリアが増加する。従って、アドレス変
換用バッファメモリや論理キャッシュのように、一部の
エントリが不整合となる可能性のあるバッファメモリを
大容量化する際には、部分クリアをサポートする必要が
有る。従来、フルアソシアティブ方式のバッファメモリ
はタグの比較を全エントリに対して同時に行うことが可
能であるため部分クリアが高速であった。これに対し、
ダイレクトマップ方式またはセットアソシアティブ方式
の場合、各エントリのタグを逐次読み出して比較する必
要があるためエントリ数に比例して部分クリア時間が増
加した。従って、大容量化すればするほど部分クリア時
間が増加する。
【０００３】
【発明が解決しようとする課題】一方、現在マイクロプ
ロセッサ等の高性能化に伴って、バッファメモリの大容
量化および高速化の要求が高まっている。また、フルア
ソシアティブ方式のバッファメモリは、ダイレクトマッ
プ方式又はセットアソシアティブ方式に比べて、全タグ
セルに一致比較回路が付いている上に、タグを全ビット
記憶する必要があるため、タグアレイの面積が増大し大
容量化に不向きである。また、アクセス時間を高速化す
るにはタグセルを大きくして一致比較回路を高速化する
必要があり、これによってさらに面積が増大して、大容
量化が困難となる。
ロセッサ等の高性能化に伴って、バッファメモリの大容
量化および高速化の要求が高まっている。また、フルア
ソシアティブ方式のバッファメモリは、ダイレクトマッ
プ方式又はセットアソシアティブ方式に比べて、全タグ
セルに一致比較回路が付いている上に、タグを全ビット
記憶する必要があるため、タグアレイの面積が増大し大
容量化に不向きである。また、アクセス時間を高速化す
るにはタグセルを大きくして一致比較回路を高速化する
必要があり、これによってさらに面積が増大して、大容
量化が困難となる。
【０００４】本発明の目的とするところは、高速に部分
クリアを行うことが可能な大容量バッファメモリを実現
することである。本発明のより具体的な目的は、ダイレ
クトマップ方式またはセットアソシアティブ方式のバッ
ファメモリにおいて、高速に部分クリアを行うことを可
能にすることにある。
クリアを行うことが可能な大容量バッファメモリを実現
することである。本発明のより具体的な目的は、ダイレ
クトマップ方式またはセットアソシアティブ方式のバッ
ファメモリにおいて、高速に部分クリアを行うことを可
能にすることにある。
【０００５】
【課題を解決するための手段】上記目的を、以下のよう
にして解決する。まず部分クリア指示が出された際には
一致比較すべき値をラッチするだけで、実際のエントリ
クリア処理は行わない。その後、バッファメモリへのア
クセス時に、ラッチしておいた比較値とアクセスしたエ
ントリのタグとを比較し、一致した場合はそのエントリ
を無効化し、ヒット信号もアサートしない。
にして解決する。まず部分クリア指示が出された際には
一致比較すべき値をラッチするだけで、実際のエントリ
クリア処理は行わない。その後、バッファメモリへのア
クセス時に、ラッチしておいた比較値とアクセスしたエ
ントリのタグとを比較し、一致した場合はそのエントリ
を無効化し、ヒット信号もアサートしない。
【０００６】以上が基本的なクリア方式であるが、これ
だけでは単純すぎて以下のような問題が生じる。まず、
部分クリア指示後に登録したエントリのタグが比較値と
一致した場合、アクセスの際に誤ってクリアされヒット
しない。また、新たに部分クリア指示が出された際に、
部分クリアが完了していないと比較値のラッチを更新で
きない。上記問題は以下のようにして解決する。従来１
ビットであった各エントリの有効ビットを２ビットと
し、有効、無効、クリア待ちの３状態を記憶できるよう
にする。そして、この３状態を図４のように遷移させ
る。まず、エントリの登録時には前の状態に関係なくそ
のエントリを有効状態とする。部分クリア指示が出され
た場合は、有効状態のエントリはクリア待ち状態に遷移
し、クリア待ち状態のエントリは無効状態に遷移する。
この遷移は全エントリ一斉に行う。クリア待ち状態でア
クセスの行われたエントリは、タグが比較値と一致した
場合は無効状態に遷移し、ヒット信号をアサートしな
い。一方、タグが比較値と一致しなかった場合は有効状
態に遷移し、ヒット信号をアサートする。なお、有効状
態のエントリへのアクセスが行われた場合は、常にヒッ
ト信号をアサートする。上記方式では、２回の部分クリ
ア指示の間一度もアクセスされなかったエントリは２回
目の部分クリア指示で無効化されてしまう。しかし、こ
のようなエントリはその後も参照される確率が低く無効
化してもヒット率にはほとんど影響しないと考えられ
る。
だけでは単純すぎて以下のような問題が生じる。まず、
部分クリア指示後に登録したエントリのタグが比較値と
一致した場合、アクセスの際に誤ってクリアされヒット
しない。また、新たに部分クリア指示が出された際に、
部分クリアが完了していないと比較値のラッチを更新で
きない。上記問題は以下のようにして解決する。従来１
ビットであった各エントリの有効ビットを２ビットと
し、有効、無効、クリア待ちの３状態を記憶できるよう
にする。そして、この３状態を図４のように遷移させ
る。まず、エントリの登録時には前の状態に関係なくそ
のエントリを有効状態とする。部分クリア指示が出され
た場合は、有効状態のエントリはクリア待ち状態に遷移
し、クリア待ち状態のエントリは無効状態に遷移する。
この遷移は全エントリ一斉に行う。クリア待ち状態でア
クセスの行われたエントリは、タグが比較値と一致した
場合は無効状態に遷移し、ヒット信号をアサートしな
い。一方、タグが比較値と一致しなかった場合は有効状
態に遷移し、ヒット信号をアサートする。なお、有効状
態のエントリへのアクセスが行われた場合は、常にヒッ
ト信号をアサートする。上記方式では、２回の部分クリ
ア指示の間一度もアクセスされなかったエントリは２回
目の部分クリア指示で無効化されてしまう。しかし、こ
のようなエントリはその後も参照される確率が低く無効
化してもヒット率にはほとんど影響しないと考えられ
る。
【０００７】
【作用】上記解決手段により、ダイレクトマップ方式ま
たはセットアソシアティブ方式のバッファメモリの部分
クリアが、容量に関係なく高速に行われる。
たはセットアソシアティブ方式のバッファメモリの部分
クリアが、容量に関係なく高速に行われる。
【０００８】
【実施例】図１は、本発明の実施例によるマイクロプロ
セッサで用いられている６４エントリ・ダイレクトマッ
プ・アドレス変換バッファである。アドレス変換方式と
しては図２のような２段階のアドレス変換方式を採用し
ている。まず、このアドレス変換方式について、図２を
参照して説明する。
セッサで用いられている６４エントリ・ダイレクトマッ
プ・アドレス変換バッファである。アドレス変換方式と
しては図２のような２段階のアドレス変換方式を採用し
ている。まず、このアドレス変換方式について、図２を
参照して説明する。
【０００９】図２に示すように、アドレスは３２ビット
で２Ｇバイトの論理アドレス空間を表現できる。これを
まず２Ｍバイト単位のセクションに分割し、このセクシ
ョンを２Ｋバイト単位のページに分割する。これに対応
して、３２ビットのアドレスを３つに分割し、上位１０
ビットをセクションインデックス（ＳＸ）、中位１０ビ
ットをページインッデクス（ＰＸ）、下位１２ビットを
オフセットと呼ぶ。各セクションはページテーブルを持
っていてこのテーブルの先頭へのポインタがページテー
ブルベース（ＰＴＢ）である。ＰＴＢはセクションテー
ブルに書かれている。セクションテーブルの先頭へのポ
インタはセクションテーブルベース（ＳＴＢ）でラッチ
に保持されている。このＳＴＢにＳＸを加算すればその
セクションのＰＴＢへのポインタが得られる。一方、ペ
ージテーブルには各ページに対応するページフレーム番
号（ＰＦＮ）が書かれている。ＰＦＮは物理アドレスの
上位２０ビットに相当する。ＰＦＮへのポインタを得る
には、ＰＴＢにＰＸを加算すればよい。以上をまとめる
とアドレス変換は以下のようになる。まず、論理アドレ
スを分割して、ＳＸ、ＰＸ、オフセットを得る。次に、
ＳＴＢにＳＸを加算してＰＴＢへのポインタを求め、Ｐ
ＴＢをメモリから読み出す。さらに、このＰＴＢにＰＸ
を加算してＰＦＮへのポインタを求め、ＰＦＮをメモリ
から読み出す。最後に、このＰＦＮにオフセットを加算
して物理アドレスを求める。
で２Ｇバイトの論理アドレス空間を表現できる。これを
まず２Ｍバイト単位のセクションに分割し、このセクシ
ョンを２Ｋバイト単位のページに分割する。これに対応
して、３２ビットのアドレスを３つに分割し、上位１０
ビットをセクションインデックス（ＳＸ）、中位１０ビ
ットをページインッデクス（ＰＸ）、下位１２ビットを
オフセットと呼ぶ。各セクションはページテーブルを持
っていてこのテーブルの先頭へのポインタがページテー
ブルベース（ＰＴＢ）である。ＰＴＢはセクションテー
ブルに書かれている。セクションテーブルの先頭へのポ
インタはセクションテーブルベース（ＳＴＢ）でラッチ
に保持されている。このＳＴＢにＳＸを加算すればその
セクションのＰＴＢへのポインタが得られる。一方、ペ
ージテーブルには各ページに対応するページフレーム番
号（ＰＦＮ）が書かれている。ＰＦＮは物理アドレスの
上位２０ビットに相当する。ＰＦＮへのポインタを得る
には、ＰＴＢにＰＸを加算すればよい。以上をまとめる
とアドレス変換は以下のようになる。まず、論理アドレ
スを分割して、ＳＸ、ＰＸ、オフセットを得る。次に、
ＳＴＢにＳＸを加算してＰＴＢへのポインタを求め、Ｐ
ＴＢをメモリから読み出す。さらに、このＰＴＢにＰＸ
を加算してＰＦＮへのポインタを求め、ＰＦＮをメモリ
から読み出す。最後に、このＰＦＮにオフセットを加算
して物理アドレスを求める。
【００１０】上記アドレス変換方式に対応するアドレス
変換バッファは、一般的な方式で構成すれば例えば図３
のようになる。この例は６４エントリのダイレクトマッ
プ方式である。下位１２ビットは変換前後で変化しない
ので、上位２０ビットの変換対を保持している。図３
で、１は論理アドレスで、２はタグアレイで、３はＰＦ
Ｎを保持するデータアレイで、４は１４ビット比較器、
５はアドレス変換バッファによって生成した物理アドレ
スで、９はヒット信号を生成するためのＡＮＤゲートで
ある。この図３のアドレス変換バッファは、以下のよう
に動作する。まず、エントリの登録時には論理アドレス
の上位２０ビットの内の下位６ビットをデコードして登
録エントリを決定し、そのエントリのタグアレイ側には
論理アドレスの上位１４ビットとエントリが有効である
ことを示すＶフラグを書き込む一方、データアレイ側に
はＰＦＮを書き込む。次に、このアドレス変換バッファ
を用いてアドレス変換を行う場合には、変換する論理ア
ドレスの上位２０ビットの内の下位６ビットをデコード
して読み出すエントリを決定し、登録されている論理ア
ドレスの上位１４ビットと、Ｖフラグと、ＰＦＮとを読
み出し、変換する論理アドレスの上位１４ビットと読み
出した論理アドレスの上位１４ビットとを比較し、これ
らが一致してＶフラグが立っていたらヒット信号をアサ
ートする。そして、読み出したＰＦＮと変換する論理ア
ドレスの下位１２ビットを結合して物理アドレスとす
る。アドレス変換バッファの部分クリアは、以下のよう
にセクションテーブル書き替え時に必要となる。セクシ
ョンテーブルを書き替えると、書き替えたセクションの
アドレス変換対は全て不整合となる。従って、アドレス
変換バッファの書き替えたセクションに対応するエント
リ、すなわちＳＸが書き替えたセクションのものである
エントリを無効化する必要がある。この処理は、図３の
アドレス変換バッファの場合、全エントリを無効化する
か、６４エントリ全てを逐次読み出してＳＸの一致する
エントリを無効化するかするかのいずれかで対処する。
前者の場合無効化の必要のないエントリも無効化してし
まい、後者の場合は最大６４回アドレス変換バッファを
読み出す時間だけ処理に時間がかかる。
変換バッファは、一般的な方式で構成すれば例えば図３
のようになる。この例は６４エントリのダイレクトマッ
プ方式である。下位１２ビットは変換前後で変化しない
ので、上位２０ビットの変換対を保持している。図３
で、１は論理アドレスで、２はタグアレイで、３はＰＦ
Ｎを保持するデータアレイで、４は１４ビット比較器、
５はアドレス変換バッファによって生成した物理アドレ
スで、９はヒット信号を生成するためのＡＮＤゲートで
ある。この図３のアドレス変換バッファは、以下のよう
に動作する。まず、エントリの登録時には論理アドレス
の上位２０ビットの内の下位６ビットをデコードして登
録エントリを決定し、そのエントリのタグアレイ側には
論理アドレスの上位１４ビットとエントリが有効である
ことを示すＶフラグを書き込む一方、データアレイ側に
はＰＦＮを書き込む。次に、このアドレス変換バッファ
を用いてアドレス変換を行う場合には、変換する論理ア
ドレスの上位２０ビットの内の下位６ビットをデコード
して読み出すエントリを決定し、登録されている論理ア
ドレスの上位１４ビットと、Ｖフラグと、ＰＦＮとを読
み出し、変換する論理アドレスの上位１４ビットと読み
出した論理アドレスの上位１４ビットとを比較し、これ
らが一致してＶフラグが立っていたらヒット信号をアサ
ートする。そして、読み出したＰＦＮと変換する論理ア
ドレスの下位１２ビットを結合して物理アドレスとす
る。アドレス変換バッファの部分クリアは、以下のよう
にセクションテーブル書き替え時に必要となる。セクシ
ョンテーブルを書き替えると、書き替えたセクションの
アドレス変換対は全て不整合となる。従って、アドレス
変換バッファの書き替えたセクションに対応するエント
リ、すなわちＳＸが書き替えたセクションのものである
エントリを無効化する必要がある。この処理は、図３の
アドレス変換バッファの場合、全エントリを無効化する
か、６４エントリ全てを逐次読み出してＳＸの一致する
エントリを無効化するかするかのいずれかで対処する。
前者の場合無効化の必要のないエントリも無効化してし
まい、後者の場合は最大６４回アドレス変換バッファを
読み出す時間だけ処理に時間がかかる。
【００１１】次に、図１の本発明を用いた６４エントリ
ダイレクトマップアドレス変換バッファについて説明す
る。主な構成は図３のアドレス変換バッファと同一であ
り、Ｖフラグの制御とヒット信号の生成論理が異なる。
図１で、１から５の機能はタグアレイ２のＶフラグを除
いて図３の場合と同一である。Ｖフラグは有効、無効、
クリア待ちの３状態を保持するために２ビットある。こ
の２ビットが１１、００、１０ならばそれぞれ有効、無
効、クリア待ち状態である。６は部分クリアのための比
較値を保持するためのラッチで、７は読み出したタグと
比較値を比較して一致した場合にクリア信号をアサート
するための比較器で、８はＶフラグおよび、一致信号、
クリア信号、タイプ信号から、ヒット信号および新たな
Ｖフラグを生成するための制御論理である。
ダイレクトマップアドレス変換バッファについて説明す
る。主な構成は図３のアドレス変換バッファと同一であ
り、Ｖフラグの制御とヒット信号の生成論理が異なる。
図１で、１から５の機能はタグアレイ２のＶフラグを除
いて図３の場合と同一である。Ｖフラグは有効、無効、
クリア待ちの３状態を保持するために２ビットある。こ
の２ビットが１１、００、１０ならばそれぞれ有効、無
効、クリア待ち状態である。６は部分クリアのための比
較値を保持するためのラッチで、７は読み出したタグと
比較値を比較して一致した場合にクリア信号をアサート
するための比較器で、８はＶフラグおよび、一致信号、
クリア信号、タイプ信号から、ヒット信号および新たな
Ｖフラグを生成するための制御論理である。
【００１２】この図１のアドレス変換バッファは以下の
ように動作する。まず、エントリの登録は、図３のアド
レス変換バッファと同様に行う。また、セクションテー
ブルの書き替え等で、あるセクションのアドレス変換対
のクリアを要求する場合は、ラッチ６に部分クリア用の
比較値、すなわちそのセクションのＳＸをラッチし、全
エントリのＶフラグに関して有効、無効、クリア待ちの
状態からそれぞれクリア待ち、無効、無効の状態にす
る。
ように動作する。まず、エントリの登録は、図３のアド
レス変換バッファと同様に行う。また、セクションテー
ブルの書き替え等で、あるセクションのアドレス変換対
のクリアを要求する場合は、ラッチ６に部分クリア用の
比較値、すなわちそのセクションのＳＸをラッチし、全
エントリのＶフラグに関して有効、無効、クリア待ちの
状態からそれぞれクリア待ち、無効、無効の状態にす
る。
【００１３】アドレス変換はエントリを読み出して物理
アドレスおよび一致信号を生成するところまでは図３と
同一である。この図１のアドレス変換バッファではさら
に、ラッチ６の比較値が有効な場合は、タグアレイ２か
ら読み出したタグとラッチ７の比較値を比較器７で比較
して、一致した場合にクリア信号をアサートし、一致し
ない場合はクリア信号をアサートしない。そして、比較
器４の一致出力をＭ、クリア待ちを示すＶフラグを
ＶC、比較器７のクリア出力をＣ、このクリア出力Ｃの
反転信号をＣＮ、有効を示すＶフラグをＶVとすると、
制御論理８は以下の論理でヒット(HIT)および更新信号
(Update)を生成する。
アドレスおよび一致信号を生成するところまでは図３と
同一である。この図１のアドレス変換バッファではさら
に、ラッチ６の比較値が有効な場合は、タグアレイ２か
ら読み出したタグとラッチ７の比較値を比較器７で比較
して、一致した場合にクリア信号をアサートし、一致し
ない場合はクリア信号をアサートしない。そして、比較
器４の一致出力をＭ、クリア待ちを示すＶフラグを
ＶC、比較器７のクリア出力をＣ、このクリア出力Ｃの
反転信号をＣＮ、有効を示すＶフラグをＶVとすると、
制御論理８は以下の論理でヒット(HIT)および更新信号
(Update)を生成する。
【００１４】HIT＝Ｍ・(ＶC・ＣＮ＋ＶV） Update＝Ｍ・ＶC 更に、更新信号(Update)がアサートされた場合は、読み
出したエントリのＶフラグを、クリア信号がアサートさ
れている場合は無効に、アサートされていない場合は有
効に書き替える。
出したエントリのＶフラグを、クリア信号がアサートさ
れている場合は無効に、アサートされていない場合は有
効に書き替える。
【００１５】
【発明の効果】本発明によりダイレクトマップ方式また
はセットアソシアティブ方式のバッファメモリの部分ク
リアを、容量に関係なく高速に行うことが可能となる。
はセットアソシアティブ方式のバッファメモリの部分ク
リアを、容量に関係なく高速に行うことが可能となる。
【図１】本発明の実施例による６４エントリ・ダイレク
トマップ・アドレス変換バッファを示す図である。
トマップ・アドレス変換バッファを示す図である。
【図２】本発明の実施例によるアドレス変換バッファに
よるアドレス変換を示す図である。
よるアドレス変換を示す図である。
【図３】一般的な６４エントリ・ダイレクトマップ・ア
ドレス変換バッファを示す図である。
ドレス変換バッファを示す図である。
【図４】本発明を用いたバッファメモリの各エントリの
状態遷移を示す図である。
状態遷移を示す図である。
１…論理アドレス、２…タグアレイ、３…ＰＦＮを保持
するデータアレイ、４…１４ビット比較器、５…アドレ
ス変換バッファによって生成した物理アドレス、６…部
分クリアのための比較値を保持するためのラッチ、７…
読み出したタグと比較値を比較して一致した場合にクリ
ア信号をアサートするための比較器、８…Ｖフラグおよ
び、一致、クリア、タイプ信号から、ヒット信号および
新たなＶフラグを生成するための制御論理、ＳＸ…セク
ションインデックス、ＰＸ…ページインッデクス、ＰＴ
Ｂ…ページテーブルベース、ＳＴＢ…セクションテーブ
ルベース、ＰＦＮ…ページフレーム番号
するデータアレイ、４…１４ビット比較器、５…アドレ
ス変換バッファによって生成した物理アドレス、６…部
分クリアのための比較値を保持するためのラッチ、７…
読み出したタグと比較値を比較して一致した場合にクリ
ア信号をアサートするための比較器、８…Ｖフラグおよ
び、一致、クリア、タイプ信号から、ヒット信号および
新たなＶフラグを生成するための制御論理、ＳＸ…セク
ションインデックス、ＰＸ…ページインッデクス、ＰＴ
Ｂ…ページテーブルベース、ＳＴＢ…セクションテーブ
ルベース、ＰＦＮ…ページフレーム番号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (6)
- 【請求項１】複数のエントリのタグアレイと、複数のエ
ントリのデータアレイとを有するバッファメモリと、 アドレス信号に従って上記タグアレイから読み出された
第１のアドレス情報と上記アドレス信号が有する第２の
アドレス情報とを比較し、ヒット判定を行う第１の比較
器と、 上記バッファメモリの部分クリアを行うための第３のア
ドレス情報を格納するラッチ回路と、 上記ラッチ回路にラッチされた前記第３のアドレス情報
と前記タグアレイより読み出された第４のアドレス情報
とを比較し、部分クリアの決定を行う第２の比較器とを
有し、 上記タグアレイの前記複数のエントリのそれぞれは、有
効状態、無効状態或いはクリア待ち状態の何れかを示す
フラグを有しており、 上記第２の比較器が上記第３のアドレス情報と上記第４
のアドレス情報との一致を検出した際、上記第２の比較
器の出力により、上記第４のアドレス情報が格納されて
いるエントリのフラグを上記クリア待ち状態から上記無
効状態へと変化させる手段と、新たな部分クリア指示が
出されて上記ラッチ回路に新たに有効なアドレスをラッ
チする際に、クリア待ち状態の全てのエントリを無効状
態に遷移させる手段とを有し、 上記第４のアドレス情報は上記第１のアドレス情報の一
部であり、上記第４のアドレス情報のビット長は上記第
１のアドレス情報のビット長よりも短いビット長である
ことを特徴とするデータプロセッサ。 - 【請求項２】上記第２の比較器が上記第３のアドレス情
報と上記第４のアドレス情報との不一致を検出した際、
上記第２の比較器の出力により、上記第４のアドレス情
報が格納されているエントリのフラグを上記クリア待ち
状態から前記有効状態へと変化させる手段を有している
ことを特徴とする請求項１記載のデータプロセッサ。 - 【請求項３】新たな部分クリア指示が出されて上記ラッ
チ回路に新たに有効なアドレスをラッチする際に、有効
状態の全てのエントリをクリア待ち状態に遷移させる手
段を有することを特徴とする請求項１又は請求項２に記
載のデータプロセッサ。 - 【請求項４】上記バッファメモリはアドレス変換用バッ
ファメモリであることを特徴とする請求項１乃至請求項
３のいずれか一項に記載のデータプロセッサ。 - 【請求項５】上記複数のエントリのそれぞれが有する前
記フラグは、上記複数のエントリのそれぞれが有効状
態、無効状態或いはクリア待ち状態の何れかを示す少な
くと２ビットを有することを特徴とする請求項１乃至請
求項４のいずれか一項に記載のデータプロセッサ。 - 【請求項６】上記バッファメモリは、ダイレクトマップ
方式またはセットアソシアティブ方式のバッファメモリ
であることを特徴とする請求項１乃至請求項５のいずれ
か一項に記載のデータプロセッサ。
Priority Applications (3)
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|---|---|---|---|
| JP24295892A JP3242161B2 (ja) | 1992-09-11 | 1992-09-11 | データプロセッサ |
| US08/115,026 US5555394A (en) | 1992-09-11 | 1993-09-02 | Data processor with the ability of fast partial clearing of buffer memory |
| KR1019930018023A KR100278895B1 (ko) | 1992-09-11 | 1993-09-08 | 데이터 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24295892A JP3242161B2 (ja) | 1992-09-11 | 1992-09-11 | データプロセッサ |
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|---|---|
| JPH0695967A JPH0695967A (ja) | 1994-04-08 |
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Family
ID=17096763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24295892A Expired - Fee Related JP3242161B2 (ja) | 1992-09-11 | 1992-09-11 | データプロセッサ |
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