JPS589452B2 - フア−ムウエアホウシキ - Google Patents

Description

【発明の詳細な説明】 この発明は情報処理装置において実行頻度がメきい処理
をマイクロプログラムで実行するファームウエア方式に
関する。

実行されるべきプログラムの少くとも一処理分は主メモ
リに記憶されなければならず、その一処理に必要な分の
プログラムが記憶されるだけの記憶容量が主メモリにな
ければそのプログラムを実行できない。

そしてプログラム中の実行可能な分をファイルメモリか
ら主メモリに移して実行し、その実行が終ると、ファイ
ルメモリに戻すか、消去して新たな処理部分を主メモリ
に移して実行していた。

従って主メモリの容量によりプログラムを変更する必要
があり、それだけプログラムの作成が面倒であった。

この点を改善するために仮想メモリを使用し、プログラ
ム作成者はその仮想メモリにはプログラムの実行に必要
な記憶容量が充分あると考えてプログラムを作ることが
できるようにする方式が提案されている。

このプログラムの実行は、或る仮想アドレスが指定され
ると、仮想アドレスと実アドレスとの変換表が引かれ、
指定された情報が主メモリにない場合は、変換表に示さ
れるファイルアドレスより指定された情報を主メモリに
移し、この移した主メモリのアドレスを変換表に書込む
。

これにより仮想アドレスは主メモリ上の実アドレスに変
換され、その実アドレスにより主メモリがアクセスされ
てプログラムが実行される。

このようにしてプログラム作成者はそのプログラムが実
行される主メモリの記憶容量を意識することなくプログ
ラムを作成でき、フ殆グラムの作成が容易になる。

またプログラムの実行の際にその必要な部分のみを主メ
モリに移すので、一度に大きなプログラムを実行でき、
かつ一度に多数個のプログラムを実行でき、主メモリを
効率よく使用できる。

更に複数のプログラム中に同一プログラムルーチンがあ
る場合は、従来はそのルーチンをそれぞれのプログラム
に入れた状態で主メモリに記憶したため、そのルーチン
は重複されるが、仮想メモリの使用によればその共通の
ルーチンは１つだけを主メモリに記憶し、仮想アドレス
より実アドレスノ変換の際に複数のプログラムにおいて
共通のルーチンに対しては同一アドレスにそれぞれ変換
されるようにすることにより、主メモリを有効に利用で
きる。

一方機械語命令で書かれたプログラムの実行は次のよう
に行われる。

即ち、まず主メモリからある機械語命令が読出され、こ
の読出された機械語命令上の命令コードが解読され、こ
の命令コードに応じてこの命令コードが主メモリ上のデ
ータに対する処理を指定する場合には機械語命令上のオ
ペランドアドレスを用いて必要なデータを主メモリから
読出し、読出されたデータに対して指定された処理を行
った後、必要に応じてそのデータを主メモリに書込む。

このあと次の機械語命令を読出し、これを実行する。

このように主メモリから機械語命令の読出し、解読、必
要ならばデータの読出し、書込みをプログラムの各機械
語命令について順次行うことによってプログラムが実行
され，ることになる。

よって主メモリに対するアクセス回数が多く、また解読
時間の合計も長くなる。

この点から１つの処理を直接マイクロプログラムで記述
してこれを実行すれば、いちいち読出し、解読を行うこ
となく、処理が行われるため、高速度で処理を行える。

従って、ある計算機システムにおいて、ある特定の処理
が実行される頻度が大きい場合には、これを、機械語プ
ログラムで実行するよりも、マイクロプログラムで実行
する（以後これをファーム？エア化するという）方が望
ましい。

しかしながら、計算機の使用環境が異なれば、高速化し
たい処理部分も異なり、従ってファームウエア化する処
理部分も異なる。

よって種々のファームウエア化のされ方により、各々、
異なったプログラムを作成しなければならなくなり、フ
ァ、ームウエア化は、プログラム作成の面から困難なも
のとなる。

この発明の目的は高速処理が可能であり、かつファーム
ウエア化が容易で、しかもプログラム作成も容易なファ
ームウエア方式を提供するにある。

本発明は、仮想アドレスを、プログラムの１つの処理区
切、即ち論理的な区切りで分割し（これを以下セグメン
トと呼ぶ）、このセグメントをファームウエア化の単位
とし、プログラムはファームウェア化の行われ方にかか
わらず、仮想アドレスを用いて作成し、プログラムの実
行に際し、仮想アドレスを主メモリ上の実アドレス、あ
るいは、制御メモリ上のマイクロプログラムアドレスに
変換し、前者の場合には、機械語プログラムとして実行
し、後者の場合には、ファームウエアで実行する。

更に仮想アドレスで指定された処理がファームウエア化
されているかどうかの情報をもたせ、ファームウエア化
されている場合において、その指定された処理を実行す
るためのマイクロプログラムルーチンが制御メモリに格
納されていれば、直ちにそれをファームウエアで実行し
、制御メモリ上に格納されていなければ、対応する処理
を行うマイクロプログラムルーチンをファイルメモリか
ら制御メモリに転送した後、ファームウエアにより実行
できるようにする。

このようにすればファームウエア化により高速処理が可
能になり、又、ファームウエア化の行われ方にかかわら
ず、共通のプログラムを使用でき、プログラム作成が簡
単化される。

又、本発明においては、セグメントを単位として、主メ
モリ、制御メモリへの割当てが行ワレルので、制御メモ
リへのアドレス変換のための連想メモリのキイ部のビッ
ト数を減少させることができる。

更に、ファームウエア化された処理に対応するマイクロ
プログラムルーチンが、実際に制御メモリに入っている
がどうかをプログラムを作成する人が意識しなくてもよ
く、プログラム作成が容易に行えるようになるとともに
、実際には小容量しかない制御メモリを見かけ上大容量
のものとして使用でき、制御メモリの有効利用が可能と
なる。

次に本発明によるファームウエア方式の実施例を説明す
る。

本実施例においては、仮想アドレスは、１４ビットのセ
グメントアドレスと、１４ビットのバイトアドレス、即
ちセグメント内アドレそからなる２８ビットから構成さ
れ、セグイントアドビスは、６ビットおよび８ビットの
第１および第２セグメントアドレスＳＡ１，ＳＡ２から
構成される。

仮想メモリ上の情報は、セグメントを単位として、主メ
モリ、あるいは制御メモリに割り当てられる。

但し、セグメントが主メモリに割り当てられた場合には
、仮想メモリ上の情報がそのまま主メモリに転送される
のに対し、制御メモリに割り当てられた場合には、仮想
メモリ上の情報と等価の機能をもつマイクロプログラム
ルーチンが制御メモリに書き込まれる。

本実施例においては、アドレス変換は、第１および第２
のテーブル用メモリ上の第１および第２セグメントテー
ブルを検策することにより行われる外に、連想メモリを
設け、よく使用されるアドレス変換はこのメモリにより
行われ、高速化が計られる。

第１図において、１は第１セグメントテーブルＳＴ１を
もつ第１テーブル用メモリで、６ビットの第１セグメン
トアドレスＳＡ１に対応して６４個のエントリＳＴ１ｉ
をもち、各エントリＳＴ１ｉは、第２図に示すように、
第１セグメントアドレスｉに対応する第２セグメントテ
ーブルＳＴ２ｉの第２テーブル用メモリ２における開始
アドレスＡ（ＳＴ２ｉ）を保持するアドレス部Ａと、Ｓ
Ｔ２ｉのエントリ数Ｎ（ＳＴ２ｉ）を保持するエントリ
数部Ｎとをもつ。

第１セグメントアドレスＳＡ１＝ｉに対応する第２セグ
メントテーブルＳＴ２ｉの、ＳＡ２＝ｊで指定される各
エントリＳＴ２ｉｊは、第３図に示すように、セグメン
トｉｊが主メモリにあることを示す第１タグビットＴ１
、制御メモリにあることを示す第２タグビットＴ２、セ
グメントｉｊと等価の機能をもつマイクロプログラムル
ーチンが存在することを示す第３タグビットＴ３と、Ｔ
１が１のときセグメントｉｊの主メモリ、あるいはＴ１
が０のとき、ファイルメモリ上の各機械語プログラムの
アドレス、又はＴ２が１のときセグメントｉｊに対応す
るマイクロプログラムルーチンの制御メモリ上のアドレ
スを保持する現在アドレス部ＰＡと、そのサイズを示す
ＣＳと、Ｔ３が１のときに、対応するマイクロプログラ
ムルーチンのファイルメモリにおけるアドレスを保持す
る第２アドレス部ＦＡと、そのサイズを示すＦＳとをも
つ。

仮想アドレスは仮想アドレスレジスタＶＡＲに蓄積され
、第１テーブル用メモリＳＴ１は仮想第１セグメントア
ドレスＳＡ１の値をアドレスとしてアクセスされ、読出
された値は、加算器Ａ１の一方の入力に印加される。

加算器Ａ１のもう一方の入力には、仮想第２セグメント
アドレスＳＡ２の値が印加され、その出力はアドレスと
して、第２テーブル用メモリＳＴ２に印加される。

第２テーブル用メモリＳＴ２の実アドレス部ＰＡの値は
加算器Ａ２の一方の入力に印加され、その加算器Ａ２の
他方の入力には、仮想アドレスレジスタＶＡＲのバイト
アドレス部ＢＡの値が印加されている。

加算器Ａ２の出力は、主メモリアドレスレジスタＭＭＡ
Ｒに印加されている。

ＡＭは仮想セグメントアドレスを実アドレスに変換する
ための連想メモリを示し、その１エントリは、第４図に
示すようにキイとして１４ビットの仮想セグメントアド
レスＳＡをもちデータとして、セグメントに対応する情
報が主メモリ及び制御メモリにあることをそれぞれ示す
第１および第２タグＴ１およびＴ２，Ｔ１が１のときに
対応するセグメントの主メモリアドレスを、Ｔ２が１の
ときには対応するマイクロプログラムルーチンの制御メ
モリアドレスをそれぞれもつ現在アドレス部ＰＡおよび
、そのサイズを示すサイズ部ＣＳをもつ。

連想メモリＡＭのキイ部には、１４ビットの仮想アドレ
スのセグメントアドレス部ＳＡの値が印加され、キイ部
に一致する内容をもつエントリがあると、一致検出信号
Ｆとともにそのデータ部の値を出力する。

ＣＭは中央処理装置の順序制御を行うためのマイクロプ
ログラムを格納する制御メモリで、制御メモリアドレス
レジスタＣＭＡＲの値で指定される制御メモリＣＭ内の
一語は制御メモリデータレジスタＣＭＤＲに読み出され
るが、この語、すなわち１マイクロ命令語は、中央処理
装置内の各種のゲート類等を制御するための制御信号Ｇ
Ｓを含む指令部Ｃと、次に実行すべきマイクロプログラ
ム命令語を指定するためのアドレス部Ａとからなる。

レジスタＣＭＤＲのアドレス部Ａの値はマイクロプログ
ラムアドレス決定回路ＭＡＤＣに印加される。

回路ＭＡＤＣはアドレス部Ａの値と、このＭＡＤＣに印
加される中央処理装置における各種状態情報ＳＳとによ
り次に実行すべきマイクロ命令アドレスを決定し、この
値はレジスタＣＭＡＲに印加されている。

又回路ＭＡＤＣは第２セグメントテーブルメモリＳＴ２
の実アドレス部の値、および、連想メモリＡＭの実アド
レス部ＰＡの値も印加されている。

ＦＭ１は、その中に機械語プログラム及びプログラムで
使用するデータをもつ仮想メモリ用ファイルメモリで、
そのアドレスとして第２セグメントテーブルＳＴ２の実
アドレス部を用いて、主メモリデータレジスタＭＭＤＲ
を介して主メモリとの情報の転送を行えるように構成さ
れている。

ＦＭ２は、その中にセグメントで指定される処理に対応
するマイクロプログラムルーチンをもつ、マイクロプロ
グラム用ファイルメモリで、その内容はアドレスとして
第２セグメントテーブルから出力される第２アドレス部
ＦＡの値を用いて、制御メモリデータレジスタＣＭＤＲ
を介して制御メモリに転送され得る。

次に本実施例の動作を説明する。

中央処理装置からメモリに対してアクセス要求，がある
と、仮想アドレスの１４ビットのセグメント部の値が、
連想メモリＡＭのキイ部に印加され、検索が行なわれる
。

連想メモリＡＭが一致を検出すると、一致した語におけ
るデータ部の値が読出され、第１および第２タグＴ１お
よびＴ２が調べられる。

Ｔ１が１の場合、即ち指定されたセグメントが主メモリ
ＭＭ上に存在する場合には、データ部の実アドレスＰＡ
の値が第２加算器Ａ２に印加され、仮想アドレスのバイ
トアドレス部ＢＡの値と加算され、この結果が、主メモ
リアドレスレジスタＭＭＡＲに格納され、この値により
主メモリＭＭに対するアクセスが行われる。

連想メモリＡＭで一致が検出され、かつ第２タグＴ２が
１の場合、即ち指定されたセグメントに対応する処理を
行うマイクロプログラムルーチンが制御メモリ上に存在
する場合には、データ部の実アドレス部ＰＡの値が制御
メモリアドレスレジスタＣＭＡＲに格納され、この値に
より制御メモリＣＭが読出される。

即ち、実アドレス部ＰＡから始まるマイクロプログラム
ルーチンが実行されることになる。

連想メモリＡＭが一致を検出しない場合には、まず、仮
想アドレスの第１セグメントアドレス部ＳＡ１の値をア
ドレスとして、第１セグメントテーブルＳＴ１が読出さ
れ、その読出された値と、第２セグメントアドレス部の
値ＳＡ２が第１加算、回路Ａ１により加算され、この結
果の値をアドレスとして第２セグメントテーブルＳＴ２
が読出される。

読出された第２セグメントテーブルのエントリイの第１
タグＴ１が１の場合には、実アドレス部ＰＡの値が第２
加算器Ａ２に入力され、仮想アドレスのバイトアドレス
部の値ＢＡと加算されその結果の値をアドレスとして主
メモリＭＭがアクセスされる。

第２タグＴ２が１の場合には、実アドレス部ＰＡの値を
アドレスとして、制御メモリＣＭが読出される。

第１および第２タグピットがともにＯのとき、即ち、必
要な情報が主メモリＭＭ，制御メモリＣＭのいずれにも
存在しない場合には、制御メモリＣＭの特定の番地ＣＭ
Ａ１に制御がわたされる。

即ち、ＣＭＡ１の値が制御メモリアドレスレジスタＣＭ
ＡＲに格納される。

ＣＭＡＩから始まるマイクロプログラムルーチンは次に
述べる処理を行う。

まず、第２セグメントテーブルＳＴ２から読出された第
３タグビットＴ３を調べる。

これが０の場合にはこのセグメントに対応するマイクロ
プログラムルーチンは存在しない、即ち、ファームウエ
ア化されていないので、そのセグメントは必ず主メモリ
ＭＭにもってくることになる。

これは、主メモリの空きエリアを管理するテーブル（主
メモリ内にとられているとする）を検索し、要求された
セグメントよりも大きい空きエリアをみつけ出し、この
エリアに、ＳＴ２の実アドレス部で指定されるファイル
メモリの内容を転送する。

空きエリアがない場合には、現在、主メモリ内にあるセ
グメントをファイルメモリに追出し、空きエリアを作っ
た後、要求されたセグメントの主メモリへの転送が行わ
れ、第２セグメントテーブルの第１タグに１が、実アド
レス部ＰＡには、セグメントの格納された実アドレスが
書込まれる。

第３タグピットが１の場合には、このセグメントはファ
ームウエア化されていて、このセグメントに対応するマ
イクロプログラムルーチンが存在し、それはＦＭ２のＦ
Ａ番地に格納されている。

この場合には、ＳＴ２のマイクロプログラムファイルア
ドレスＦＡから、ＦＳで示される語数だけ、決定された
制御メモリの空きエリアに転送され、ＳＴ２の第２タグ
ピットには１が、実アドレス部ＰＡに制御メモリアドレ
スが書込まれる。

連想メモリＡＭの内容は、セグメントがこのメモリＡＭ
でみつからなかった場合にＡＭ内の一語を追出し、この
語に新たに指定されたＳＴ２の内容を書込むことにより
更新される。

追出すべき語は、Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕ
ｔ，Ｌｅａｓｔ−Ｒｅ−ｃｅｎｔｌｙ−Ｕｓｅｄ等のア
ルゴリズムによって決定される。

以上本発明の一実施例において説明したように、本発明
においては、セグメントを単位として、ファームウエア
化が行われており、仮想セグメントアドレスを実アドレ
スに変換する際に、対応するセグメントがファームウエ
ア化されているかどうかが識別され、ファームウエア化
されていない場合には主メモリ上の実セグメントアドレ
スに変換され、これとセグメント内アドレスを加算する
ことにより、主メモリの実アドレスが得られ、これによ
り主メモリに対してアクセスが行われる。

また、主メモリ上に対応するセグメントが存在しない場
合には、ファイルメモリ上から主メモリにセグメントを
転送したうえで主メモリへのアクセスが行われる。

また、セグメントがファームウェア化されている場合に
は対応するマイクロプログラムルーチンが制御メモリ上
に存在すれば、指定されたセグメントに対応するマイク
ロプログラムルーチンの制御メモリ上の実アドレスに変
換され、この実アドレスにより、ファームウエアとして
処理が実行される。

対応するマイクロプロクラムルーチンが制御メモリ上に
存在しない場合には、対応する処理を機械語プログラム
により実行するかファームウエアにより実行するかを決
定したうえで、ファームウエアで実行する場合には、フ
ァイルメモリから制御メモリに転送した後に、制御メモ
リ上でファームウエアにより実行される。

このような仮想アドレスの主メモリ上での実アドレスへ
の変換、あるいは制御メモリ上での実アドレスへの変換
が、従来の仮想アドレスから主メモリアドレスへのアド
レス変換のためのハードウェアとほとんど同じハードウ
エアにより行うことが可能である。

また、プログラムを作成する人が対応する処理をソフト
ウエアで実行するかファームウエアで実行するかを意識
しなくてもよいだけでなく、ファームウエアで実行する
場合でも対応するファームウエアが制御メモリ上に存在
するかどうかを意識しなくてもよく、プログラムの作成
が頗る容易となる。

本実施例においては、あるセグメントが主メモリにも制
御メモリにも存在しない場合の処理については、本発明
とは直接関係がないので、簡単に説明したが、これらの
処理については、従来行われていた、主メモリへのセグ
メントの割り当てのための各種の方式が適用できる。

又、本実施例においては、第１、第２セグメントテーブ
ルＳＴ１，ＳＴ２、連想メモリＡＭの各エントリの構成
が示されているが、必ずしもこのような構成にする必要
はなく、たとえば第２セグメントテーブルのマイクロプ
ログラムファイルのアドレスＦＡ．サイズＦＳ等は、Ｓ
Ｔ２に含ませないように構成することも可能であり、又
、ＡＭの各エントリには、実際には、その使用状態を管
理するためのフィールドが設けられるであろう。

又ＳＴ１，ＳＴ２は特別のメモリで構成されるとしてい
るが、これを主メモリにおいて実現する事も可能である
。

同時に、第１および第２加算器のかわりに、中央処理装
置の他の加算器を使用することも可能である。

又、実施例に示したＡＭの検索、セグメントテーブルの
検索等の処理は、制御メモリＣＭの制御により行うこと
もできるし、配線論理によって実現することも可能であ
る。

【図面の簡単な説明】

第１図は本発明ファームウエア方式の一例を示すブロッ
ク図、第２図は第１セグメントテーブルの第１番目のエ
ントリを示す図、第３図は第２のセグメントテーブルの
第ｊ番目のエントリを示す図、第４図は連想メモリの一
語を示す図である。

Claims (1)

【特許請求の範囲】
1. １ セグメントアドレス及びそのセグメント内のアドレ
   スが格納された仮想アドレスレジスタと、該仮想アドレ
   スのセグメントアドレスを主メモリの実セグメントアド
   レス或は制御メモリの実セグメントアドレスに変換する
   アドレス変換手段と、そのアドレス変換に際して対応す
   る実アドレスが見つからなかった時に、アクセス要求さ
   れたセグメントと対応する処理がファームウエア化され
   ているか否かを調べる手段と、それがファームウエア化
   されていない場合にはセグメント単位でファイルメモリ
   から機械プログラムを主メモリに転送し、ファームウエ
   ア化されている場合には対応するマイクロプログラムル
   ーチンを制御メモリに転送する手段と、上記セグメント
   内のアドレス及び上記主メモリの実セグメントアドレス
   より主メモリ実アドレスを作る手段と、上記アドレス変
   換された制御メモリの実セグメントアドレスにマイクロ
   プログラムの制御を移す手段とを具備するファームウエ
   ア方式。