JPS588073B2 - アドレス変換装置 - Google Patents

Description

【発明の詳細な説明】 （発明の利用分野） 本発明は、仮想記憶を有する計算機システムで実現され
る仮想計算機構成において、仮想計算機が作る論理アド
レスを実計算機の物理アドレスに変換する装置に関する
ものである。

（従来技術） 近年、デイジタル型電子計算機の応用分野が拡大するに
従い、実メモリの容量の制約を解除したアドレス方式、
すなわち仮想記憶方式が一般的になりつつある。

さらに、この仮想記憶方式の延長として、１つの実計算
機を多数のユーザが同時に使用できるような方式、すな
わち、仮想計算機方式が利用されつつある。

この仮想計算機方式とは実計算機を時分割に利用し、そ
の仮想計算機がサービスを受ける時点でユーザの定義し
た仮想ハードウエア情報（制御レジスタ、演算レジスタ
、ＰＳＷなど）を実ハードウエアにセットして、実計算
機のサービスを得ることになる。

したがって１台の実計算機で複数個の異なったオペレー
テイング、システムが、見かけ上同時に走行できること
になる。

この仮想計算機方式は、稼動しているシステムのサービ
スを停止することなく、新しく開発するオペレーテイン
グ・システムやソフトウエア・プログラムのテストがで
きることや、多数のオペレーテイング・システム間で交
信できるなどの利点がある。

以上に述べたような効果が仮想計算機方式にあるが、こ
の仮想計算機（ＶｉｒｔｕａｌＭａｃｈ ｉｎｅ ：
ＶＭ ）を実現するための制御プログラムを仮想計算機
モニタ（ Ｖｉｒｔｕａｌ ＭａｃｈｉｎｅＭｏｎｉ
ｔｏｒ ： 以後、ＶＭＭと略す。

）と云う。ＶＭＭは第１図に示すが如く、各仮想計算機
が実のストーレジとみなしているストーレジ３００（こ
れを第２レベル・ストーレジという。

）をＶＭＭが実際に管理している実のストーレジ２００
（これを第１レベル・ストーレジという。

上のセグメント・テーブル（ＲＳＴ）２１０とページ・
テーブル（ＲＰＴ）２２０で管理する。

このＲＳＴ２１０は実計算機の制御レジスタ（ＣＲ２１
０から指されている。

したがって仮想計算機方式でない場合には第１図の第２
レベル・ストーレジ３００が実のストーレジとなり、そ
のストーレジを用いてオペレーテイング・システム（以
降ＯＳと略す）が動作していたものが、仮想計算機方式
を実現するＶＭＭによって、ストーレジの仮想化（ Ｖ
ｉｒｔｕａｌ ｉｚｅ）がなされることになる。

なお、この第２レベル・ストーレジ３００は各仮想計算
機毎に割り当てられ、ＶＭＭが各ＶＮ毎のＲＳＴ２１０
，ＲＳＴ２２０を作り、管理している。

すなわち、■ＭＭが各ＶＭのサービスを切り替えるとき
には実の制御レジスタＣＲ２７０に格納するＲＳＴ２
１ ０のアドレスとして第１レベル・ストーレジ２００
内に存在する当該ＶＭ用のＲＳＴ２１０のアドレスを設
定すれば、そのＶＭ用のストーレジ３００を作り出すこ
とになる。

さらに、仮想計算機のもとで動作するＯＳが仮想記憶を
有する場合には、そのＯＳが第２レベル・ストーレジ３
００上に仮想のセグメント・テーブル（ＶＳＴ）３１０
、仮想のページ・テーブル（ＶＰＴ）３２０を作り、ユ
ーザ・プログラムのストーレジ（これを第３レベル・ス
トーレジという）３５０を管理することになる。

ここで、ＶＭのもとで動作しているＯＳは、ＶＭ下で動
作していることに全く関知する必要がなく第２レベル、
ストーレジ３００がそのＯＳが使用できる実ストーレジ
とみなしてＶＳＴ３１ ０ ，ＶＰＴ ３ ２ ０を作
れば良い。

次に、第３レベル・ストーレジ３５０の論理アドレスを
第１レベル・ストーレジ２００内の物理アドレスに変換
する手順を説明する。

これは、第１図に示すように、仮想計算機がＶＭＭによ
ってサービスを受ける場合の第３レベル・ストーレジ３
５０は、ＶＳＴ３１０とＶＰＴ３２０のアドレス変換と
、ＲＳＴ２１０とＲＰＴ２２０のアドレス変換の２回の
アドレス変換ヲ受けて第１レベル・ストーレジ２００上
の物理アドレスが決められる。

すなわち、第３レベル・ストーレジ３５０の論理アドレ
スはＶＳＴ３１０とＶＰＴ３２０によって第２レベル・
ストーレジ３００内でのアドレスが決まる。

このアドレスは実計算機の場合には実の物理アドレスと
なるが、仮想計算機方式の場合にはＲＳＴ２１０とＲＰ
Ｔ２２０で管理されているので仮想物理アドレスという
ことにする。

この仮想物理アドレスは、ＲＳＴ２１０とＲＰＴ２２０
によって第１レベル・ストーレジ内のアドレスが決まり
、そのアドレスが物理アドレスである。

なお、ｖＳＴ３１０と■ＰＴ３２０によるアドレス変換
やＲＳＴ２１０とＲＰＴ２２０によるアドレス変換の方
法は、後に第４図を用いてＳＳＴ２５０とＳＰＴ２６０
によるアドレス変換の方法を説明しているのと同一であ
る。

この２回のアドレス変換は性能低下の要因となるので、
■ＭＭは第３レベル・ストーレジ３５０から第１レベル
・ストーレジ２００を直接にマッピングする変換テーブ
ルＳＳＴ２５０（これをシャドウ・セグメント・テーブ
ルという。

）ＳＰＴ２６０（これをシャドウ・ページ・テーブルと
いう。

）を作り出している。第２図は上記の効果を概念的に示
したものである。

図中、３５０の論理アドレスは３１５のアドレス変換と
２１５のアドレス変換を受ける代りに、２５５のアドレ
ス変換によって２００の物理アドレスが得られることに
なる。

これによって、第３レベル・ストーレジの論理アドレス
から１回のアドレス変換によって第１レベル・ストーレ
ジ内の物理アドレスを得ることができる。

ところで、仮想記憶を実現する電子計算機では、常にＳ
ＳＴ２５０とＳＰＴ２６０を用いて論理アドレスを物理
アドレスに変換していたのでは変換処理に時間を費やす
ので、アドレス変換処理の高速化のために過去に参照さ
れた論理アドレスとそれに対応する物理アドレスの対応
テーブルを有しており、まず、その対応テーブルを調べ
て物理アドレスを得るようになっている。

その対応テーブルをＴ Ｌ Ｂ （ Ｔｒａｎｓ ｌａ
ｔ ｉｏｎＬｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ）、あ
るいはアドレス変換テーブルと呼んでいる。

ＴＬＢによるアドレス変換方法については本発明の実施
例において、第４図、第５図を用いて詳細に説明する。

再び第１図を参照するに、仮想計算機のハードウエア情
報ＶＣＲ２３０ ，ＶＰＳＷ２４０などはＶＭＭがサー
ビスするときに、実のハードウエアＣＲ２７０ ，ＰＳ
Ｗ２８０などに写されることになる。

ここで、ＣＲとは制御レジスタ（ Ｃｏｎ ｔ ｒｏ
ＩＲｅｇｉｓｔｅｒ）の略であり、ｐｓｗとはプログラ
ム状態語（ Ｐｒｏｇｒａｍ Ｓｔａｔｕｓ Ｗｏｒｄ
）の略称である。

これらＣＲ，ＰＳＷの先頭に■が付加したＶＣＲ，ＶＰ
ＳＷは仮想化されたハードウエア情報であることを意味
する。

なお、ＣＲ，ＰＳＷの役割りのより詳細な説明な下記刊
行物を参照されたい。

「ＩＢＭシステム／３７０の動作原理」ＩＢＭシステム
参考図書類ＧＡ２２−７０００。

なお、ＣＲ２７０はＳＳＴ２５０を指すことになる。

以上によって、アドレス変換のオーバヘッドの問題は解
決されたように思われるが、現状ではＴＬＢの処理に関
して以下のように処理しているので、新しい性能低下の
問題が生じる。

（１）ＶＭＭはシャドウ・テーブルに登録した第１レベ
ル・ストーレジのページを補助記憶装置へページ・アウ
トした場合には、ＴＬＢ内の論理アドレスと物理アドレ
スの対応関係を無効にするためにＶＭＭが他の仮想計算
機をサービスする前にＰＴＬＢ命令（ Ｐｕｒｇｅ Ｔ
ＬＢ命令の略であり Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏ
ｋ−ａｓｉｄｅＢｕｆｆｅｒのすべての内容を無効にす
る命令）を発行している。

（２）仮想計算機のオペレーテイング・システムがＰＴ
ＬＢ命令を発行したときや、ＯＳのもとで走行するユー
ザ・プログラムのアドレス空間を変更するためにＶＳＴ
３１０の値を変更する命令（ＬＣＴＬ命令： Ｌｏａｄ
Ｃｏｎｔｒ０１Ｒｅｇｉ ｓ ｔｓ ｒ 命令の略で
あり、ＣＲに情報を設定する命令）を発行した場合も、
ＴＬＢの内容すべてをキャンセルしている。

（３） （１），（２）によって、ＴＬＢ内の他の仮
想計算機の論理アドレスと物理アドレスの対応対も無効
にされてしまうので、ＴＬＢを用いたアドレス変換の効
果が発揮できない。

上記の問題点はすべてＴ Ｌ Ｂ（Ｔｒａｎｓｌａｔｉ
ｏｎＬｏｏｋ−ａｓｉｄｅ Ｂｕｆｆｅｒ：アドレス
変換の高速バツファ）の使用効率低下になるものである
。

さて、仮想計算機方式の利点でも述べたように、稼動中
の仮想計算機（以後、これをＨｏｓｔＶＭと略す。

）の性能は、デバック中の仮想計算機（以後、これをＴ
ｅｓｔＶＭと略す。

）よりも良くなり、さらに、実計算機方式のときと同程
度の性能が得られるような装置を発明することが望まし
い。

このような装置を発明することによって、仮想計算機方
式におけるＨｏｓｔＶＭの性能は実計算方式のものと変
りないものが得られることになる。

（発明の目的） したがって、本発明の目的はＴＬＢの内容をすべて無効
にする処理をやめ、無効にすべきＴＬＢエントリのみを
無効にする処理を施すことによって、ＴＬＢの使用効率
を向上させること、およびＴＬＢのエントリの参照方式
に新方式を用いることにより、ＴＬＢエントリの参照、
削除の性能を向上させることにある。

具体的には、計算機システム内に仮想計算機を識別する
制御レジスタとその仮想計算機の属性値を保持する制御
レジスタおよびＴＬＢの使用形態を規定するモードを設
け、上記レジスタ情報を有機的に活用せしめ、ＴＬＢの
各エントリにＶＭの識別情報を有すること、およびＴＬ
Ｂを複数個有し検索開始のＴＬＢ位置を制御することに
よってアドレス変換時、およびＴＬＢの参照、削除時の
性能を向上させることにある。

（実施例） 以下、本発明を実施例を参照して詳細に説明する。

第３図は本発明の実施例である。図中、１１００は命令
ユニット、１２００は演算ユニット、１０００は記憶制
御ユニット、１３００は主記憶装置、１１１０は主記憶
装置１３００から読出された命令のオペランド・アドレ
スを計算した結果を保持するアドレス・レジスタ（ＡＲ
）、１１１１はレングス・レジスタ（ＬＲ）、１００は
ＴＬＢ制御装置、１５０は論理アドレスと物理アドレス
の対を格納しているバツファ （ Ｔｒａｎｓｌａ−ｔｉｏｎ Ｌｏｏｋ−ａｓｉｄｅ
Ｂｕｆｆｅｒ：ＴＬＢ），１０２０は第１図で示した
ＳＳＴ２５０ ，ＳＰＴ２６０を用いて論理アドレスか
ら物理アドレスに変換する装置（ Ｄｙｎａｍｉ ｃＡ
ｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｏｒ：ＤＡＴ ）、１
０４０はバツファ・アドレス・アレイ、１０５０はバツ
ファ・ストーレジ、１２１０はアドレス変換の制御レジ
スタ、１２２０は仮想計算機（ ＶｉｒｔｕａｌＭａｃ
．ｈｊｎｅ ：以後、ＶＭと略す。

）の識別と属性を制御する制御レジスタである。

このレジスタの内容はプログラムによって変更可能であ
る。

命令ユニット１１００は主記憶装置１３００より命令を
読出して、その命令をデコードし、アドレス計算の結果
をＡＲ１１１０にセットする。

また、命令のオペランドの長さはＬＲ１１１１にセット
される。

命令ユニット１１００は、ＡＲ１１１０内のオペランド
のアドレスとＬＲ１１１１内のオペランド長を記憶制御
ユニット１０００へ送る。

記憶制御ユニットｉｏｏｏではＴ Ｌ ，Ｂ 制御装置
１００がこの送られたデータを使用してＴＬＢ１５０を
参照する。

ＴＬＢ１５０にＡＲ１１１０のアドレスがあれば、命令
ユニット１１００へ報告する。

もしもなければＤＡＴ１０２０ヘオペランド・アドレス
を送り物理アドレスへのアドレス変換を起動する。

ＤＡＴ１０２０でのアドレス変換が終了したならば、そ
の物理アドレスがＴＬＢ制御装置１００へ送られ、ＴＬ
Ｂ１５０に書込まれる。

次に、ＴＬＢ制御装置１００は求まった物理アドレスに
基づき信号線１０３０を経てバツファ・アドレス・アレ
イ１０４０を参照し、バツファ・ストーレジ１０５０に
当該物理アドレスデータがあるか否かを調べる。

このときＬＲＩ １ １ １内のオペランドの長さもバ
ツファ・アドレス・アレイ１０４０に送られる。

バツファ・ストーレジにデータがあればバツファ・スト
ーレジ１０５０からそのデータを読出し演算ユニット１
２００へ線１０６０を介して供給する。

バツファにデータがなければ主記憶装置１３００からデ
ータを読出しバツファ・アドレス・アレイ１０４０、バ
ツファストーレジ１０５０を経由して演算ユニット１２
００へ供給する。

以上が論理アドレスを物理アドレスに変換するアドレス
変換の過程であるが、本発明は仮想計算機の属性を制御
するための制御レジスタ１２２０とＴＬＢ制御装置１０
０の制御方式およびＴＬＢ１５０の構造に特長がある。

第４図はアドレス変換を説明した図である。

図の番号は第１図〜第３図に対応して付してある。

仮想計算機上のプログラムの論理アドレス３５０はセグ
メント・インデックス８ビット、ページ・インデックス
５ビット、バイト・インデックス１１ビットの２４ビッ
トからなる。

なお、この論理アドレスのビット数は容易に拡張できる
。

セグメント・インデックスとページ・インデックスは第
１図で示したＶＭＭが作るシャドウ・テーブルＳＳＴ２
５０、ＳＰＴ２６０でアドレス変換を受け、バイト・イ
ンデックスは変換を受けない。

ＳＳＴ２５０とＳＰＴ２６０はバツファ・ストーレジに
ある 論理アドレス３５０から物理アドレス２００へのアドレ
ス変換は次のようにしてなされる。

制御レジスタ１２１０のビット８からビット３１は第１
図のＳＳＴ２５０の先頭アドレスが格納されている。

ビット０からビット７はＳＳＴ２５０の１エントリの長
さを表示している。

制御レジスタ１２１０のビット８からビット３１の内容
と論理アドレス３５０のビット８から１５、すなわち、
セグメント・インデックスとを加算することによってＳ
ＳＴ２５０内のセグメントテーブル内のエントリ・アド
レスが求まる。

セグメント・テーブルの内容を表わしたのが第４図の２
５０であり、このビット８からビット３０の値を２倍す
ると第１図のＳＰＴ２６０の先頭アドレス、すなわちペ
ージ・テーブルの先頭アドレスが求まる。

この値に第４図の論理アドレスのうちのページ・インデ
ックス部を加えることによってページテーブル内のエン
トリ・アドレスが求まる。

第４図のページ・テーブルエントリ２６０のビット０か
らビット１２までが、物理アドレス２００のピント８か
らビット２０に対応し、小こ論理アドレス３５０のビッ
ト２１からビット３１を連結することによって物理アド
レスが求まる。

なお、第４図のより詳しい説明は下肥刊行物を参照され
たい。

１’ＩＢＭシステム／３７０の動作原理」ＩＢＭシステ
ム参考図書類ＧＡ２２−７０００ 上記アドレス変換は第３図のＤＡＴ１０２０によるもの
であるが、この変換を高速化するためにＴＬＢ１５０と
その制御装置１００がある。

本発明は、ＴＬＢ制御装置１００とＴＬＢ１５０、およ
びＶＭＩＤ制御レジスタ１２２０に関するものである。

第５図は第４図のＴＬＢ制御装置１００、ＴＬＢ１５０
をより詳細に示した図である。

図においては１はアドレス・レジスタ、２はハツシング
装置（ Ｈａｓｈｉｎｇ装置：ＨＡＳＨ）、１５０は複
数個のＴＬＢ１４はＴＬ８１５．０への書込み読出しを
制御する選択回路、３は選択回路４の制御部であり演算
ユニット１２００からのＰＴＬＢ命令の指令信号Ｌ２７
、およびそのときのＴＬＢの状態信号Ｌ２５によって制
御信号Ｌ２８〜Ｌ３０を作る。

５はＴＬＢ１５０の一つを選択するためのロー・アドレ
ス（ Ｒｏｗ Ａｄｄｒｅｓｓ ）を決定する回路であ
る。

ＴＬＢ１５０の各カラムには論理アドレスＬＡと物理ア
ドレスＰＡの対と対応するストレジキーＫＥＹおよびそ
のカラムのエントリが有効か否かを示すビットＶの他に
、そのカラムを使用しているＶＭの識別子ＩＤと、その
ＶＭがＨｏｓｔＶＭか否かの識別子Ｈとが記憶されてい
る。

６は仮想計算機のＩＤ（丁ｄｅｎｔｉｆｉｅｒ）とＴＬ
Ｂ１５０内の丁Ｄを比較する比較器、７は物理アドレス
・レジスタ、８は論理アドレスの比較器、９〜１４はア
ンド回路やオア回路、１５は物理アドレス・レジスタ７
の出力ゲート回路である。

Ｌ１はアドレス・レジスタ１の出力、Ｌ２はＨＡＳＨ２
の出力でありＴＬＢ１５０のカラム・アドレスを定める
信号線、Ｌ３〜Ｌ８はＴＬＢ１ ５０への書込みデータ
、Ｌ９はＶＭＩＤ制御レジスタ１２２０の情報をロー・
アドレス（ＲｏｗＡｄｄｒｅｓｓ）決定回路５へ送出す
る信号線、Ｌ１０〜Ｌ１５はＴＬＢ１５０からの出力デ
ータ、Ｌ１６はロー・アドレスを定める信号、Ｌ１７は
ロー・アドレスを増大せしめる指令信号、Ｌ２５はその
ＴＬＢエントリを削除しても良い旨の信号、Ｌ１８はＤ
ＡＴ１０２０にアドレス変換を要求する信号であり、Ｄ
ＡＴ１０２０によって変換された物理アドレスは信号Ｌ
３１を介して選択回路４に戻り、ＴＬＢ１５０に書込ま
れる。

Ｌ１９〜Ｌ２２、Ｌ２６はＶＭＩＤ制御レジスタ１２２
０からの出力信号線である。

Ｌ１９はＶ Ｍ （Ｖｉ ｒ ｔｕａｌＭａｃｈｉｎｅ
）の識別信号８ビット（詳細後述）、Ｌ２０はＶＭモ
ードの表示信号（詳細後述）、Ｌ２２はＨｏｓｔＶＭで
ある旨の表示信号（詳細後述）Ｌ２６はＶＭＭがＴＬＢ
１５０のすべてのエントリを削除したい場合に、ＴＬＢ
１５０を削除する旨の指令信号である。

Ｌ２４は比較器６の出力であり、Ｌ２３は比較器６の結
果が等しいときにアクティブすなわちオンとなる。

一方、Ｌ２４は等しくないときにアクティブすなわちオ
ンとなる。

Ｌ２５はＰＴＬＢ命令の処理のための制御信号であり、
詳細は後述する。

第６図はＶＭＩＤ制御レジスタ１２２０の構成を示す。

制御レジスタ１２２０のビット８からビット３１には各
仮想計算機（ＶＭ）識別情報として各々の制御ブロック
が格納されているアドレスが記憶されている。

この制御ブロックとは第１図で示したＶＯＲ２３０やＶ
ＰＳＷ２４０など各ＶＭ用の仮想的なハードウエア情報
が格納されている制御ブロックであり、必らず第１図の
第１レベル・ストーレジ内に存在する。

また、仮想計算機システムにおいては、その仮想計算機
システムを実現するための制御プログラムであるＶＭＭ
（ Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ Ｍｏｎｉｔｏｒ
）も１つのＶＭとなり、ＶＣＲ２３０やＶＰＳＷ２４
０が格納されている制御ブロックを有している。

第６図の制御レジスタ１２２０内のビット８からビット
３１までの仮想計算機の制御ブロックのアドレスは、仮
想計算機システム内で唯一（ユニーク：ｕｎｉｇｕｅ）
であり、ＶＭ間同士で同一のアドレスとはなり得ない。

したがって、このアドレスをハツシング回路５１を介す
ることによって線Ｌ１９に８ビットのＶＭ毎の識別子Ｉ
Ｄを作り出している。

この識別子ＩＤが第５図のＴＬＢ１５０内に書込まれる
。

なお、本実施例ではハツシング結果は８ビットとなって
いるが、このビット数は任意で良い。

第６図においてビットＯから７までが各仮想計算機の属
性情報で動作モード規定するのに用いられる。

各モードの意味は次の通りである。（１） Ｂａｒｅ
Ｍｏｄｅ これは実計算機としての動作モードであり、このモード
の動作に対してＴＬＢ１５０の割当ては制限されない。

４（２） ＶＭ Ｔｅｓｔ Ｍｏｄｅ これは、デバック中のＶＭ（ＴｅｓｔＶＭ）に対する動
作モードであり、ＴＬＢ１５０の割当ては制限される。

（３） ＶＭ Ｓｕｐｅｒ Ｔｅｓｔ Ｍｏｄｅこ
れは、ＴＬＢ１５０の割当てを制限されたＴｅｓｔ Ｖ
Ｍに対するモードであり、具体的には、ＴＬＢ１５０の
全てのロー数の後半の半分のみがこのモードのＶＭに割
当てられる。

（４） ＶＭ Ｈｏｓｔ Ｍｏｄｅ これは、稼動中のＶＭであり、高速処理が要求されるＶ
Ｍ（Ｈｏｓｔ ＶＭ）に対するモードであり、このモー
ドのＶＭに対してＴＬＢ１５０の割当てに制限はない。

（５） ＶＭ Ｓｕｐｅｒ Ｈｏｓｔ Ｍｏ．ｄｅこ
れは、このモードのＶＭ （ Ｓｕｐｅｒ ＨｏｓｔＶ
Ｍ）に対して、ＴＬＢ１５０の一つのローの全力ラムを
占有的に割当てるモードである。

具体的には、ローアドレスの大きい方かラ順に、このモ
ードのＶＭに一つづつローが割当てられる。

したがってこのモードのＶＭは、ＴＬＢを１ローだけ有
する実計算機と同じＴＬＢ使用効率を有することになる
。

このＶＭＩＤ制御レジスタ１２２０の更新はＶＭＭが行
う。

つまり、ＶＭＭは動作させるべきＶＭを切り換えるご七
に、動作させるべきＶＭの制御１ブロックのアドレスを
ビット位置８−３１にセットし、このＶＭの動作モード
を指定するモードをビット位置４−７にセットする。

特に動作させるべきＶＭがＳｕｐｅｒ Ｈｏｓｔ ＶＭ
のときは、全Ｓｕｐｅｒ Ｈｏｓｔ ＶＭ群に対して順
に１番からｋ（Ｓｕｐｅｒ ＨｏＳｔ ＭｏｄｅのＶ
Ｍの全数）の番号をつけ）あるＳｕｐｅｒ Ｈｏｓｔ
ＶＭの番号がＳのときに（Ｎ−Ｓ＋１）のローアドレス
のローをその番号ＳのＳｕｐｅｒ Ｈｏｓｔ ＶＭに
占有的に割当てる。

但し、Ｎは全ロー数である。

ＶＭＩＤ制御レジスタ１２２０のビット０−３には、Ｓ
ｕｐｅｒＨｏｓｔ ＶＭ が起動されたときに、この番
号Ｓがセットされる。

なお、第６図において第４ビットはＨｙｐｅｒＭｏｄｅ
を指示するビットで、このＭｏｄｅはＴＬＢの削除に関
連して用いられるもので、その説明は後述する。

まず、ＴＬＢＩ ５０の参照方法について説明する。

命令ユニット１１００から送られたアドレスはアドレス
・レジスタ１にセットされる。

アドレス・レジスタ１からのデータＬ１はハツシング回
路（ＨＡＳＨ）２でハツシング（Ｈａｓｈｉｎｇ）を受
け、ＴＬＢのカラム・アドレスが決まり、当該信号Ｌ２
がアクティブとなり、カラム・アドレスが決まる。

一方、ロー・アドレスＬ１６は、第６図に示すが如く、
ＶＭＩＤ制御レジスタのビット・アドレス０〜７がＬ９
を介してロー・アドレス決定回路５に送出され決定され
る。

ロー・アドレスの初期値は第７図に示すように設定され
る。

カラム・アドレス信号線Ｌ２、ロー・アドレスＬ１６に
よってＴＬＢ１５０のカラム・アドレスとロー・アドレ
スが決まり、これで指定される一つのカラムが読出され
る。

ＴＬＢ１５０の各カラムは、ＨｏｓｔＶＭが使用してい
るか否かの識別（Ｈ）、８ビットのＶＭ識別（■Ｄ）、
論理アトレス（ＬＡ）物理アドレス（ＰＡ）、ストレジ
キーＫＥＹ，このエントリが有効であるかどうかを示す
ビットＶから成る。

ＴＬＢ１５０のカラム数は任意である。

たとえば６４カラムのときにはアドレス・レジスタ１の
６ビットがハツシングに使われ、１２８カラムのときに
は７ビットがハツシングに使われる。

さらに、どの６ビット、７ビットが使われるかは自由で
良い。

たとえば、アドレス・レジスタＡＤＲ１のビット・アド
レス１５〜２０ビット、あるいは１４〜２０ビットで良
い同様にＴＬＢ１５０のロー数も任意で良い。

なおＳｕｐｅｒ Ｈｏｓｔ Ｍｏｄｅ以外の場合には１
つの口−・アドレス上のカラム・エントリは種々のＶＭ
の情報が格納されている。

ＴＬＢ１５０から読出された物理アドレスＰＡ、ストレ
ジキーＫＥＹは物理アドレス・レジスタ７に保持される
。

また、■ビットは検査回路１７でチェックされる。

有効でない場合には、アンド・ゲート１４、オア・ゲー
ト１１を介して、Ｌ１７にその旨が反映され、次のロー
・アドレスをポイントする要求がローアドレス決定回路
５に対してなされる。

ＴＬＢ１５０のＩＤは比較器６で第６図で示した制御レ
ジスタ１２２０の出力信号であるＶＭの識別信号Ｌ１９
と比較される。

この比較器６は、アンドゲート１０の出力が１、つまり
ＶＭモードビットＬ２０が１の場合であって、両ＩＤが
一致したときにはＬ２３がオンとなり、不一致のときに
はＬ２４がオンとなる。

なお、ＶＭモードでないときすなわちＬ２０がオフのと
きには、つねにＬ２３がオンとなる。

さらに、ＴＬＢ１５０から読出された論理アドレスＬＡ
とアドレス・レジスタ１のアドレスＬ１とが比較器８で
比較される。

この一致が検出され、かつ検査回路１７がＶビットか有
効を示すものであることを検出し、かつＬ２３がオンと
なっているというアンドゲート１４の入力条件が成立し
たときにはアンド・ゲート１４の非反転出力が１となり
、ゲート１５が開かれ、物理アドレス・レジスタ７の出
力はゲート１５と線１０３０を通ってバツファ・アドレ
ス・アレイ１０４０へ送られる。

こうして、所望の物理アドレスＰＡが読出されたことに
なる。

このときアンドゲート１４の反転出力はＯであるのでＬ
１７はオンとならない。

一方、アンド・ゲート１４の入力条件が成立しないとき
には、アンドゲート１４の反転出力によりＬ１７がオン
となる。

Ｌ１７がオンになった場合には、動作モードが■ＭＳｕ
ｐｅｒ Ｈｏｓｔ Ｍｏｄｅ以外のときはロー・アドレ
ス決定回路５によってローアドレスＬ１６が１だけ増大
される。

ＴＬＢ１ ５０の最後のロー・アドレスを越えた場合に
は、Ｌ１８によってＤＡＴ１０２０へ報告されてＤＡＴ
１０２０によってアドレス変換を受ける。

Ｌ１７がオンになった場合であって、動作モードがＶＭ
Ｓｕｐｅｒ ＨｏｓｔＭｏｄｅのときは、ロー・ア
ドレスを更新するすることなくＬ１８がオンとされ、Ｄ
ＡＴ１０２０によるアドレス変換を受ける。

変換後の物理アドレスはＤＡＴ１０２０よりＬ３１に戻
り、選択回路４、ロー・アドレス決定回路５によって、
登録すべきＴＬＢエントリが決定されて、■ビットがオ
フのエントリを探し、ＴＬＢ１５０に論理アドレス（
Ｌ Ａ ）、Ｈ，ＩＤ，ＫＥＹ，Ｖとともに書込まれる
。

すなわち、ロー・アドレス決定回路５は、信号Ｌ１８を
オンとした後、再びロー・アドレスＬ１６を第７図に示
す初期値にセットし、このアドレスとカラム・アドレス
Ｌ１２にて指定されるエントリを読出す。

読出されたエントリのＶビットがオフであることが検査
回路１７により検出される、この検査回路１７の出力が
ロー・アドレス決定回路５に送出される（このための信
号線は図示せず）。

ロー・アドレス決定回路５はＶビットがオフであること
に応答して、ロー・アドレスを更新する。

ロー・アドレス決定回路５はＶビットがオフのエントリ
（オフエントリ）が見つかるまで、順次ロー・アドレス
を更新し、Ｖビットがオフのエントリが見つかった時点
で書込み指令を選択回答４に送出する（このための信号
線は図示せず）。

選択回路４は、この書込み指令に応答して、ＴＬＢ１５
０にデータの書込みを行う。

書込むべきデータの内、論理アドレスＬＡとストレジキ
ーＫＥＹは物理アドレスＰＡとともにＤＡＴ１０２０よ
り線Ｌ３１を介して与えられ、ＶＭのＩＤは、ＶＭＩＤ
制御レジスタ１２２０より線Ｌ１９から与えられ、Ｈビ
ットは、ＶＭＩＤ制御レジスタ１２２０の第６ビット位
置から線Ｌ９を介して与えられる。

またＶビットは選択回路４により発生される。

こうして選択回路４は、線Ｌ３〜Ｌ８を介してこれらの
データをＴＬＢ１５０に書込む。

なお、ロー・アドレスを順次更新し、最犬のロー・アド
レスに達つしてもなお、オフエントリが見つからない場
合には、ＴＬＢ１５０内のＶビットがオンのエントリを
書きかえる。

この書きカエエントリーのロー・アドレスは、一つのロ
ー・アドレス、たとえば最初のロー・アドレスのものに
するようあらかじめ定めておけばよい。

この場合、ロー・アドレス決定回路５は、最大ロー・ア
ドレスを発生してなおかつ、■ビットがオフのエントリ
を見い出せなかったときに書込み指令を選択回路４に出
力するとともに、ロー・アドレスＬ１６を第７図の初期
値に変更すればよい。

なお、ＶＭＳｕｐｅｒ Ｈｏｓｔ Ｍｏｄｅ のと
きは、ロー・アドレス決定回路５はそのモードのＶＭに
対するロー・アドレスにオフエントリがない場合は、ア
ドレスを更新することなく、ただちに、オフエントリが
ないものとして書込み指令を出すことは言うまでもない
。

以上によって、ＴＬＢＩ ５０は各仮想計算機（Ｖｉｒ
ｔｕａｌ Ｍａｃｈｉｎｅ）間で共用され、ざらにＨｏ
ｓｔ ＶＭ に対してはＴＬＢエントリが優先して
割当てられることになり、Ｓｕｐｅｒ ＨｏｓｔＶＭ
に対してはあるロー・アドレスのカラム全体が割当てら
れ、ＴＬＢ１ ５０の参照成功の確率が高くなる。

次にＴＬＢエントリの削除方法について説明する。

ＴＬＢエントリの削除はＰ ＴＬ Ｂ （ｐｕｒｇｅＴ
ＬＢ）命令がプログラムから発せられることによってな
される。

ＰＴＬＢ命令は演算ユニット１２００より信号線Ｌ２７
によって指令される。

制御部３はロー・アドレス決定回路５へＬ２８を介して
ＰＴＬＢ命令の旨を知らせると同時に、Ｌ２９のカラム
・アドレスを先頭カラムのものに設定する。

ロー・アドレス決定回路５は、このＰＴＬＢ命令の実行
を示す信号Ｌ２８に応答して、ＶＭＩＤ制御レジス１
２２０のモード指定信号Ｌ９に応じて、ローアドレスの
初期値を設定してある。

なお、レジスタ１２２０はＴＬＢエントリをすべて消去
するモード（ Ｈｙｐｅｒ Ｍｏｄｅ ）を示すための
ビット（第４ビット）を有している。

このビットが１のときは、第５〜第７ビットの値にかか
わらずＨｙｐｅｒＭｏｄｅとみなされる。

ロー・アドレスの初期値はＨＹｐｅｒ Ｍｏｄｅのとき
は先頭アドレス、それ以外のモードのときは第７図の通
りである。

以上によってカラム・アドレス、ロー・アドレスで指定
されたＴＬＢエントリの内容がＬ１０〜Ｌ１５に出力さ
れる。

その出力Ｌ１０〜Ｌ１５を判断して、そのエントリが削
除すべきか否か判断される。

この削除すべきか否かの判断は、動作モードによって異
なっている。

その詳細は後述するが、いずれのモードであってもその
エントリが削除すべきもののときは信号Ｌ２５がオンと
なり、この信号は制御部３およびロー・アドレス決定回
路５へ送出される。

制御部３はＬ２５を受けると選択回路４へ信号線Ｌ３０
を介してそのエントリのＶビットをオフする指令を出し
、選択回路４はこれにもとづいてＴＬＢ１５０へ書出せ
。

次に制御部３はカラム・アドレスを１増加し、上記信号
Ｌ２５の結果を待つ。

Ｌ２５がオフならばＶビットをオフにする動作は行なわ
れない。

制御部３は最後のカラムの処理を終了すると、ロー・ア
ドレス決定回路５へＬ２８を回して知らせ、ロー・アド
レス決定回路５は次のロー・アドレスを設定する。

制御部３は再び前述の動作を繰返す。以上によって、す
べてのＴＬＢエントリが検査され、必要に応じてｖビッ
トがオフになる。

ＴＬＢエンｔ− ＩＪの削除を示す信号Ｌ２５がオンに
なるのは次の場合である。

（１） Ｂａｒｅ Ｍｏｄｅ のとき。

Ｌ２０がオフであり、このときオア・ゲートの出力Ｌ２
５はＴＬＢから読出されたデータの内容に無関係につね
にオンとなる。

したがってすべてのＴＬＢエントリが削除される。

このモードは実計算機の動作状態であるが、従来の実計
算機の動作と同じ動作が本実施例でも保証される。

（２）ＶＭ Ｈｏｓｔ Ｍｏｄｅ 又はＶＭ Ｓｕ
ｐｅｒＨｏｓｔ Ｍｏｄｅのとき。

このときは、Ｈｏｓｔ ＶＭ であることを示す信号
Ｌ２２がオンであるので、ＴＬＢ １ ５ ０から読出
したエントリのＨビットＬ１０がオンでかつ、読出した
エントリＩＤ，Ｌ１１が、実行中のＶＭのＩＤ，Ｌ１９
とが等しいときには、アンドゲート１３の出力がオンと
なり、信号Ｌ２５がオンとなる。

従って、これらのＭ ｏ ｄ ｅのときは、実行中のＨ
ｏｓｔ ＶＭあるいはＳ ｕｐｅｒＨｏｓｔＶＭのＩ
Ｄと等しいＩＤを有するエントリのみが削除される。

ただし、Ｈｏｓｔ ＶＭ のときは、ＴＬＢ１５０の
全ローから削除すべきエントリがチェックされるが、Ｓ
ｕｐｅｒ ＨｏｓｔＶＭのときは、このＶＭに対して割
りあてられた一つのローのみ内のエントリがチェックさ
れる。

後者の場合、そのローは、そのＳｕｐｅｒＨｏｓｔ Ｖ
Ｍに割当てられたものであるので、そのＳｕｐｅｒ Ｈ
ｏｓｔ ＶＭのＩＤと、そのローのすべてのエントリ
のＩＤとは等しいため、その口−のすべてのエントリが
削除されることになる（３） Ｈｙｐｅｒ Ｍｏｄｅ
のとき。

このモードはＶＭＭのために提供されるものであり、Ｌ
２６がオンであるので、（１）のときと同様に、出力Ｌ
２５はＴＬＢの内容に無関係につねにオンとなり、すべ
てのＴＬＢエントリが削除される。

（４） ＶＭ Ｔｅｓｔ Ｍｏｄｅ又はＶＭ Ｓｕ
ｐｅｒＴｅｓｔＭｏｄｅのとき。

このときは、ＶＭモード指示信号Ｌ２０はオンであり、
Ｈｏｓｔ ＶＭ指示信号Ｌ２２はオフであるので、ＴＬ
Ｂ１５０から読出されたエントリのＨビットＬ１０がオ
フのときに、アンド・ゲート１８がオンとなり信号Ｌ２
５がオンとなる。

したがって、ＴＬＢのエントリの内、ＴｅｓｔＶＭが使
用していたエントリが、そのエントリの丁Ｄとは無関係
に削除されることになる。

これはＴｅｓｔ ＶＭが使用できる主記憶領域（メモリ
領域：第３図の１３００）が少ない場合に、他のＴｅｓ
ｔＶＭのＴＬＢエントリをも削除するためであるが、記
憶領域が十分に多いときにはたとえば１つのＶＭが実計
算機状態でｎＭＢ（ＭＢ＝１０６バイト）の記憶領域を
使用すると仮定したときにｍ個のＶＭにおいて記域領域
がｎ×ｍＭＢ以上あるときには、（２）と同様にそのＶ
ＭのＩＤのみの比較を行なえば良い。

（すなわち、各ＶＭはすべてＨｏｓｔＶＭであるとすれ
ば良い。

）なお、ＶＭ Ｔｅｓｔ Ｍｏｄｅ のときは、すべ
てのローのエントリがチェックされるが、ＶＭＳｕｐｅ
ｒ Ｔｅｓｔ Ｍｏｄｅのときは、ロ一番号の大きい方
の半分のローのエントリがチェックされる。

後者の場合、残りのローには、なお、本実施例において
はモード・ビットにＶＭＩＤ制御レジスタ１２２０の先
頭バイトを使用しているが、これはとくに限定されるも
のではない。

たとえば、物理アドレスが３２ビット・アドレスのとき
には、このバイトはアドレス用に使われ、モード・ビッ
トは他の制御レジスタに設定すればよい。

以上説明したごとく本発明によれば、次の効果が期待で
きる。

（１）ＴＬＢエントリ内にＶＭの識別を設けることによ
って、ＴＬＢを各ＶＭ間で有効に利用できＴＬＢの使用
効率が向上する。

（２）ＴＬＢを複数個用意することによって、ＴＬＢエ
ントリの割当て方式を動的に変更でき、特定のＶＭが数
個のＴＬＢを占有することができ、そのＶＭの性能が向
上する。

（３）ＶＭの識別を表わすレジスタ（ＶＭＩＤレジスタ
）に上記の制御情報を含ませ、かつ識別はハツシング回
路を介して小数のビット数で行なえる。

（４）ＴＬＢを削除する場合は、上記識別子および制御
情報を使用した部分削除の機能が実現できる。

さらに、これらの動作は従来のＰＴＬＢ命令の仕様を変
更することなく可能である。

（５）上記（１）〜（４）に加えて、各ＶＭはあたかも
ＴＬＢを占有しているかのように見え、ＴＬＢによるア
ドレス変換が成功する度合いが高くなる。

（６）実計算機を仮想計算機の環境で使用しない場合に
は、従来の処理方式がそのまま保証できる。

【図面の簡単な説明】

第１図は仮想計算機方式で実現されるストーレジの階層
構造を示す図、第２図は仮想計算機における論理アドレ
スを実計算機の物理アドレスに変換する過程を説明した
図、第３図は本発明を実施した仮想記憶システム、第４
図はアドレス変換を説明した図と本発明との関係を示し
た図、第５図は本発明の特徴となっているＴＬＢ制御装
置の構成図、第６図は仮想計算機の識別をする制御レジ
スタの構成とハツシング回路を組合せて説明した図、第
７図は制御情報ビットとＴＬＢのロー・アドレスの初期
値との関係を表わした図である。

Claims (1)

1. 【特許請求の範囲】 １ 共通の実計算機において実現される複数の仮想計算
   機が作る論理アドレスを物理アドレスに変換するアドレ
   ス変換装置であって、ある仮想計算機が用いる論理アド
   レスに対応する物理アドレスとその仮想計算機を識別す
   るための識別子とからなるデータの組を異なる論理アド
   レスに対応して複数記憶したテーブルと、実行中の仮想
   計算機よりテーブル無効命令が発つせられたときに、上
   記複数のデータの組の内、当該無効命令を発つした仮想
   計算機の識別子と同じ識別子を有するデータの組を選択
   的に無効とする手段を有するアドレス変換装置。 ２ 該テーブルのデータの組はさらに、各仮想計算機ご
   とに定められた動作モードの種別情報を含んだものであ
   り、該無効手段は、上記無効命令を発つした仮想計算機
   に対する種別情報が第１の種別情報であるとき、該デー
   タ組の内、該仮想計算機の識別子と同じ識別子を有する
   データ組を選択的に無効とし、上記無効命令を発つした
   仮想計算機に対する種別情報が第２の種別情報であると
   き、上記データ組の内、上記第２の種別情報を含んだデ
   ータ組をその識別子に無関係に選択的に無効とする手段
   である第１項のアドレス変換装置。 ３ 該テーブルは複数のテーブルからなり、該無効手段
   は、該無効命令を発つした仮想計算機の種別情報に応じ
   てあらかじめ定められたテーブルに関してのみ上記無効
   処理をするものである第２項のアドレス変換装置。 ４ 該複数の仮想計算機の実行を制御する複数の第１の
   制御プログラムの実行を切換え制御する第２の制御プロ
   グラムにより、実行すべき該第１の制御プログラムが切
   換わるごとに該種別情報と該識別子を定めるための情報
   がセットされるレジスタを有し、該無効手段は該レジス
   タの出力に応答して該無効処理をするものである第２項
   又は第３項のアドレス変換装置。 ５ 該識別子を定めるための情報は該実行すべき仮想計
   算機を実行するための制御データが格納されているブロ
   ックのアドレスであり、該無効手段は、該ブロックアド
   レスをハツシングして該識別子を発生する回路と、該発
   生された識別子により該無効処理をする手段とを有する
   第４項のアドレス変換装置。