JPS58196680A - 仮想マシンシステムにおけるアドレス変換方式 - Google Patents
仮想マシンシステムにおけるアドレス変換方式Info
- Publication number
- JPS58196680A JPS58196680A JP57078663A JP7866382A JPS58196680A JP S58196680 A JPS58196680 A JP S58196680A JP 57078663 A JP57078663 A JP 57078663A JP 7866382 A JP7866382 A JP 7866382A JP S58196680 A JPS58196680 A JP S58196680A
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- JP
- Japan
- Prior art keywords
- address
- virtual machine
- real
- buffer
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- Prior art date
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- Granted
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は仮想マシンシステムにおけるアドレス変換方式
に関し、特に斯かるアドレス変換方式の構成に関する。
に関し、特に斯かるアドレス変換方式の構成に関する。
（従来技術の説明）
従来から仮想マシンシステムにおいては、アドレス変換
テーブルを主記憶装置の内部に設け。
テーブルを主記憶装置の内部に設け。
仮想マシン上のアドレスを実アドレスに変換していたた
め、アドレス変換の速度が低いと云う欠点があった。
め、アドレス変換の速度が低いと云う欠点があった。
（発明の詳細な説明）
本発明の目的は、仮想マシン識別子の一部分ト仮想マシ
ン上のアドレスの一部分とをアドレス変換バッファのキ
イ部として使用し、実アドレスの一部分または全部をア
ドレス変換バッファのデータ部として使用して、仮想マ
シン識別子の一部分と、仮想マシン上の仮想アドレス／
実アドレス識別子と、仮想マシン上でアドレスのキイ部
以外の一部分とをアドレス賓換六ツフｒのアドレスとし
てアドレス変換バッファ内容の続出し、あるいけ書込み
を実行すると共に、アドレス変換バッファから続出され
たデータのキイ部がアドレス情報の対応する部分と一致
した場合にはデータ部を実アドレスの一部または全部と
し、一致しなかった場合にはアドレス変換テーブルから
アドレス変換部によって求めたアドレス情報を実アドレ
スの一部または全部として使用するととＫより上記欠点
を除去し、仮想マシンシステムにおｉるアドレス変換を
高速化する方式を提供することである。
ン上のアドレスの一部分とをアドレス変換バッファのキ
イ部として使用し、実アドレスの一部分または全部をア
ドレス変換バッファのデータ部として使用して、仮想マ
シン識別子の一部分と、仮想マシン上の仮想アドレス／
実アドレス識別子と、仮想マシン上でアドレスのキイ部
以外の一部分とをアドレス賓換六ツフｒのアドレスとし
てアドレス変換バッファ内容の続出し、あるいけ書込み
を実行すると共に、アドレス変換バッファから続出され
たデータのキイ部がアドレス情報の対応する部分と一致
した場合にはデータ部を実アドレスの一部または全部と
し、一致しなかった場合にはアドレス変換テーブルから
アドレス変換部によって求めたアドレス情報を実アドレ
スの一部または全部として使用するととＫより上記欠点
を除去し、仮想マシンシステムにおｉるアドレス変換を
高速化する方式を提供することである。
（発明の構成と作用の説明）
本発明によるアドレス変換方式は仮想マシンシステムに
おいて使用される実中央処理装置に含まれる。本発明に
よる仮想マシンシステムにおけるアドレス変換方式はア
ドレろ変換バッフ℃ アと、アドレス変換部と、アドレス変換バッファ制御部
と、アドレスレジスタと、比較部と、選択部とを具備し
て構成した方式である。アドレス＆洟バッファは仮想マ
シン識別子の一部分ト仮想マシン上のアドレスの一部分
とをキイ部として使用し、アドレス変換テーブルを格納
するものである。アドレス変換テーブルのデータ部は実
アドレスの一部分、または全部から成立つ。よって、ア
ドレス変換部はアドレス変換テーブルによって仮、Ｕマ
シン上の仮想アドレス、または実アドレスｆ実マシン上
の実アドレスの一部、または全部に変換するものである
。アドレス変換バッファ制御部はアドレス変換部によっ
て求めた実アドレスの一部、または全部をアドレス変換
バッファのデータ部に薔込み、仮想マシン識別子の一部
分と仮想マシン上のアドレスの−Ｗとｆアドレス変換バ
ッファのキイ部に書込むものである。アドレスレジスタ
はキイ部以外の仮想マシン識別子、仮想マシン上の仮想
アドレス／実アドレス識別子、およびキイ部以外であっ
て仮想マシンとのアドレスの一部をアドレス情報として
使用し、アドレス変換バッファの書込み、絖出しを実行
するための一時記憶装−である。比較部はアドレス変換
バッファから送出された読出しデータのキイ部と、アド
レスレジスタに七ッ卜されたアドレス情報の対応する部
分とが一致するか否かを検出するものである。比較部に
よって一致が検出された時には。
おいて使用される実中央処理装置に含まれる。本発明に
よる仮想マシンシステムにおけるアドレス変換方式はア
ドレろ変換バッフ℃ アと、アドレス変換部と、アドレス変換バッファ制御部
と、アドレスレジスタと、比較部と、選択部とを具備し
て構成した方式である。アドレス＆洟バッファは仮想マ
シン識別子の一部分ト仮想マシン上のアドレスの一部分
とをキイ部として使用し、アドレス変換テーブルを格納
するものである。アドレス変換テーブルのデータ部は実
アドレスの一部分、または全部から成立つ。よって、ア
ドレス変換部はアドレス変換テーブルによって仮、Ｕマ
シン上の仮想アドレス、または実アドレスｆ実マシン上
の実アドレスの一部、または全部に変換するものである
。アドレス変換バッファ制御部はアドレス変換部によっ
て求めた実アドレスの一部、または全部をアドレス変換
バッファのデータ部に薔込み、仮想マシン識別子の一部
分と仮想マシン上のアドレスの−Ｗとｆアドレス変換バ
ッファのキイ部に書込むものである。アドレスレジスタ
はキイ部以外の仮想マシン識別子、仮想マシン上の仮想
アドレス／実アドレス識別子、およびキイ部以外であっ
て仮想マシンとのアドレスの一部をアドレス情報として
使用し、アドレス変換バッファの書込み、絖出しを実行
するための一時記憶装−である。比較部はアドレス変換
バッファから送出された読出しデータのキイ部と、アド
レスレジスタに七ッ卜されたアドレス情報の対応する部
分とが一致するか否かを検出するものである。比較部に
よって一致が検出された時には。
−ハ部はアドレス変換バッファからの続出しデータｔＳ
マシンの実アドレスの一部、または全部と［、て選択し
、一致が検出されない時には。
マシンの実アドレスの一部、または全部と［、て選択し
、一致が検出されない時には。
選択部はアドレス変換部によって求めたアドレス＋１Ｉ
ｆｔ実マシンの実アドレスの一部、または全部として選
択する。
ｆｔ実マシンの実アドレスの一部、または全部として選
択する。
（実ｂｉＳＩ例１の説明）
矢に本発明について図面を参照して詳細に説明する。
゛ ４１図は本発明によって仮想マシンシステムにおけるア
ドレス変換方式を実現するための一実施例を示す装置の
ブロック図である。第１図においてアドレス変換方式を
実現する装置はアドレスレジスタｌと、アドレス変換バ
ッファ２と、比較部３と、選択部４と、アドレス変換部
５と、アドレス変換バッファ制（財）部６とから成立ツ
。仮想マシンシステムに使用される実中央処理！ｉｉ［
おいて、仮想マシン識別子と、仮想マシン上の仮想アド
レス／実アドレス識別子と、仮想マシン上のアドレスと
がアドレス情報としてアドレスレジスタｌに与えられる
。そこで、キイ部以外の仮想マシン識別子と、仮想マシ
ン上の仮想アドレス／実アドレス識別子と、キイ部以外
の仮想マシン上のアドレスの一部が、アドレスレジスタ
ｌから信号線１０１を介してアドレス変換バッファ２に
アドレスとして与えられる。このアドレスに従って、ア
ドレス変換バッファ２の内容が続出される。アドレス変
換バッファ２から続出されたデータのうち、仮想マシン
識別子の一部分、ならびに仮想マシン上のアドレスの一
部分が信号線１０４に出力される。比較部３ではアドレ
スレジスタｌから信号線１００を介して送出されるキイ
部のデータと、信号線１（）４を介してアドレス変換バ
ッファ２から続出されたデータの一部分とが比重される
。比較部３で両データに一致がとれると信号線１０８の
信畦の状暢が１になる。そこで、Ａ折部４では信１ｄｌ
１１５１ｃｌｌ！出されているアドレス変換バッファ２
の内容のデータ部を選択する。信号線１０７Ｃはこのデ
ータ部は実アドレスの一部となる。
゛ ４１図は本発明によって仮想マシンシステムにおけるア
ドレス変換方式を実現するための一実施例を示す装置の
ブロック図である。第１図においてアドレス変換方式を
実現する装置はアドレスレジスタｌと、アドレス変換バ
ッファ２と、比較部３と、選択部４と、アドレス変換部
５と、アドレス変換バッファ制（財）部６とから成立ツ
。仮想マシンシステムに使用される実中央処理！ｉｉ［
おいて、仮想マシン識別子と、仮想マシン上の仮想アド
レス／実アドレス識別子と、仮想マシン上のアドレスと
がアドレス情報としてアドレスレジスタｌに与えられる
。そこで、キイ部以外の仮想マシン識別子と、仮想マシ
ン上の仮想アドレス／実アドレス識別子と、キイ部以外
の仮想マシン上のアドレスの一部が、アドレスレジスタ
ｌから信号線１０１を介してアドレス変換バッファ２に
アドレスとして与えられる。このアドレスに従って、ア
ドレス変換バッファ２の内容が続出される。アドレス変
換バッファ２から続出されたデータのうち、仮想マシン
識別子の一部分、ならびに仮想マシン上のアドレスの一
部分が信号線１０４に出力される。比較部３ではアドレ
スレジスタｌから信号線１００を介して送出されるキイ
部のデータと、信号線１（）４を介してアドレス変換バ
ッファ２から続出されたデータの一部分とが比重される
。比較部３で両データに一致がとれると信号線１０８の
信畦の状暢が１になる。そこで、Ａ折部４では信１ｄｌ
１１５１ｃｌｌ！出されているアドレス変換バッファ２
の内容のデータ部を選択する。信号線１０７Ｃはこのデ
ータ部は実アドレスの一部となる。
実アドレスは信号線１０７ Ｋ送出されたデータと。
信号４１０２ Ｋ送出されたデータとから成立つ。
信号４１ｊ） １０２ Ｋ送出されたデータは、アドレ
スレジスタＩＫ与えられたデータのうち、変換が不要な
部分である。上の様にして求めた実アドレスを使用して
、キャッシュメモリ、または主記憶装置をアクセスし、
アドレシングする。比較部３で上紀両データ間の一致が
潜られなかったＪ！会には、変換すべきデータを信号線
１０３を介してアドレス変ｌＩＩ部５へ入力し、アドレ
ス変換した出力を選択部４によって選択し、信号線１１
１７に出力する。この時、アドレス変換バッファ制御部
６によってアドレスレジスタの値が ・１ア
ドレス変換されるが、アドレス変換され友値が出力さノ
しるまで保持すべき信号は信号線１１１９を介り、てア
ドレス変換バッファ制御部６から指示される。アドレス
変換された値が出力された後、信号線１１０を介してア
ドレス変換バッファ２に対し、キイ部とデータ部とを書
込むための指示がアドレス変換バッファ制御部６から送
出される。
スレジスタＩＫ与えられたデータのうち、変換が不要な
部分である。上の様にして求めた実アドレスを使用して
、キャッシュメモリ、または主記憶装置をアクセスし、
アドレシングする。比較部３で上紀両データ間の一致が
潜られなかったＪ！会には、変換すべきデータを信号線
１０３を介してアドレス変ｌＩＩ部５へ入力し、アドレ
ス変換した出力を選択部４によって選択し、信号線１１
１７に出力する。この時、アドレス変換バッファ制御部
６によってアドレスレジスタの値が ・１ア
ドレス変換されるが、アドレス変換され友値が出力さノ
しるまで保持すべき信号は信号線１１１９を介り、てア
ドレス変換バッファ制御部６から指示される。アドレス
変換された値が出力された後、信号線１１０を介してア
ドレス変換バッファ２に対し、キイ部とデータ部とを書
込むための指示がアドレス変換バッファ制御部６から送
出される。
（発明の詳細な説明）
本発明には以上−明したように、実中央処理＃ｃ＃のア
ドレス変換バッファのキイ部と１７て、仮想マシン識別
子の一部分と仮想マシン上のアドレスの一部とを設定し
、アドレス変換バッファのアドレス情報としてキイ部以
外の仮想マシン識別子と、仮想マシン上の仮想アドレス
／実アドレス識別子と、仮想！シン上のアドレスのキイ
部以外のアドレス情報の一部をアドレスレジスタに与え
、アドレス変換バッファのキイ部がアドレスレジスタの
相当する部分の内容に一致したとき、データ部として続
出した実アドレスの一部、または全部をアクセスすべき
メモリの実アドレスの一部、または全部として使用する
ことにより、仮想マシンシス予ムにシけるアドレス変換
を高速化できると云う効幣がある。
ドレス変換バッファのキイ部と１７て、仮想マシン識別
子の一部分と仮想マシン上のアドレスの一部とを設定し
、アドレス変換バッファのアドレス情報としてキイ部以
外の仮想マシン識別子と、仮想マシン上の仮想アドレス
／実アドレス識別子と、仮想！シン上のアドレスのキイ
部以外のアドレス情報の一部をアドレスレジスタに与え
、アドレス変換バッファのキイ部がアドレスレジスタの
相当する部分の内容に一致したとき、データ部として続
出した実アドレスの一部、または全部をアクセスすべき
メモリの実アドレスの一部、または全部として使用する
ことにより、仮想マシンシス予ムにシけるアドレス変換
を高速化できると云う効幣がある。
第１図は本発明によってＷ４成した仮想マシンシステム
におけるアドレス変換方式の一実楕例を示すブロック図
である。 ｌ・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・選択部５・・・アドレ
ス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井ノ ロ 壽
におけるアドレス変換方式の一実楕例を示すブロック図
である。 ｌ・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・選択部５・・・アドレ
ス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井ノ ロ 壽
Claims (1)
- 【特許請求の範囲】 実中央処理装瀘に含まれ、仮想マシンシステムにおいて
使用されるアドレス変換方式において、仮想マシン識別
子の一部分と仮想マシン上のアドレスの一部分とをキイ
部として使用し。 実アドレスの一部分または全部をデータ部として使用し
たアドレス変換バッファと、アドレス変換テーブルによ
って前記仮想マシン上の仮想アドレスまたは実アドレス
を実マシン上の実アドレスの一部、または全部に変換す
るためのアドレス変換部と、前記アドレス変換部によっ
て求めた前記実アドレスの一部、または全部を前記アド
レス変換バッファのデータ部に書込み、前記仮想マシン
識別子の一部と前記仮想１シン上のアドレスの一部とを
アドレス変換バッファのキイ部に書込むためのアドレス
変換バッファ制御部と、前記キイ部以外の仮想マシン識
別子、前記仮想マシン上の仮想アドレス／実アドレス識
別子、および前記キイ部以外であって前記仮想マシン上
のアドレスの一部をアドレス情報として使用し前記アド
レス変換バッファの書込み、続出しを実行するためのア
ドレスレジスタと、前記アドレス変換バッファから送出
された続出しデータのキイ部と、前記アドレスレジスタ
にセットされた前記アドレス情報の対応する部分とが一
致するか否かを検出する丸めの比較部と、前記比較部に
よって前記一致が検出された時には前記アドレス変換バ
ッファからの読出しデータを前記実マシンのｌＩＩ紀夷
アドレスの一部、マたは全部として選択し、前記一致が
検出されなり時にはｍ記アドレス変換部によって求めた
アドレス情報を前記実マシンの前記実アドレスの一部、
ｔたは全部として選択するための選択部とを美備したこ
とを４Ｉ徴とする装酸によって構成した仮想マシンシス
テムにおけるアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078663A JPS58196680A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078663A JPS58196680A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196680A true JPS58196680A (ja) | 1983-11-16 |
| JPS6218064B2 JPS6218064B2 (ja) | 1987-04-21 |
Family
ID=13668096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078663A Granted JPS58196680A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196680A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0568378U (ja) * | 1991-06-18 | 1993-09-17 | 蝶プラ工業株式会社 | 防滑盆 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101234A (en) * | 1977-01-28 | 1978-09-04 | Hitachi Ltd | Address converting device |
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
| JPS5562576A (en) * | 1978-10-30 | 1980-05-12 | Hitachi Ltd | Information processing unit with address conversion function |
| JPS55113182A (en) * | 1979-02-21 | 1980-09-01 | Fujitsu Ltd | Virtual computer system with tlb |
-
1982
- 1982-05-11 JP JP57078663A patent/JPS58196680A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101234A (en) * | 1977-01-28 | 1978-09-04 | Hitachi Ltd | Address converting device |
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
| JPS5562576A (en) * | 1978-10-30 | 1980-05-12 | Hitachi Ltd | Information processing unit with address conversion function |
| JPS55113182A (en) * | 1979-02-21 | 1980-09-01 | Fujitsu Ltd | Virtual computer system with tlb |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0568378U (ja) * | 1991-06-18 | 1993-09-17 | 蝶プラ工業株式会社 | 防滑盆 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218064B2 (ja) | 1987-04-21 |
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