JPS63189955A - 仮想計算機システムにおけるデ−タ転送処理方式 - Google Patents
仮想計算機システムにおけるデ−タ転送処理方式Info
- Publication number
- JPS63189955A JPS63189955A JP62021831A JP2183187A JPS63189955A JP S63189955 A JPS63189955 A JP S63189955A JP 62021831 A JP62021831 A JP 62021831A JP 2183187 A JP2183187 A JP 2183187A JP S63189955 A JPS63189955 A JP S63189955A
- Authority
- JP
- Japan
- Prior art keywords
- address
- virtual machine
- real
- machine
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000003672 processing method Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100025353 G-protein coupled bile acid receptor 1 Human genes 0.000 description 1
- 101710154531 G-protein coupled bile acid receptor 1 Proteins 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想計算機システムに関し、特に乙
実マシンｌ仮想マシンとのデータ転送処理方式〔従来の
技術〕 先ず、仮想計算機システムのアドレス変換１；ついて説
明する。
技術〕 先ず、仮想計算機システムのアドレス変換１；ついて説
明する。
第６図に示すように、アドレス変換の高速化を図るため
、仮想マシンを常駐型仮想マシンとし、仮想マシンのア
ドレス空間を仮想主記憶として実メモリの連続領域に常
駐させる。仮想主記憶は、仮想マシンの数だけ存在し、
それぞれの先頭アドレスがそれぞれの仮想マシンのバウ
ンダリアドレス（以降、ＢＡＲと呼ぶ）となる。
、仮想マシンを常駐型仮想マシンとし、仮想マシンのア
ドレス空間を仮想主記憶として実メモリの連続領域に常
駐させる。仮想主記憶は、仮想マシンの数だけ存在し、
それぞれの先頭アドレスがそれぞれの仮想マシンのバウ
ンダリアドレス（以降、ＢＡＲと呼ぶ）となる。
なお、ＭＳＵＬは主記憶上限を示す。
第４図にアドレス変換ハードウェアの概略を示す。仮想
マシン上の論理アドレス（ＬＡ）１１はアドレス変換バ
ッファ（ＴＬＢ）１５１：、より（ｌｌｊＥ想主記憶上
の物理アドレス（ＦＡ）１６に変換され、これ１：仮想
主記憶の実メモリ上の先頭アドレス（ＶＭ−ＢＡＲ）１
４が加算されて、実メモリ上の実アドレスに変換される
。ＴＬＢへの人力はＬＡと仮想アドレス空間番号（、Ｔ
Ｐ）１２と仮想マシン識別子（ＩＤ）１３とから成るア
ドレス・キーである。これに対するＴＬＢの出力はＬＡ
と、ＴＰとよりの組が表わす論理アドレスのページ１：
対応する仮想マシン上のページ番号である。このペー、
、＞番号とＬＡの下位１２ビツト（ページ内アドレス）
とをＰＡにセットする。
マシン上の論理アドレス（ＬＡ）１１はアドレス変換バ
ッファ（ＴＬＢ）１５１：、より（ｌｌｊＥ想主記憶上
の物理アドレス（ＦＡ）１６に変換され、これ１：仮想
主記憶の実メモリ上の先頭アドレス（ＶＭ−ＢＡＲ）１
４が加算されて、実メモリ上の実アドレスに変換される
。ＴＬＢへの人力はＬＡと仮想アドレス空間番号（、Ｔ
Ｐ）１２と仮想マシン識別子（ＩＤ）１３とから成るア
ドレス・キーである。これに対するＴＬＢの出力はＬＡ
と、ＴＰとよりの組が表わす論理アドレスのページ１：
対応する仮想マシン上のページ番号である。このペー、
、＞番号とＬＡの下位１２ビツト（ページ内アドレス）
とをＰＡにセットする。
この値はよりが示す仮想マシン上の物理アドレスである
。ＦＡの上位１２ビツトとＶＭ−ＢＡＲが加算器１７で
加算され、加算された値とＦＡの下位１６ピツトで実メ
モリ上の実アドレスを得る。また境界チェック回路１８
によシ仮想マシンの主記憶への不正なアクセスを検出し
ている。
。ＦＡの上位１２ビツトとＶＭ−ＢＡＲが加算器１７で
加算され、加算された値とＦＡの下位１６ピツトで実メ
モリ上の実アドレスを得る。また境界チェック回路１８
によシ仮想マシンの主記憶への不正なアクセスを検出し
ている。
以上のアドレス変換動作は実マシンが仮想マシンモード
の時の動作があるが、実マシンから仮想マシンへの切換
え処理では、上記の仮想マシンのアドレス変換動作を実
現するため（＝、諸諸のデータ（例えば、ＶＭ−ＢＡＲ
，ＩＤ又はＴＬＢミスヒツト時の動的アドレス変換（Ｄ
ＡＴ）のためのアドレス空間番号ＪＰを求めるための各
種テーブルポインタ及びセグメントテーブルポインタ等
）をハードウェア内（＝取シ込まなければならない。ま
た、仮想マシンから実マシンに戻るときは１元々の実マ
シンのときのデータをリカバリする必要が出てくる。一
般１ｍ、実マシンー仮想マシン間のデータ転送を論理ア
ドレスで行う場合には、前述の切換え処理が転送バイト
数毎に必要となシ、かなシの性能低下となる欠点があっ
た。
の時の動作があるが、実マシンから仮想マシンへの切換
え処理では、上記の仮想マシンのアドレス変換動作を実
現するため（＝、諸諸のデータ（例えば、ＶＭ−ＢＡＲ
，ＩＤ又はＴＬＢミスヒツト時の動的アドレス変換（Ｄ
ＡＴ）のためのアドレス空間番号ＪＰを求めるための各
種テーブルポインタ及びセグメントテーブルポインタ等
）をハードウェア内（＝取シ込まなければならない。ま
た、仮想マシンから実マシンに戻るときは１元々の実マ
シンのときのデータをリカバリする必要が出てくる。一
般１ｍ、実マシンー仮想マシン間のデータ転送を論理ア
ドレスで行う場合には、前述の切換え処理が転送バイト
数毎に必要となシ、かなシの性能低下となる欠点があっ
た。
本発明は、複数のオペレーティング・システムを１つの
計算機システム上で並行して動作させるための管理プロ
グラムをそなえ、上記複数のオペレーティング・システ
ムが上記管理プログラムの管理のもとでそれぞれ処理を
行う仮想計算機システムにおける。実マシンのアドレス
空間から各仮想マシンのアドレス空間への、又は各仮想
マシンのアドレス空間から実マシンのアドレス空間への
データ転送処理方式であって。
計算機システム上で並行して動作させるための管理プロ
グラムをそなえ、上記複数のオペレーティング・システ
ムが上記管理プログラムの管理のもとでそれぞれ処理を
行う仮想計算機システムにおける。実マシンのアドレス
空間から各仮想マシンのアドレス空間への、又は各仮想
マシンのアドレス空間から実マシンのアドレス空間への
データ転送処理方式であって。
仮想マシンのアドレス空間を仮想主記憶として実メモリ
の連続領域１：常駐させ、前記仮想主記憶の実メモリ上
の先頭アドレスを該仮想マシンのＢＡＲとし、仮想マシ
ンの論理アドレスを絶対アドレス：二置換する過程で前
記仮想マシンのＢＡＲを足し込むことにより、仮想マシ
ンの論理アドレスを実メモリ上の実アドレスに変換する
第１の手段と、転送元あるいは転送先である仮想マシン
上のセグメントを実マシン上の特定のセグメントに置き
換え、前記第１の手段を用いて前記実マシン上の特定の
セグメントが仮想マシン上のセグメントと同じ実メモリ
上の実アドレスで示されるアドレス範囲となるようにす
る第２の手段とを有し、実マシン−仮想マシン間のデー
タ転送を、実マシン上で実マシン上のデータとして転送
することにより、実マシン−仮想マシン間のデータ転送
を行う際の転送バイト数毎のアドレス空間切換え処理を
省くことができ、高速且つ容易Ｉ：転送できることを特
徴とする。
の連続領域１：常駐させ、前記仮想主記憶の実メモリ上
の先頭アドレスを該仮想マシンのＢＡＲとし、仮想マシ
ンの論理アドレスを絶対アドレス：二置換する過程で前
記仮想マシンのＢＡＲを足し込むことにより、仮想マシ
ンの論理アドレスを実メモリ上の実アドレスに変換する
第１の手段と、転送元あるいは転送先である仮想マシン
上のセグメントを実マシン上の特定のセグメントに置き
換え、前記第１の手段を用いて前記実マシン上の特定の
セグメントが仮想マシン上のセグメントと同じ実メモリ
上の実アドレスで示されるアドレス範囲となるようにす
る第２の手段とを有し、実マシン−仮想マシン間のデー
タ転送を、実マシン上で実マシン上のデータとして転送
することにより、実マシン−仮想マシン間のデータ転送
を行う際の転送バイト数毎のアドレス空間切換え処理を
省くことができ、高速且つ容易Ｉ：転送できることを特
徴とする。
次に１本発明の実施例について図面を参照して説明する
。
。
第３図に示すように、仮想マシンを常駐型仮想マシンと
し、仮想マシンのアドレス空間を仮想主記憶として実メ
モリ上の連続領域１：常駐させた場合、仮想主記憶の実
メモリ上の先頭アドレスが仮想マシンのＢＡＲ（以降、
ＶＭ−ＢＡＲと呼ぶ）となる。仮想マシン上の論理アド
レスを実メモリ上の実アドレス１：変換するには、論理
アドレスから絶対アドレスへの変換過程（＝おいて、Ｖ
Ｍ−ＢＡＲを足し込む必要がある。第″１図（−その変
換過程の概略を示す。
し、仮想マシンのアドレス空間を仮想主記憶として実メ
モリ上の連続領域１：常駐させた場合、仮想主記憶の実
メモリ上の先頭アドレスが仮想マシンのＢＡＲ（以降、
ＶＭ−ＢＡＲと呼ぶ）となる。仮想マシン上の論理アド
レスを実メモリ上の実アドレス１：変換するには、論理
アドレスから絶対アドレスへの変換過程（＝おいて、Ｖ
Ｍ−ＢＡＲを足し込む必要がある。第″１図（−その変
換過程の概略を示す。
第１図において、１はセグメントテーブル（ＳＴ）４の
先頭アドレスを示すセグメントテーブルポインタ（ｓＴ
ｐ）を保持するレジスタである。２はＶＭ−ＢＡＲを保
持するレジスタ、３はＶＭ空間であることを示すフラグ
−を保持するレジスタである。レジスタ１〜３は、実マ
シンのアドレス空間から仮想マシンのアドレス空間へ切
換えるとき、それぞれ、それぞれの値がセットされ、又
、仮想マシンのアドレス空間から実マシンのアドレス空
間へ切換わるとき１元の値に戻される。
先頭アドレスを示すセグメントテーブルポインタ（ｓＴ
ｐ）を保持するレジスタである。２はＶＭ−ＢＡＲを保
持するレジスタ、３はＶＭ空間であることを示すフラグ
−を保持するレジスタである。レジスタ１〜３は、実マ
シンのアドレス空間から仮想マシンのアドレス空間へ切
換えるとき、それぞれ、それぞれの値がセットされ、又
、仮想マシンのアドレス空間から実マシンのアドレス空
間へ切換わるとき１元の値に戻される。
論理アドレスで示されるセグメント番号：：対応するセ
グメント記述子４１１：、ページテーブル（ＰＴ）、５
の先頭アドレスを示すページテーブルポインタがあシ、
仮想マシンのアドレス空間であるとき、つまシレジスタ
３にＶＭフラグがセットされているときは、前記ページ
テーブルポインタにレジスタ２に格納されているＶＭ−
ＢＡＲを加算器６で加算したものがセレクタ８で選択さ
れ、ページテーブル（ＦＴ）を指す。
グメント記述子４１１：、ページテーブル（ＰＴ）、５
の先頭アドレスを示すページテーブルポインタがあシ、
仮想マシンのアドレス空間であるとき、つまシレジスタ
３にＶＭフラグがセットされているときは、前記ページ
テーブルポインタにレジスタ２に格納されているＶＭ−
ＢＡＲを加算器６で加算したものがセレクタ８で選択さ
れ、ページテーブル（ＦＴ）を指す。
更に、論理アドレスで示されるページ番号に対応するペ
ージ記述子５１１：、、ページ１ｏの先頭アドレスがあ
シ、仮想マシンのアドレス空間であるとき、つまシレジ
スタ５１：、 Ｖ Ｍフラグがセットされているときは
、前記ページの先頭アドレス（＝レジスタ２Ｃ二格納さ
れているＶＭ−ＢＡＲを加算したものがセレクタ９で選
択され、ページを指す。
ージ記述子５１１：、、ページ１ｏの先頭アドレスがあ
シ、仮想マシンのアドレス空間であるとき、つまシレジ
スタ５１：、 Ｖ Ｍフラグがセットされているときは
、前記ページの先頭アドレス（＝レジスタ２Ｃ二格納さ
れているＶＭ−ＢＡＲを加算したものがセレクタ９で選
択され、ページを指す。
第２図は転送元又は転送先であるセグメント（１）及び
セグメント（２）の実メモリ上への対応を示している。
セグメント（２）の実メモリ上への対応を示している。
セグメント（Ｘ）は仮想マシン上のセグメント（２）と
全く同じ実メモリに対応する実マシン上のセグメントで
ある。セグメント（Ｘ）は次のように作る。ある特定の
セグメントのセグメント記述子を特定のエリアに退避し
ておき、セグメント（２）のセグメント記述子を前記特
定のセグメントのセグメント記述子に格納し、これをセ
グメント（Ｘ）とする。但し、この場合前記特定のセグ
メントを該転送命令で使わないと言う制約条件が必要で
あるし、また転送終了時には前記特定のエリア（−退避
したセグメント記述子をセグメント（Ｘ）に戻さなけれ
ばならない。
全く同じ実メモリに対応する実マシン上のセグメントで
ある。セグメント（Ｘ）は次のように作る。ある特定の
セグメントのセグメント記述子を特定のエリアに退避し
ておき、セグメント（２）のセグメント記述子を前記特
定のセグメントのセグメント記述子に格納し、これをセ
グメント（Ｘ）とする。但し、この場合前記特定のセグ
メントを該転送命令で使わないと言う制約条件が必要で
あるし、また転送終了時には前記特定のエリア（−退避
したセグメント記述子をセグメント（Ｘ）に戻さなけれ
ばならない。
第５図に一連の処理の概略フローチャートを示す。セグ
メント（１）及びセグメント（２）のアクセス権チェッ
クを行ったあと、セグメント（Ｘ）を前記の方法で作り
、つづいてＶＭ−ＢＡＲをレジスタ２にセットする。そ
して、セグメント（１）とセグメント（Ｘ）との間で転
送処理を行う訳であるが、セグメント（Ｘ）をアクセス
する時、レジスタ３をセットし、セグメント（１）をア
クセスする時、リセットするようにする。こうすること
（：よシ、第１図で示したハードウェアにより、実マシ
ン上のセグメント（Ｘ）があたかも仮想マシン上のセグ
メント（２）をアクセスしているようにアクセスされ、
実マシンと仮想マシン間の転送処理を実マシン上だけで
行うことが可能になり、高速且つ容易に転送できる。
メント（１）及びセグメント（２）のアクセス権チェッ
クを行ったあと、セグメント（Ｘ）を前記の方法で作り
、つづいてＶＭ−ＢＡＲをレジスタ２にセットする。そ
して、セグメント（１）とセグメント（Ｘ）との間で転
送処理を行う訳であるが、セグメント（Ｘ）をアクセス
する時、レジスタ３をセットし、セグメント（１）をア
クセスする時、リセットするようにする。こうすること
（：よシ、第１図で示したハードウェアにより、実マシ
ン上のセグメント（Ｘ）があたかも仮想マシン上のセグ
メント（２）をアクセスしているようにアクセスされ、
実マシンと仮想マシン間の転送処理を実マシン上だけで
行うことが可能になり、高速且つ容易に転送できる。
以上説明したようＣ：本発明は、実マシン−仮想マシン
間のデータ転送処理を、アドレス空間切換えを省略して
できるよう（ニジたこと（＝より。
間のデータ転送処理を、アドレス空間切換えを省略して
できるよう（ニジたこと（＝より。
高速化できるという効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は転送元又は転送先であるセグメント間の実メモ
リ上への対応を示す図、第３図は主記憶の構成を示す図
、第４図は従来のアドレス変換のハードウェアの概略を
示すブロック図、第５図は本発明の詳細な説明するため
のフローチャートである。 １〜３・・・レジスタ、４・・・セグメントテーブル。 ５・・・ページテーブル、６，７・・・加算器、８，９
・・・セレクタ、１０・・・ページ。 天メｊｌＪ
リ上への対応を示す図、第３図は主記憶の構成を示す図
、第４図は従来のアドレス変換のハードウェアの概略を
示すブロック図、第５図は本発明の詳細な説明するため
のフローチャートである。 １〜３・・・レジスタ、４・・・セグメントテーブル。 ５・・・ページテーブル、６，７・・・加算器、８，９
・・・セレクタ、１０・・・ページ。 天メｊｌＪ
Claims (1)
- １、複数のオペレーティング・システムを１つの計算機
システム上で並行して動作させるための管理プログラム
をそなえ、上記複数のオペレーティング・システムが上
記管理プログラムの管理のもとでそれぞれ処理を行う仮
想計算機システムにおける、実マシンのアドレス空間か
ら各仮想マシンのアドレス空間への、又は各仮想マシン
のアドレス空間から実マシンのアドレス空間へのデータ
転送処理方式において、仮想マシンのアドレス空間を仮
想主記憶として実メモリの連続領域に常駐させ、前記仮
想主記憶の実メモリ上の先頭アドレスを該仮想マシンの
バウンダリアドレスとし、仮想マシンの論理アドレスを
絶対アドレスに変換する過程で前記仮想マシンのバウン
ダリアドレスを足し込むことにより、仮想マシンの論理
アドレスを実メモリ上の実アドレスに変換する第１の手
段と、転送元あるいは転送先である仮想マシン上のセグ
メントを実マシン上の特定のセグメントに置き換え、前
記第１の手段を用いて前記実マシン上の特定のセグメン
トが仮想マシン上のセグメントと同じ実メモリ上の実ア
ドレスで示されるアドレス範囲となるようにする第２の
手段とを有することを特徴とする仮想計算機システムに
おけるデータ転送処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62021831A JPS63189955A (ja) | 1987-02-03 | 1987-02-03 | 仮想計算機システムにおけるデ−タ転送処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62021831A JPS63189955A (ja) | 1987-02-03 | 1987-02-03 | 仮想計算機システムにおけるデ−タ転送処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63189955A true JPS63189955A (ja) | 1988-08-05 |
Family
ID=12066015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62021831A Pending JPS63189955A (ja) | 1987-02-03 | 1987-02-03 | 仮想計算機システムにおけるデ−タ転送処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63189955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761738A (en) * | 1993-04-08 | 1998-06-02 | International Business Machines Corporation | Computer system which stores management or control information in different address space but same offset as corresponding data |
-
1987
- 1987-02-03 JP JP62021831A patent/JPS63189955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761738A (en) * | 1993-04-08 | 1998-06-02 | International Business Machines Corporation | Computer system which stores management or control information in different address space but same offset as corresponding data |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0007003B1 (en) | Data processing apparatus including address translation apparatus | |
| JPH0137773B2 (ja) | ||
| JPS6341100B2 (ja) | ||
| JPH0512126A (ja) | 仮想計算機のアドレス変換装置及びアドレス変換方法 | |
| JP2768503B2 (ja) | 仮想記憶アドレス空間アクセス制御方式 | |
| JPH04308953A (ja) | 仮想アドレス計算機装置 | |
| JP3190700B2 (ja) | アドレス変換装置 | |
| JPS63189955A (ja) | 仮想計算機システムにおけるデ−タ転送処理方式 | |
| JPS6273347A (ja) | アドレス変換装置 | |
| JPS5858752B2 (ja) | アドレス変換装置 | |
| JPS62151958A (ja) | 仮想アドレス変換装置 | |
| JPS626350A (ja) | Ｔｌｂ制御装置 | |
| JPH01193961A (ja) | アドレス変換装置 | |
| JP2633600B2 (ja) | データ交換システム | |
| JPS6019811B2 (ja) | アドレス変換装置 | |
| JPS6143744B2 (ja) | ||
| JPS6218065B2 (ja) | ||
| JPH06100991B2 (ja) | 仮想計算機システムにおけるデータ転送方法 | |
| JPH02101552A (ja) | アドレス変換バッファ処理方式 | |
| JPS646492B2 (ja) | ||
| JPH0439099B2 (ja) | ||
| JPH0277953A (ja) | 変換索引バッファ構成方式 | |
| JPH01142957A (ja) | アドレス変換装置 | |
| JPH0934788A (ja) | アドレス変換装置及びアドレス変換方法 | |
| JPS63200253A (ja) | アドレス変換装置 |