JPS646492B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は、情報処理装置のアドレス空間の拡張
方式に関するもので、仮想アドレスを使用し変換
モードで動作する場合のアドレス変換を高速化す
るために設けられる機構（DAT）の制御に関す
るものである。

(2) 従来技術と問題点 情報処理装置においてのアドレス空間は、それ
を表示するレジスタ等のビツト数によつて制限さ
れる。

例えば、24ビツトのアドレツシングにおいて
は、そのユーザ空間は16MBまでしかサポートで
きない。

機能の多様化に伴うオペレーテイングシステム
（OS）の拡大やユーザシステムの増加のため、ア
ドレス空間の拡張の要求が発生することがしばし
ばあるが、従来アドレス空間の拡張の方式とし
て、MVS方式とSVS方式の２種類があつた。

前者のMVS方式は、それ迄の最大空間（例え
ば、24ビツトアドレツシングなら16MB）を恰も
横に並べたように扱うもので、それぞれの空間に
番号を付して空間切り換えによつて拡張アドレス
をサポートする方式である（各空間には、OS部
の常駐部が格納される領域があり、これを共通部
と言う）。

このMVS方式は、プログラムの変更がOSの一
部だけで済むという利点があるが、一方、空間切
り換えの都度全TLBを無効化しなくてはならな
いので、空間切り換えのためのオーバヘツドが大
きくなるという欠点があり、更に、空間識別子
（ID）によつてセグメントテーブル先頭アドレス
を求めなくてはならないので、空間管理上のオー
バヘツドが大きくなるという欠点があつた。

後者のSVS方式は、アドレス表示のビツト数
を増加させる（例えば、24ビツトを32ビツトに拡
大する）方式であつて、この場合は空間の切り換
えを意識しないで良いという利点があるが、一
方、すべてのプログラムを変更する必要がある
上、アーキテクチヤが全面的に変わつてしまうと
いう大きな問題点があつた。

(3) 発明の目的 本発明の目的は、上記従来の欠点に鑑み、従来
のプログラムへの影響が少なく、オーバヘツドが
極端に大きくなることのないアドレス空間の拡張
方式を提供することを目的としている。

(4) 発明の構成 そして、この目的は、仮想アドレスが基本アド
レスと拡張アドレスとからなるアドレツシング機
構を有し、且つ、実記憶装置上の実アドレスを格
納するページテーブルと、前記ページテーブルの
先頭アドレスを格納するセグメントテーブルと、
を備え、前記セグメントテーブルおよびページテ
ーブルを索引することにより仮想アドレスから実
アドレスへの変換を行うと共に、その索引結果を
格納することにより後の索引を高速で行なうため
のTLBと、を備えた情報処理装置であつて、前
記TLB、又は前記セグメントテーブルとページ
テーブルを索引するための前記仮想アドレスの基
本アドレス情報を格納する格納手段と、前記仮想
アドレスの拡張アドレス情報を格納する格納手段
とを設け、前記セグメントテーブルを空間管理テ
ーブルが示すセグメントテーブル先頭アドレスよ
り拡張アドレスによつて切り換えられる複数の拡
張アドレス空間分連続したアドレスに配置すると
共に、命令によつて前記拡張アドレス情報格納手
段に拡張アドレス情報をセツトすることにより前
記セグメントテーブルの特定の拡張アドレス空間
領域の先頭アドレスを示すようにし、特定された
拡張アドレス空間の先頭アドレスから前記基本ア
ドレス格納手段に格納された基本アドレス情報に
よつて該セグメントテーブルを索引することによ
り、前記ページテーブルの先頭アドレスを得、当
該先頭アドレスから前記基本アドレス情報によつ
て該ページテーブルを索引することにより、仮想
アドレスを実アドレスに変換するよう構成すると
ともに、前記TLBのエントリごとに拡張アドレ
ス情報を格納する拡張アドレス部を設けると共
に、前記拡張アドレス情報格納手段の内容と前記
TLBの拡張アドレス部の内容とを比較する手段
を設け、アドレス拡張を行なつた場合の索引を可
能としたことを特徴とする拡張仮想記憶制御方式
により達成される。

(5) 発明の実施例 第１図は本発明の一実施例について概念を説明
するための図で、1₁〜1_oはそれぞれ空間を表して
おり、２はレジスタ、Ａは基本アドレス（本例で
は16MB）を表している。

第１図において、空間識別子としての拡張アド
レス（拡張アドレス情報）をレジスタ２（拡張ア
ドレス格納手段）にセツトして使用することによ
つて、空間1₁〜1_oのいずれかを選択する。

尚、各空間1₁〜1_oは、それぞれOS域、ユーザ
域、共通域を備えている。

第２図は本発明の実施例の空間管理と空間切り
換えの概念を説明する図である。

第２図において、３はセグメントテーブルであ
り、前述したアドレス空間1₁〜1_oに対応して設け
られるもの、４はセグメントエントリ数フイール
ドであり、空間管理テーブル上に設けられ、セグ
メントテーブル３内のセグメントのエントリ数を
格納するもの、５はセグメントテーブル先頭アド
レスフイールドであり、空間管理テーブル上に設
けられ、セグメントテーブル３の先頭アドレスを
格納するもの、６は命令レジスタであり、与えら
れる命令を格納するもの、７はエントリであり、
インバリツドビツトＩ、コモンビツトＣ、ページ
テーブル先頭アドレスＰを格納し、複数のエント
リによりセグメントテーブル３を構成するもので
ある。

尚、領域ａは第１図の基本アドレスＡ（16MB）
の領域に対応することを示している。

更に、セグメントテーブル３の各領域ａは、空
間管理テーブル上のセグメントテーブル先頭アド
レスフイールドに格納された先頭アドレスから連
続したアドレスとなるように格納されている。

以上説明した構成において、空間の切り換え、
すなわち、セグメントテーブル３の各領域ａの切
り換えは、命令レジスタ６に命令をセツトするこ
とにより行なわれる。

つまり、命令レジスタ６にセツトされた切り換
え命令のアドレス部の内容が空間識別子である空
間番号（拡張アドレス情報）としてレジスタ２に
セツトされることにより空間が切り換えられるも
ので、これによつて、各空間が対応するセグメン
トテーブル３の領域ａが選択される。

これは、各空間1₁〜1_oのそれぞれに対応するセ
グメントテーブル３の領域ａのアドレスを連続し
たアドレスとなるようにしており、そして、各領
域ａの領域の大きさも基本アドレスＡの領域の大
きさ（16MB）と一致させているからである。

つまり、各領域ａの先頭アドレスは、レジスタ
２にセツトされる空間識別子、いわゆる空間1₁〜
1_oのいずれかを示す番号（ｎ＝１〜ｎ）により、
セグメントテーブル３の先頭アドレスを基準とし
て16MB×ｎアドレス目であるから、空間番号を
選択することで、切り換えるべき空間に対応する
領域ａの先頭アドレスを選択できる。

従つて、複数のセグメントテーブルを不連続で
ランダムに配置した場合に必要となる、各空間を
示す空間番号と個々のセグメントテーブルの先頭
アドレスとの対応関係を保持する変換テーブルが
本発明では不要となる。

従つて、本発明では、空間切り換え毎にセグメ
ントテーブルの先頭アドレスを得るための変換テ
ーブルの索引をなくすことができ、この分だけオ
ーバヘツドを少なくすることができる。

また、セグメントテーブル３のエントリ７のコ
モンビツトＣは、全空間1₁〜1_oに共通な領域（第
１図のOS域）について、空間切り換えを行なつ
た時でも引き続いて使用出来るようにするための
もので、該コモンビツトが“１”である時には、
TLB上のコモンビツトも“１”にする。

そして、このときには、空間を切り換えた後に
もTLBフオルトを発出しないようにして、アド
レス空間切り換時えのオーバヘツドをより一層少
なくしている。

次に、本発明の拡張仮想記憶制御方式における
アドレス変換処理について、第３図はアドレス変
換の説明図を用いて説明する。

図において、第２図と同一部分には同一番号を
付し、その説明を省略する。

また、８は論理アドレスレジスタであり、セグ
メントテーブル３内のセグメント番号（各領域ａ
の全てに共通となる）、ページ番号、ページ内変
位等から成る論理アドレス（基本アドレス情報）
が格納されるもの、９はページテーブルであり、
図示しない実記憶装置上の実ページアドレスを格
納するもの、１０は実アドレスレジスタであり、
ページテーブル９を索引することにより得られた
実ページアドレスと論理アドレスレジスタ８にセ
ツトされたページ内変位とがセツトされるもので
あり、実記憶装置をアクセスするための実アドレ
スがセツトされるものである。

図において、論理アドレスレジスタ８（基本ア
ドレス情報格納手段に対応）にセツトされた論理
アドレスに対応する実アドレスを得る動作を説明
する。

まず、命令レジスタ６に命令をセツトすること
によりレジスタ２に空間識別子、すなわち、空間
番号をセツトする。

そして、セグメントテーブル先頭アドレスフイ
ールドに格納されているセグメントテーブル３の
先頭アドレスを基準にして、この空間番号で示さ
れる領域ａの先頭アドレスを前述したようにして
選択する。

選択された領域ａの先頭アドレスを元に、論理
アドレスレジスタ８にセツトされたセグメント番
号から、セグメントテーブル３の選択された領域
ａ内を索引し、セグメント番号が示すエントリ７
を選択する。

このエントリ７に格納されているページテーブ
ル９の先頭アドレスと、論理アドレスレジスタ８
にセツトされたページ番号とにより、ページテー
ブル９を索引し、ページ番号が示す領域に格納さ
れている実ページアドレスを得る。

そして、このようにして得られた実ページアド
レスと論理アドレスレジスタ８にセツトされたペ
ージ内変位とを、実アドレスレジスタ１０にセツ
トすることによつて、実記憶装置をアクセスする
実アドレスを得る。

このように、第３図に示されるアドレス変換処
理は、各空間に対応するセグメントテーブル３が
連続したアドレスに割付けられているため、それ
ぞれの空間の選択を、空間番号を選択するのみで
簡単に行なうことができる。

尚、このアドレス変換処理は、空間の選択を空
間識別子（空間番号）により選択する点を除いて
は、通常のアドレス変換と何ら変わるところがな
い。

従つて、特定のアドレス空間内においては、従
来のセグメント番号に基づくページテーブルの先
頭アドレスの索引処理は従来と何ら変わらず、ア
ドレス空間内の処理に一切の変更をする必要がな
いので、アドレス空間の拡張を容易に行なうこと
が可能となる。

次に、第３図のアドレス変換処理を高速に行な
わせるためのTLBの制御を第４図を用いて説明
する。

図において、第３図と同一部分には、同一番号
を付し、その説明を省略する。

また、１１はTLB（トランスフア・ルツクアサ
イド・バツフア）であり、仮想アドレスから実ア
ドレスへのアドレス変換を高速に行なうためのも
ので、論理ページアドレスと実ページアドレスと
の対応関係を保持するものであり、各エントリ１
５に、空間比較を行なう空間番号を格納するため
の拡張アドレス部Ｅ、TLB１１内に対応する論
理アドレスが格納されているかをチエツクするた
めの論理アドレスを格納するロジカル部Ｌ、当該
エントリの内容が有効であることを示すインバリ
ツドビツトＩ、及びコモンビツトＣを備えるも
の、１２は比較器であり、レジスタ２にセツトさ
れた拡張アドレスである空間番号とTLB１１の
エントリ１５の拡張アドレス部Ｅの内容を比較す
るものであり、当該エントリ１５の内容が選択さ
れた空間に対応するか否かをチエツクするもので
あり、両入力が等しい場合に“１”を出力するも
の、１２′は比較器であり、論理アドレスレジス
タ８にセツトされた論理アドレスとエントリ１５
のロジカル部Ｌの内容を比較するものであり、両
入力が等しい場合に“１”を出力する。

また、１３，１３′はオアゲート、１４は信号
端子、１６，１６′は反転回路を示しており、信
号端子１４はTLBフオルトが発生したときに信
号“１”を出力する。

すなわち、信号端子１４は、インバリツドビツ
トＩが“１”のとき、および比較機１２，１２′
の出力がそれぞれ“０”の時にTLBフオルト信
号を出力するものである。

第４図において、一つの空間は16MBで動作す
るが、空間切り換えは空間識別子（空間番号）を
レジスタ２にセツトすることで、TLB１１をパ
ージすることなく行なうことができる。

つまり、論理アドレスレジスタ８にセツトされ
た論理アドレスに基づいてTLB１１がアクセス
され、そして、この論理アドレスに対応する実ペ
ージアドレスを得、実アドレスレジスタ１０にセ
ツトされる。

このとき、TLB１１内の各エントリ１５に、
空間番号を格納する拡張アドレス部Ｅが設けられ
ているので、この拡張アドレス部Ｅの内容とレジ
スタ２にセツトされた内容とを比較することによ
り、TLB１１内のエントリ１５の内容が、レジ
スタ２にセツトされた空間に対応するものか否か
を識別する。

そして、比較器１２の出力が“１”の時は、両
者が一致しているので、オアゲート１３′から
TLBフオルト信号が“１”として出力されない
ように、反転回路１６で反転する。

一方、比較器１２の出力が“０”の時は、両者
の不一致であり、TLBフオルト信号を“１”と
するため、この出力を反転回路１６で反転してオ
アゲート１３′を介して信号端子１４から出力す
る。

また、比較器１２′の出力が“１”の時は、論
理アドレスレジスタ８にセツトされた論理アドレ
スとエントリ１５のロジカル部Ｌの内容とが一致
しているので、オアゲート１３′かなTLBフオル
ト信号が“１”として出力されないように、反転
回路１６′で反転する。

一方、比較器１２′の出力が“０”の時は、両
者が不一致であり、TLBフオルト信号を“１”
とするため、この出力を反転回路１６′で反転し
た後、オアゲート１３′を介して信号端子１４か
ら出力する。

また、各空間に共通のOS領域については前述
したように、TLB１１のエントリ１５の中のコ
モンビツトＣが“１”であるので、空間を切り換
えた後もTLBフオルト信号の送出を抑止して、
そのまま継続して使用するため、コモンビツトＣ
の出力を、比較器１２の出力と同様にして反転回
路１６を通過するようにオアゲート１３に入力す
る。

このように、TLB１１内の拡張アドレス部Ｅ
とレジスタ２に格納された空間番号との比較によ
り、空間切り換え後にTLB１１をアクセスする
際に必ずTLBフオルトを発生させ、TLB１１の
内容の置換えを行なわせることで、TLB１１の
パージを不要にすることができる。

(6) 発明の効果 以上説明したように、本発明の拡張仮想記憶制
御方式は、アドレス空間の拡張に際し、セグメン
トテーブルを複数の拡張アドレス空間分連続した
アドレスに配置するようにしているので、基本ア
ドレスに基づくアドレス変換処理に何らの変更を
与えることなく、単に空間切り換えのための命令
およびこれに関連する若干の新命令の追加と、
OSの空間管理の一部を変更するだけで、アドレ
ス空間を拡張することができ、また、アドレス空
間の切り換えも拡張アドレス空間を識別する空間
番号を与えることで、簡単に行なうことができ
る。

更に、このアドレス空間の切り換えを行なう空
間番号を用いて、TLB内の拡張アドレス部の内
容と比較するように構成しているので、空間切り
換えに伴うTLBのパージ処理を不要にでき、オ
ーバヘツドを一層小さくすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例について概念を説明
する図、第２図は本発明の実施例の空間管理と空
間の切り換えを説明する図、第３図はアドレス変
換を説明する図、第４図はTLBの制御を示す図
である。 図において、1₁〜1_o…空間、２…レジスタ、３
…セグメントテーブル、４…セグメントエントリ
数フイールド、５…セグメントテーブル先頭アド
レスフイールド、６…命令レジスタ、７…セグメ
ントテーブルのエントリ、８…論理アドレスレジ
スタ、９…ページテーブル、１０…実アドレスレ
ジスタ、１１…TLB、１２，１２′…比較器、１
３，１３′…オアゲート、１４…信号端子、１５
…TLBのエントリ、１６，１６′…反転回路。

Claims (1)

1. 【特許請求の範囲】 １ 仮想アドレスが基本アドレスと拡張アドレス
   とからなるアドレツシング機構を有し、 且つ、実記憶装置上の実アドレスを格納するペ
   ージテーブルと、 前記ページテーブルの先頭アドレスを格納する
   セグメントテーブルと、を備え、 前記セグメントテーブルおよびページテーブル
   を索引することにより仮想アドレスから実アドレ
   スへの変換を行うと共に、 その索引結果を格納することにより後の索引を
   高速で行なうためのTLBと、 を備えた情報処理装置であつて、 前記TLB、又は前記セグメントテーブルとペ
   ージテーブルを索引するための前記仮想アドレス
   の基本アドレス情報を格納する格納手段と、 前記仮想アドレスの拡張アドレス情報を格納す
   る格納手段とを設け、 前記セグメントテーブルを空間管理テーブルが
   示すセグメントテーブル先頭アドレスより拡張ア
   ドレスによつて切り換えられる複数の拡張アドレ
   ス空間分連続したアドレスに配置すると共に、 命令によつて前記拡張アドレス情報格納手段に
   拡張アドレス情報をセツトすることにより前記セ
   グメントテーブルの特定の拡張アドレス空間領域
   の先頭アドレスを示すようにし、 特定された拡張アドレス空間の先頭アドレスか
   ら前記基本アドレス格納手段に格納された基本ア
   ドレス情報によつて該セグメントテーブルを索引
   することにより、前記ページテーブルの先頭アド
   レスを得、当該先頭アドレスから前記基本アドレ
   ス情報によつて該ページテーブルを索引すること
   により、仮想アドレスを実アドレスに変換するよ
   う構成するとともに、 前記TLBのエントリごとに拡張アドレス情報
   を格納する拡張アドレス部を設けると共に、 前記拡張アドレス情報格納手段の内容と前記
   TLBの拡張アドレス部の内容とを比較する手段
   を設け、 アドレス拡張を行なつた場合の索引を可能とし
   たことを特徴とする拡張仮想記憶制御方式。