JPS5821352B2

JPS5821352B2 - バツフア・メモリ制御方式

Info

Publication number: JPS5821352B2
Application number: JP54118909A
Authority: JP
Inventors: 加藤正男; 吉田政之; 住本勉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-09-17
Filing date: 1979-09-17
Publication date: 1983-04-28
Also published as: JPS5644178A

Description

【発明の詳細な説明】本発明は、バッファ・メモリ制御方式に関し、特に論理
ページ・アドレスから実ページ・アドレスへの変換とバ
ッファ・メモリ・アクセスとを並行して行うバッファ・
メモリ制御方式に関するものである。

情報処理装置においては、演算処理装置から主記憶装置
へのアクセス時間を短縮するために、高速のバッファ・
メモリを導入し、主記憶装置上の情報の写しをブロック
単位でバッファ・メモリに転送した後は、そのブロック
へのアクセスを高速バッファ・メモリに対して行う。

゛第１図は、バッファ・メモリ方式を用いた情
報処理装置のブロック図である。

演算処理装置１は、記憶装置アドレス信号線５を介して
バッファ・アドレス・アレイ２および主記憶装置４をア
クセスし、必要なデータがバッファ・メモリ３に格納さ
れている場合には、バッファ・メモリ・アドレス信号線
６を通してアドレスを指定することにより、バッファ・
メモリ３から読出しデータ線７を介してデータを読出す
。

バッファ記憶装置３に必要なデータが格納されていない
場合には、主記憶装置４から読出しデータ線８を介して
そのデータを読出し、バッファ・メモリ３に格納する。

バッファ・メモリ３に格納されたデータの中で、使用頻
度の多いものをできる限り保存し、新たにバッファ・メ
モリ３に格納する場合には以後使用されないものを追出
す。

このために、以前の使用経歴をもとにして、追出しブロ
ックの順位を決定しておく。

第２図は、第１図におけるバッファ・アドレス・アレイ
のブロック構成図である。

演算処理装置１からバッファ記憶装置３をアクセスする
場合、主記憶装置４のアドレスでアクセスするので、そ
のアドレスに対応するデータが格納されているバッファ
・メモリ３のアドレスに変換する必要がある。

記憶装置アドレス信号線５を介して送られたアドレスの
上位ビット（例えば１６ビツト）はアドレス・レジスタ
１１のＡＲＵにセットされ、下位ビット（例えば１２ビ
ツト）はアドレス・レジスタ１１のＡＲＬにセットされ
る。

バッファ・メモリ・アドレスと主記憶装置アドレスの対
応表が記憶されているアドレス・アレイを下位ビットで
アクセスすることにより、アドレス比較器１４で上位ビ
ットどうしが比較され、一致したアドレスに対応するバ
ッファ・メモリ・アドレスがアドレス・レジスタ１５の
上位にセットされ、一方下位アドレスはＡＲＬがそのま
まセットされて、これらの上位と下位アドレスでバッフ
ァ・メモリ３がアクセスされ、データが選択される。

第３図は、主記憶装置とバッファ・メモリのデータ・ブ
ロックの対応図である。

セット・アソシアティブ方式のバッファ・メモリでは、
先ず第３図すに示すように、主記憶装置４内のデータを
一定数ｎブロックおきに分割するとともに、第３図ａに
示すように、バッファ・メモリ３もｎブロックごとに分
割する。

各ブロックに対応してアドレス・アレイが設けられてお
り、アドレス・アレイでは１つの分割されたグループを
カラムＣＬＭと呼び、横方向に分割されたグループをロ
ーＲＯＷと呼ぶ。

主記憶装置４とバッファ・メモリ３の間のブロック転送
は、矢印で示すように、必ず分割された同一ブロック間
で行われバッファ・メモリ３の対応するブロック内の任
意のローに相当するブロックに主記憶装置４のブロック
・データが格納される。

アドレス・アレイ２には、主記憶装置４のどのブロック
が現在取込まれているかを示すため、主記憶装置４上の
実アドレスが記憶される。

例えば、従来、第３図ａにおいて、バッファ・メモリ３
の１ブ七ツクには３２バイトのデータが格納され、かつ
１２８（カラムＣＬＭ）ｘ４（ローＲＯＷ）＝５１．２
のブロックが設けられるので、５１２（エントリー）ｘ
３２（バイト）＝１６（Ｋバイト）のメモリ容量をバッ
ファ・メモリ３は備えている。

次に、外部記憶装置を備えている情報処理装置では、プ
ログラムの実行に先たち、外部記憶装置から主記憶装置
４に該当するプログラムやデータをロードしなければな
らないがプログラムの動的再配置を容易、かつ効率よく
実現するために、仮想記憶空間を設けて、仮想記憶上の
アドレスを論理アドレスとして取扱い、仮想記憶をサポ
ートするオペレーティング・システムＯ８と一体となっ
て、論理アドレスを実アドレスに変換する方法が用いら
れている。

通常のアドレス変換の手順では、主記憶装置４内のセグ
メント・テーブルとページ・テーブルを索引して実アド
レスを求めているが、変換の度ごとにこの面倒な操作を
行うのでは効率が低下するので、仮想空間上の論理ペー
ジ・アドレスから実空間上の実ページ・アドレスに変換
する時間を短縮するため、過去に変換したことのある論
理ページ・アドレスと実ページ・アドレスとの対応を、
対応表ＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏＫ
ａｓｉｄｅＢｕｆｆｅｒ）に登録しておき、論理アドレ
スが与えられたとき、ＴＬＢを参照して実ページ・アド
レスを読出す。

仮想空間を採用する情報処理装置では、仮想空間上の情
報がページ単位に分割されており、例えば第４図に示す
ように、２５６Ｍバイトの仮想空間１６が４にバイトの
ページに分割される場合には、仮想空間１６上に存在す
る情報は１ペ一ジ単位で実空間２０の任意の位置に格納
される。

システムによっては、仮想空間１６上に存在する複数ペ
ージが実空間２０上の１ページに対応している場合もあ
るが、本発明では、前提条件として仮想空間１６の１ペ
ージが実空間２０の１ページと１対１に対応しているも
のとする。

主記憶装置の特定エリアに格納されているＰＳＷ（プロ
グラム状態語）を読出し、そのＰＳＷの特定制御ビット
（アドレス変換モード・ビット）が１１」のときアドレ
ス変換機構が有効となり、「０」のときにはアドレス変
換は行われない。

論理アドレスから実アドレスの変換過程においては、セ
グメントとページの２つの単位が使用される。

セグメントは６４Ｍバイト、ページは４にバイトの大き
さを単位とし、ページ内の変位を示すビットを追加する
ことにより論理アドレスを決定できるので、論理アドレ
スはセグメント・フィールドと、ページ・フィールドと
、ページ内変位フィールドの３つで定められる。

一方、実アドレスの側渦ては、ページ単位で行われ、ペ
ージ内でのバイト・アドレスは連続して割当てられる。

第５図は、ＴＬＢを用いたアドレス変換回路のブロック
図である。

制御レジスタ１７にセグメント・テーブル先頭アドレス
を、論理アドレス・レジスタ１８に論理アドレスを、そ
れぞれセットする。

仮想空間１６は２５６Ｍバイトであるから、これをアド
レス指定するためには２８ビツトの論理アドレスが必要
である。

その場合に、セグメントとページとの境界を示すビット
７．８およびページとページ内変位との境界を示すビッ
ト１９゜２０を揃えるため、論理アドレス・レジスタ１
８はビット４からビット３１までの２８ビツトに定めら
れる。

一方、主記憶装置の実空間２０は１６Ｍバイトであって
、これをアドレス指定するためには２４ビツトの実アド
レスが必要となり、したがって、実アドレス・レジスタ
２２はページとページ内変位との境界のビット１９，２
０を揃えて、ビット８からビット３１までの２４ビツト
にされる。

演算処理装置ＣＰＵは、１つのエントリに対する最初の
アクセスに対してのみ主記憶装置ＭＳ上のテーブルを参
照すればよく、その後の同一エントリに対するアクセス
は、ＴＬＢ２１から直接実アドレスＲＡを得ることがで
きる。

セグメント・テーブル先頭アドレスと、論理アドレスの
ビット４からビット１９のフィールドを、ＴＬＢエント
リ制御部１９に入力することにより、制御部１９はＴＬ
Ｂ２１の１エントリをアクセスすることができる。

論理アドレス・レジスタ１８は、１６ビツトの論理ペー
ジ以上のアドレス部と１２ビツトのページ内アドレス部
ＢＡに区分され、論理ページ以上アドレス部はさらにセ
グメント・フィールドＳとページ・フィルドＰに分けら
れる。

セグメント・フィールドＳは、仮想空間１の伺番目のセ
グメントであるかを示し、ページ・フィールドＰはその
セグメント内の伺番目のページであるかを示す。

第５図に示すビット構成の論理アドレスＬＡがＴＬＢ２
１により実アドレスＲＡに変換される場合、仮想空間１
６と実空間２０との情報の転送は１ペ一ジ単位で行われ
るため、論理アドレスＬＡのページ内アドレス部りはそ
のまま実アドレスＲＡのページ内アドレス部ＢＡとなり
、論理ページ以上のアドレス部のみがＴＬＢ２１を参照
することにより、実ページ・アドレスＲＰＡに変換され
る。

なお、ページの読込みあるいはページの入替え等、ＴＬ
Ｂ２１の内容の更新は、ＴＬＢエントリ制御部１９およ
び制御回路の制御プログラムにより行われる。

このように、ＴＬＢ２１を参照して論理アドレスを実ア
ドレスに変換した後に、実アドレスでバッファ・メモリ
３をアクセスすれば、直列的処理により所望の情報を読
出することができるのは勿論である。

しかし、高速処理を計るためには、論理アドレスのペー
ジ以上のアドレスによるＴＬＢ２１の参照と、論理アド
レスのページ内アドレスＢＡによるバッファ・アドレス
・アレイの参照を並行して実行することが望ましい。

従来、２５６Ｍバイトの仮想空間１６が４にバイトのペ
ージに分割される場合には、論理アドレスＬＡは第５図
に示すようにビット４〜ビツト３１の２８ビツトで構成
され、そのうちページ内アドレスＬはビット２０〜ビツ
ト３１の１２ビツトで構成される。

一方、アドレス・アレイ２には、前述のように３２バイ
トのデータを持つブロックが１２８（カラムＣＬＭ）ｘ
４（ローＲＯＷ）＝５１２個設けられているので、下位
５ビツトでブロック内の３２バイトをアドレスしく２５
＝３２）、残りの上位７ビツトでカラム１２８個をアド
レス（２７＝１２８）すれば、論理アドレスＬＡのペー
ジ内アドレスＬ１２ビットのみで、バッファ・メモリ３
をアクセスし、情報を読出すことができる。

したがって、ページ・サイズが４にバイトであれば、従
来の方式でも、アドレス変換とアドレス・アレイ参照の
並行処理が可能であり、バッファ・メモリ３のアクセス
時間を短縮できる。

しかし、これでは、バッファ・メモリ３のカラムＣＬＭ
の数を１２８より多くすることができないという制約が
生ずる。

最近のＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍ
ｏｒｙ）の容量は増加の一途を辿り、バッファ・メモ
リ３の１つのロー当りの容量を大きくして用いる方が経
済的にも有利になってきている。

そこで、バッファ・メモリ３の１０−当りの容量を現在
の２倍（２５６Ｘ３２＝８にバイト）にしたときには、
２箇所のカラムＣＬＭにおいて求めるブロックが決定さ
れる。

したがって、それらの１つを選択するためには、アクセ
スするアドレスとしてもう１ビツトの増加が必要である
。

同じように、１つのロー当りの記憶容量が現在の４倍に
なったときには、ページ内アドレスＬに２ビツトの追加
が必要となる。

したがって、論理アドレス中のページ内アドレスＬのみ
では不十分のため、ＴＬＢ２１を参照して論理ページ・
アドレスＬＡを実ページ・アドレスＲＡに変換した後に
バッファ・メモリ３をアクセスしなければならない。

すなわち、バッファ・メモリ３の１０−当りの容量が４
にバイト以上の場合には、論理アドレスでＴ’ＬＢ２１
を参照した後に、バッファ・メモリ３をアクセスするこ
とになり、処理がシリアルな形となって遅れが生ずる１
他方、ロ一方向の数を増加する方法もあるが、ＴＬＢ２
１に登録されている実ページ・アドレスを読出して、ア
ドレス・アレイ２のビット８〜１９を各ローごとに比較
することにより、該当するローを選択する必要があるの
で、バッファ・メモリ３のハードウェアを増設しなけれ
ばならず、例えば８０−にすれば比較回路を倍増する必
要があり、コスト・アップにつながる。

また、比較した結果を１個に絞るためにゲート回路が増
加するため、その結果でバッファ・メモリ３から読出さ
れたデータを選択する際に、時間的遅れが生じ高速アク
セスが不可能となる欠点がある。

したがって、ハードウェア的に殆んど改造を必要とせず
、かつ時間的遅れも生じないようなカラム方向の増加を
採用する方があらゆる点で望ましい。

しかし、カラム方向の増加は、前述のように論理アドレ
スＬＡのビット数に制約があるため、問題が生ずる。

本発明の目的は、このような従来の問題を解決するため
、バッファ・メモリの１０−当りの記憶容量を大きくし
た場合でも、論理アドレスでＴＬＢとバッファ・アドレ
ス・アレイを並行に参照できるようにして、バッファ・
メモリのアクセス・タイムを短縮するとともに、バッフ
ァ・メモリの構成を任意にして経済化を計ることができ
るバッファ・メモリ制御方式を提供することにある。

本発明のバッファ・メモリ制御方式は、主記憶装置と該
主記憶装置上の情報の写しをブロック単位で格納したバ
ッファ・メモリを有する情報処理装置において、該バッ
ファ・メモリの主記憶装置上のアドレス情報を格納する
アドレス・アレイを参照する際に、論理アドレス中のペ
ージ内アドレスと論理ページ・アドレスの一部をアドレ
ス・アレイのカラム・アドレスとしてアクセスし、アド
レス・アレイからカラム・アドレスに使用した論理ペー
ジ・アドレスに対応するビットを含む実ページ・アドレ
スの全ビットを読出すことを特徴としている。

以下、本発明の実施例を、図面により説明する。

第６図は、本発明のバッファ・メモリ制御方式を示す概
略図であり、第７図は第６図の詳細な構成図である。

本発明は、１０−当りの容量を４にバイト（１２８Ｘ３
２バイト）より大きくした場合でも、論理アドレスのビ
ット構成（２８ビツト）を変えることなく、アドレス変
換とアドレス・アレイ参照の並行処理を可能にして、バ
ッファ・メモリ３のアクセス時間を短縮するものである
。

その特徴とするところは、従来使用されなかった論理ペ
ージ・アドレスの一部を用いることにより、アドレス・
アレイ２の１２８個以上カラムを選択できるビット数を
揃えることにある。

したがって、ＴＬＢ２１をアクセスする論理ページ・ア
ドレスのビットと、アドレス・アレイ２をアクセスする
論理ページ・アドレスのビットは重複することになるが
、動作上何ら差支えはない。

論理アドレス中のビット情報を用いてＴＬＢ２１とアド
レス・アレイ２を並行にアクセスすれば、アドレス・ア
レイ２の各ローから実ページ・アドレスが読出されると
同時に、ＴＬＢ２１からも実ページ・アドレスが読出さ
れるので、直ちにローごとに比較して一致するロ一番号
を選択することができる。

第６図において、演算処理装置で作られた論理アドレス
ＬＡが論理アドレス・レジスタ１８にセットされると、
先ず、論理アドレスＬＡのビット１３〜ビツト１９の７
ビツトでＴＬＢ２１の中の１エントリをアクセスすると
同時に、ビット１８〜ビツト２６の９ビツトでノ〈ツフ
ァ・アドレス・アレイ２をアクセスする。

ＴＬＢ２１の論理アドレスＬＡに対応する１２８エント
リがあるので、ビット１３〜ビツト１９の７ビツトで該
当エントリを求め（２７＝１２８）、そのエントリから
論理アドレスＬＡのビット４〜ビツト１２（９ビツト）
を読出すとともに、対応する実アドレスＲＡのビット８
〜ビツト１９（１２ビツトの実ページ・アドレス）も読
出す。

論理アドレス・レジスタ１８のビット４〜ビツト１２（
９ビツト）とＴＬＢエントリ中の論理ページ・アドレス
のビット４〜ビツト１２（９ビツト）を一致検出回路２
６により比較照合し、一致すればそのＴＬＢエントリに
求める実ページ・アドレスが存在することになる。

一致検出回路２６において両者の値が一致すると、出力
信号３０が「１」となる。

もし、ＴＬＢ２１中に求める実ページ・アドレスがない
場合には、主記憶装置４をアクセスしてセグメント・テ
ーブル、ページ・テーブルを使用したアドレス変換を行
い、その結果を２つσ［１’ＬＢエントリのうちのいず
れかに登録する。

ＴＬＢ２１から読出された実ページ・アドレスビット８
〜ビツト１９（１２ビツト）は一致検出回路２７の入力
となり、一致検出回路２６の一致出力「１」はアンド・
ゲート２８の入力となる。

また、ＴＬＢ２１のアクセス動作と並行して、バッファ
・メモリ３のアクセス動作も行われ、論理アドレス・レ
ジスタ１８のビット１８〜ビツト２６（９ビツト）の出
力３２によりバッファ・アドレス・アレイ２およびバッ
ファ・メモリ３がアクセスされる。

この場合、９ビツトにより１０−当り５１２力ラムＣＬ
Ｍの１つがアクセスされる（２９＝５１２）。

バッファ・メモリ３は６４にバイト（５１２カラム×４
０−×３２バイト）の容量を持つことができ、１０−当
りのカラム数は従来の４倍となる。

アドレス・アレイ２の各ローに共通のブロックがアクセ
スされることにより、各ローから実ページ・アドレスＲ
Ａのビット８〜ビツト１９（１２ビツト）が読出される
と同時に、バッファ・メモリ３の各ロ一対応するブロッ
クがアクセスされて、バッファ・メモリ３からブロック
・データＤＡＴＡが読出される。

アドレス・アレイ２から読出された実ページ・アドレス
ＲＡのビット８〜ビツト１９（１２ビツト）と、ＴＬＢ
２１から読出された実ページ・アドレスＲＡのビット８
〜ビツト１９（１２ビツト）とが、一致検出回路２７で
比較照合され、両者が一致したときには検出回路出力３
１は「１」となる。

このようにして、出力信号３０と３１とが、アンド・ゲ
ート２８でアンドをとられ、両信号３０３１がともに「
１」であればアンド出力ＩＮＢＵＦは「１」となる。

これは、論理アドレスＬＡのビット１８〜ビツト２６か
らなるアドレス信号３２でアクセスされたアドレス・ア
レイ２に、論理アドレス・レジスタ１８の内容に対応す
る実ページ・アドレスが格納されていることを示してい
る。

読出された１ブロック分のデータ３２バイトのうち、所
望の８バイトは論理アドレス・レジスタ１８のビット２
７．２８の２ビツトにより選択回路２９で選択される（
２２＝３２バイト／８バイト）。

もし、現在、論理アドレス・レジスタ１８にセットされ
ている論理アドレスに対応するデータＤＡＴＡがバッフ
ァ・メモリ３に存在しないときには、一致検出回路２７
での比較の結果、出力信号３１が「０」となり、ＩＮ
ＢＵＦ信号もｒＯＪとなる。

このときには、主記憶装置４に所望のデータを含むフ冶
ツクの転送を要求し、主記憶装置４からのデータをバッ
ファ・メモリ３に登録するとともに、主記憶装置４の実
ページ・アドレスをアドレス・アレイ２に登録する。

第６図では、アドレス・アレイ２、バッファ・メモリ３
、一致検出回路２７およびアンド・ゲート２８の構成が
簡略に示されているが、これらを詳細に示すと第７図の
ようになる。

以下第７図により、詳細に説明する。

第６図では、アドレス・アレイ２とバッファ・メモリ３
に対するアクセス・ラインが１本で示されていたが、実
際には、論理ページ内アドレスＬおよび論理アドレスＰ
の一部であるビット１８〜２６の９ビツトでアドレス・
アレイ２がアクセスされるとともに、ビット１８〜２８
の１１ビツトでバッファ・メモリ３がアクセスされる。

アドレス・アレイ２では、ロ一番号Ｏ〜３の各５１２カ
ラムの１つからビット８〜１９の実ページ・アドレス（
１２ビツト）が読出され、それぞれ比較回路２７−θ〜
２７−３に入力される。

一方、ＴＬＢ２１から読出された実ページ・アドレスＲ
Ａのビット８〜１９（１２ビツト）も比較回路２７−０
〜２Ｔ−３に入力されて、それぞれ比較照合される。

一致した比較回路２７の出力と一致照合回路２６からの
一致信号出力とが、アンドをとられて、オア・ゲート３
４を通り［１ｎＢＳＪに出力されるとともに、バッ
ファ・メモリ３のセレクタ２９に対して一致信号を送る
ことにより、目的のブロックが存在したロ一番号を通知
する。

一方、バッファ・メモリ３はアドレス・アレイ２の各ロ
ーに対応して４分割されており、アクセスされた１１ビ
ツトのうちのビット１８〜２６により各ローごとのブロ
ックが選択されるとともに１１ビツトのうちのビット２
７．２８により１ブロツク３２バイト内の８バイトが選
択され、セレクタ２９に４個の８バイト・データが読出
される。

セレクタ２９には、比較回路２７−０〜２７−３の結果
が通知されており、目的のブロックが存在するロ一番号
が識別できるので、４個の８バイトのうち、そのロ一番
号に対応する８バイト・データＤＡＴＡが最終的に選択
される。

なお、インパーク３５の出力「ＮＯｔ１ｎＴＬＢＪ
が「１」になると、ＴＬＢ２１に所望の実ページ・アド
レスが登録されていないので、アドレス変換起動を行っ
て主記憶装置のセグメントテーブルをアクセスし、所望
の実アドレスを読出してＴＬＢ２１に論理アドレスと実
アドレスの組を登録する。

また、ナンド・ゲ゛−ト３６の出力［ＮＯｔ１ｎＢＳ
Ｊが「１」になると、バッファ・メモリ３に所望の実ペ
ージ・アドレスが格納されていないので、主記憶装置か
ら該当ブロックを転送するための起動を行う。

このように、第６図、第７図においては、論理ページ・
アドレスのビット１８．１９（２ビツト）をバッファ・
アドレス・アレイ２のカラム・アドレスに追加して使用
しているので、カラム・アドレスはページ内アドレスの
７ビツトと追加の２ビツトの計９ビットとなり、５１２
力ラムＣＬＭをアクセスすることができる（２９＝５１
２）。

したがって、第７図のバッファ・メモリ３は１０−当り
の記憶容量が４倍に増加されている。

また、論理ページ・アドレスのビット１９（１ビツト）
のみをアドレス・アレイ２のカラム・アドレスに追加す
れはカラム・アドレスは８ビツトとなるので、２５６力
ラムＣＬＭに増加することができ、１０−当りの記憶容
量は従来の２倍になる。

さらに、追加ビットは、ビット１８．１９以外のビット
を使用しても差支えなく、また３ビツト以上のビットを
カラム・アドレスに追加して、バッファ・メモリ３のカ
ラム数をさらに増加することもできる。

以上は、演算処理装置１によりアドレス・アレイ２が参
照され、バッファ・メモリ３に所望のデータが格納され
ているか否かを調べる場合の動作説明である。

しかし、入出力処理装置から主記憶装置にデータを書込
む場合、さらには他の処理装置から主記憶装置にデータ
を書込む場合もあり、それらにより主記憶装置のデータ
が書替えられたときには、バッファ・メモリ３のそのブ
ロックを無効化する必要がある。

その際、入出力処理装置または他の処理装置によりアド
レス・アレイ２が参照され、一致したときのみバッファ
・メモリ３の対応ブロックが無効にされる。

また、例えば割込み発生時のＰＳＷ参照の際、実アドレ
スでアドレス・アレイ２がアクセスされることもある。

このような場合、従来のように、実アドレスでカラム方
向に増大されたアドレス・アレイ２をアクセスしたと仮
定すれば、次のような問題が生ずることになる。

第８図は、カラム方向に増大されたアドレス・アレイの
構成図であり、第８図ａが従来の４倍のカラム数（５１
２）の場合、第８図すが従来の２倍のカラム数（２５６
）の場合をそれぞれ示す。

例えば、論理ページ・アドレス（ビット４〜ビツト１９
）の値が「００００・・・００１」で、かつページ内ア
ドレス（ビット２０〜ピッｌ−３１）の値がオール「０
」の場合には、第８図ａ、ｂともに、コラムＣＬＭ１２
８がアクセスされる筈であるが、もし実ページ・アドレ
ス（ビット８〜１９）でアクセスする場合には、それに
対応する値がオール「０」で、ページ内アドレスも勿論
オール「０」であれば、アドレス・アレイ２のアクセス
されりコラムは、ＣＬＭＯとなるため、誤ったデータが
バッファ・メモリ３から読出されてしまう。

また、論理ページ・アドレス（ビット１４〜ビツト１９
）の値が１００・・・０１０」で、かつページ内アドレ
スの値がオールｒＯＪの場合には、ページ番号２となり
、第８図ａでは、コラムＣＬＭ２５６がアクセスされる
筈であるが、もし実ページ・アドレス（ビット８〜１９
）でアクセスする場合、それに対応する値が１００・・
・１１」であれば、ページ番号３となって、アドレス・
アレイ２のアクセスされるコラムは、ＣＬＭ３８４とな
るため、やはり、誤ったデータが読出されてしまう。

したがって、本発明では、論理アドレスでの参照に混じ
って、実アドレスでアドレス・アレイ２を参照すること
が必要なとき（例えば割込み発生時のＰＳＷ参照）には
、その実アドレスのビットエ８１．ビット１９の値にか
かわらず、その２ビツトが「００」、「０月、「１０」
、「１１」の４つの場合について、アドレス・アレイ２
を参照すればよい。

なお、ページ内アドレスＬ（ビット２０〜ピツ）３１）
については、論理アドレスと実アドレスの値は同一であ
るため問題がない。

また、入出力処理装置等が主記憶装置４にデータの書替
えを行う場合、本発明においては、入出力処理装置から
主記憶装置４にアクセスするときには実アドレスで行う
が、バッファ・メモリ３にアクセスするときには論理ア
ドレスのまま行うことにより、論理ページ・アドレスの
一部をカラム。

アドレスに追加してアドレス・アレイ２を参照する。

以上説明したように、本発明によれば、バッファ・メモ
リの１０−当りの容量がページ・サイズで規定されたペ
ージ内アドレスでアクセスできる限度を超えていても、
ＴＬＢの参照とバッファ・アドレス・アレイの参照を時
間的−と並行して行うことができるので、バッファ・メ
モリへのアクセス・タイムを短縮でき、かつバッファ・
メモリの構成を任意の容量、大きさにすることができ、
経済性においてきわめて有利である。

【図面の簡単な説明】

第１図はバッファ・メモリ方式を用いた情報処理装置の
ブロック図、第２図は第１図におけるバッファ・アドレ
ス・アレイのブロック構成図、第３図は主記憶装置とバ
ッファ・メモリのデータ・ブロックの対応図、第４図は
仮想空間と実空間の対応を示す説明図、第５図はＴＬＢ
を用いたアドレス変換回路のブロック図、第６図は本発
明の実施例を示すバッファ・メモリ制御方式のブロック
図、第７図は第６図の詳細なブロック図、第８図は本発
明のアドレス・アレイを実アドレスでアクセスした場合
の動作説明図である。１：演算処理装置、２ニアドレス・アレイ、３：バッフ
ァ・メモリ、４：主記憶装置、５ニアドレス信号線、１
１，１２ニアドレス・レジスタ、１３ニアドレス・アレ
イ、１４：比較器、１５ニアドレス・レジスタ、１６：
仮想空間、２０：実空間、１７：制御レジスタ、１８：
論理アドレス・レジスタ、１９：ＴＬＢエントリ制御部
、２１：ＴＬＢ、２２：実アドレス・レジスタ、２６゜
２７：−数構出回路、２８：アンド・ゲート、２９：選
択回路、３０，３１ニ一致出力、３２：バッファ・メモ
リ読出しアドレス信号、３３：アンド・ゲート、３４：
オア・ゲート、３５：インバータ、３６：アンド・ゲー
ト。

Claims

【特許請求の範囲】

１主記憶装置と該主記憶装置上の情報の写しをブロッ
ク単位で格納したバッファ・メモリを有する情報処理装
置において、該バッファ・メモリの主記憶装置上のアド
レス情報を格納するアドレスアレイを参照する際に、論
理アドレス中のページ内アドレスと論理ページ・アドレ
スの一部をアドレス・アレイのカラム・アドレスとして
アクセスし、アドレる・アレイからカラム・アドレスに
使用した論理ページ・アドレスに対応するビットを含ム
実ページ・アドレスの全ビットを読出することを特徴と
するバッファ・メモリ制御方式。