JPS59218692A - ロジカルバツフア記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 囚　発明の技術分野 本発明はロジカルバッファ記憶制御方式、特に中央処理
装置と主記憶装置との仲介をなすバッファ記憶装置の容
量を、大幅なハードウェアの変更や追加をすることなし
に、安価に増加できるようにしたロジカルバッファ記憶
制御方式に関するものである。

（Ｂｌ　　従来技術と問題点 第１図はシステムの全体構成例、第２図は中央処理装置
のブロック図、１７３図は従来のバッファ記憶装置等の
例を示す。

システムは１例えば第１図図示の如く、中央処理装置（
ＣＰＵ）１−０〜１−３と、複数台のチヤネルを一括制
御する制御装置（ＣＨＵ）２−０〜２−３と、主記憶装
置（ＭＳＵ）３−０〜３−３と、メモリアクセスの制御
を行う記憶制御装置（ＭＣＵ）４と、構成制御やマニュ
アル操作などシステム全体の制御を行うサービスプロセ
ッサ５と、サービスプロセッサ５およびシステム間のイ
ンタフェースを制御するシステム・コンソール・インタ
フェース（ＳＣＩ）６等から構成される。

各中央処理装置１−θ〜１−３は１例えば第２図図示の
如く、命令を読み出して解読し、以後の処理を他のユニ
ットに指示する命令制御ユニット（ｊ　−ｕｎｉｔ　）
　７と、命令制御ユニット７によって解読された命令の
演算を行う演算処理ユニット（Ｅ　−ｕｎｉｔ　）　８
と、主記憶装置、バッファ記憶装置へのアクセスを制御
する記憶制御ユニツ）（Ｓ−ｓ％ｊｔ）９と、高速のバ
ッファ記憶装置（Ｈ８Ｂ）とからなる。本発明は、特に
記憶制御ユニット９とバッファ記憶装置１０とに関連し
ている。

第３図は、従来の実アドレスでバッファ記憶装置をアク
セスする例を示したものである。

図中、１１はアドレス・レジスタ（ＥＡＲ）。

１２はＴＬＢ　（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａ
ｓｔｄａ　Ｂｕｆｆｅｒ）。

１３はＳＴＯスタック、１４は比較回路、１５はバッフ
ァ記憶装置のバッファタグ部、１６はバッファデータ部
、１７は比較回路、１８は主記憶装置へのアドレス・レ
ジスタ（ＭＳＡＲ）、１９はバッファデータ部１６のブ
ロック選択回路を表わす。

アドレス・レジスタ１１は１才２図図示命令制御ユニッ
ト７からの命令フェッチやオペランドアクセスのアドレ
スなどを受は取る。アドレス・レジスタ１１には１例え
ば８バイト単位の論理アドレス（Ｂ（ｔ８〜２８）が入
ってくるので、これを物理アドレスに変換する必要があ
る。この変換を高速に行うのがＴＬＢ１２である。ＴＬ
Ｂ１２内に論理アドレスと物理アドレスとの対を登録し
ておくことにより、アドレス・レジスタ１１の論理アド
レスから、物理アドレスが高速に索引される。

なお１才３図では、ページサイズが４にバイトの例を示
しでいる。ＴＬＢ１２の索引には、アドレス・レジスタ
１１のＢｉｔ　１３からＢｊｔ１９までが使用され、Ｔ
ＬＢ１２に登録しておいた論理アドレスＢｔｔ８〜１２
との比較によって、ただ１つの物理アドレスが求められ
る。

ＳＴＯスタック１３は、複数の論理空間が同時にアクテ
ィブになる場合に、各空間にユニークな識別子（ＩＤ）
を割当てる回路である。このＩＤは論理アドレスの拡張
と考えられ、ＴＬＢ１２に仮想空間識別子（ＳＴＯＩＤ
）として登録される。

比較回路１４では、論理アドレスのＢｉｔ８〜１２とと
もに、ＳＴＯＩＤも比較の対象とする。ＴＬＢ１２内の
ＫＥＹ部には、記憶保護のためのメモリ・キーのコピー
が格納される。

バッファ記憶装置は、バッファタグ部１５とバッファデ
ータ部１６とからなり、アドレス・レジスタ１１のＢｓ
ｔ２０ないしＢｉｔ　２５により索引される。なお＊　
Ｂｉｔ　２０〜２８は、論理アドレスおよび物理アドレ
スが共に等しい部分である。上記Ｂｓｔ２０〜２５によ
って、バッファタグ部１５の１６個のアソシアティブが
同時にアクセスされ。

各アソシアティブの６４アドレスの１つが読み出される
。バッファタグ部１５内の物理アドレスＢｉｔ８〜１９
は、ＴＬＢ１２から読み出された物理アドレスＢｔｔＦ
３〜１９と比較される。比較回路１７では、ＴＬＢ１２
のプライマリおよびオルタネートの２つのエントリーの
物理アドレスとそれぞれ比較するが、これはＴＬＢ１２
における比較結果を待たずにバッファタグ部１５の内容
と比較を行うためである。

いわゆるストアスル一方式のバッファ記憶装置では、チ
ャネルやＣＰＵの４主記憶装置への書き込み時には、書
き込みアドレスが他ＣＰＵのバッファ記憶装置へ送られ
、該書き込みアドレスがバッファ記憶装置に存在する場
合には、そのプルツクを無効にしなければならない。該
書き込みアドレスは、物理アドレスで送られてくるため
、アドレス・レジスタ１１に入ったのち、ＴＬＢ１２を
索引せずに直接比較回路１７に入る。

ＴＬＢ１２を索引した場合には、比較回路１４トハツフ
ァタグ部１５の比較回路１７とのアンド条件により、３
２個の比較回路のうち、ただ１つが一致となる。ブロッ
ク選択回路１９は、比較回路１７の出力にもとづいて、
１６アソシアテイブの１つを選択する。そしてバッファ
データ部１６の一致したアソシアティブのうち、アドレ
ス・レジスタ１１のＢｉｔ　２６〜２８で選択された６
４バイト中の８バイトのデータが、第２図図示命令制御
ユニット７ならびに演算処理ユニット８へ送られる。

バッファ記憶装置上に該当アドレスが存在しなイ場合に
は、バッファタグ部１５での一致が得られず、記憶制御
装置経由で主記憶装置からデータをバッファ記憶装置に
転送する。これをムーブ・イア（ＭＯＶＥ−ＩＮ）と呼
ぶ。ムーブ・イン時のアドレスは、アドレス・レジスタ
１８を経由して主記憶装置へ送られる。アドレス・レジ
スタ１８のＢｔｔ８〜１９へは、プライマリおよびオル
タネートの２つのＴＬＢ１２の内、論理アドレスが一致
したほうの物理アドレスＢ＜ｔ８〜１９が入る。

Ｂｉｔ２０〜２５については、アドレス・レジスタ１１
のＢｓｔ２０〜２５がそのまま入る。

ところでデータ処理装置において、バッファ記憶装置の
容量は、システムの性能を決定する重要な要因となる。

バッファ記憶装置上での平均命令実行時間をＴＢＦ、主
記憶装置のアクセスタイムをＴＡＣＣ＋　　また１命令
あたりのバッファ記憶装置の平均ミスヒツト率をＮＦと
すると、システムでの平均命令実行時間Ｔは１次のよう
になる。

Ｔ　＝　ＴＢｐ　＋　ＴＡＣＣＸ　Ｎ　ｐ’従って、バ
ッファ記憶装置のヒツト率が高くなるほどＮＦが小さく
なり、システムでの平均命令実行時間は早くなる。ＮＦ
を小さくするには、バッファ記憶装置の容量を大きくす
るのが最も良い。

しかしながら、仮想記憶方式を用いたデータ処理装置で
は、バッファ記憶装置で用いられるアドレスのビット数
に制約を受ける。

例えば、４にバイトを１ページとして扱う仮想記憶方式
では、アドレスのＢｉｔ８〜１９は、論理アドレスと物
理アドレスとが異なるフィールドであり、Ｂｉｔ２０〜
３１は、ページ内アドレスであって、論理アドレスと物
理アドレスが等しいフィールドである。

通常のバッファ記憶装置は、物理アドレスでアクセスす
る方式をとっているため、アドレスとして使えるのは、
Ｂｉｔ２０〜３１の４にバイトとなる。バッファ記憶を
４にバイト以上にするため。

いわゆるアソシアティブ方式が導入され２例えば１６ア
ソシアテイブでは、全容量が６４にバイトとなる。バッ
ファ記憶装置の容量を増やす方式として、アソシアティ
ブ数を多くすることと、１アソシアテイブ内の容量を大
きくすることが考えられる。アソシアティブ数を多くす
ると、メモリ素子の数とともに比較回路も増え、コスト
的にがなり高価なものとなる。しかし、前述の理由によ
り。

１アソシアテイブの容量は、物理アドレスでアクセスす
る限り、４にバイト以上にはならない。

（Ｃ）１　発明の目的と構成 本発明は、上記問題点の解決を図り、論理アドレスの一
部をバッファ記憶装置のアクセスに用いることにより、
１アソシアテイブあたりの容量を太きくシ、安価で大容
量のバッファ記憶装置を提供可能とすることを目的とし
ている。ところで。

単に論理アドレスでバッファ記憶装置をアクセスした場
合、同一物理アドレスのデータブロックが。

バッファ記憶装置に複数存在してしまう可能性がある。

本発明は、この点もスピードを損うことなく解決するこ
とを目的としている。そのため１本発明のｐジカルバツ
ファ記憶制御方式は、主記憶装置と、論理アドレスを上
記主記憶装置の物理アドレスに変換するアドレス変換バ
ッファ装置と。

ＩＳアドレス情報を保持するバッファタグ部および該バ
ッファタグ部の上記・智アドレス情報に対応するデータ
を保持するバッファデータ部を有するバッファ記憶装置
とをそなえたデータ処理装置において、上記バッファタ
グ部および上記バッファデータ部へのアクセスを論理ア
ドレスのページ内アドレスと下位ページアドレスとによ
って行うよう構成するとともに、上記主記憶装置から上
記バッファ記憶装置へのデータ転送にあたって、上記バ
ッファデータ部への複数のデータ転送サイクルの際、該
バッファデータ部のアドレスをブロック内アドレスで変
化させる回路と、上記バッファタグ部のアドレスを上記
下位ページアドレスで変化させる選択回路とをそなえ、
タグサーチにより当該データ転送のデータブロックと重
複する物理アドレスのデータブロックを無効化する制御
を行うことを特徴としている。以下図面を参照しつつ説
明する。

（Ｄ）　　発明の実施例 第４図は本発明の一実施例構成、第５図は本発明の一実
施例のムーブイン・シーケンスの動作を説明するための
図を示す。

第４図において、符号１１ないし１９は第３図に対応し
、２０はバッファタグ部１５の選択回路。

２１はバッファデータ部１６の選択回路を表わす。

本発明の場合、論理アドレスの下位ページアドレスがバ
ッファ記憶装置のアクセスに用いられる。

すなわち１例えば第４図図示の如く、アドレスレジスタ
１１のＢｉｔ　１９がバッファタグ部１５およびバッフ
ァデータ部１６のアクセスに利用される。

これにより、バッファ記憶装置の１アソシアテイブは、
　Ｂｉｔ　１９〜２５による１２８アドレスの８にバイ
トとなり、メモリ素子の集積度をあげるだけで１周辺回
路をほとんど増やさずに、１２８にバイトのバッファが
構成できることとなる。

上記の如くにした場合、第２図図示命令制御ユニット７
から送られた論理アドレスが、バッファタグ部１５に存
在しなくても、対応する物理アドレスが別の論理アドレ
スで登録されている可能性がある。すなわち、アドレス
のＢｉｔ　１９は、論理アドレスと物理アドレスとで、
独立しているため。

論理アドレスの８４ｇ１９がｒＯＪの場合と、Ｂｔｔｌ
９が「１」の場合の双方に同一の物理アドレスが重複し
で存在しないようにする必要がある。そのため。

主記憶装置へデータの読み出しを要求した場合には、同
一物理アドレスが登録され得る論理アドレスで、バッフ
ァタグ部１５をサーチし、該当アドレスが登録されてい
れば、そのデータブロックを無効化する。選択回路２０
は、上記バッファタグ部１５のサーチにあたって、関連
した論理アドレスを生成するための回路である。すなわ
ち、サーチすべきアドレスは、命令制御ユニットからの
アドレスをそのまま使い、アドレス・レジスタ１１のＢ
ｉｔ　１９を反転することにより、同一物理アドレスが
登録され得る論理アドレスが作り出され。

それによってバッファタグ部１５をアクセスする。

そして、この論理アドレスに同一物理アドレスが登録さ
れていれば、バッファタグ部１５のエントリにあるバリ
ッド・ビットＶを「０」にして、無効化する。こうして
、複数の同一物理アドレスがバッファ記憶装置に存在し
ないようにする。従って。

論理アドレスでタグ・マツチが得られれば、対応するバ
ッファデータ部１６のデータに対してフェッチ、ストア
を行うことができる。

論理アドレスでストアを行う際、該論理アドレスでタグ
・マツチが得られれば、そのままバッファデータ部１６
に書き込むことができるが、タグ・マツチが得られなく
ても、対応する物理アドレスが存在する可能性があるの
で、ムーブイン同様バッファタグ部１５をサーチする。

本発明は、このサーチ・サイクルをムーブインのサイク
ルで行うことにより、バッファ記憶装置のビジ一時間を
少なくする。第４図図示選択回路２０および２１は論理
アドレスでサーチするためにアドレス・レジスタ１１の
Ｂｉｔ　１９を反転させる回路であるが。

上記ムーブイン時においては、以下に述べる如く。

異なる制御を受ける。

次に第５図を参照して、ムーブイン・シーケンスの動作
例を、従来方式と対比して説明する。第５図イ）は従来
方式の動作例を示すものであす、第５図（ロ）は本発明
による方式の例である。

通常、バッファ記憶装置と主記憶装置との間では、複数
回に分けて、ブロックデータ転送が行われる。例えば１
プｐツク６４バイトでデータ転送幅が８バイトであると
、８回の各データ転送毎に。

バッファデータ部１６へ８バイトずつデータを書き込む
こととなる。このムーブインのアドレスを５ｏｏｏ番地
（１６進）とすると、アドレスレジスタ１１のＢｔｔｌ
　９はｒＯＪになる。ここで第４図図示選択回路２０．
２１がないとすると、バッファタグ部１５およびバッフ
ァデータ部のアドレスは。

２進表示で、第５図（ｉ′）図示の如くになる。Ｎ−５
図イ）かられかるように、ムーブイン中は、バッファタ
グ部１５には同一アドレスしか入っておらず。

最初と最後のバッファタグ部１５へのバリッド・ピッ）
Ｖと物理アドレスの書き込みサイクル以外では、バッフ
ァタグ部１５は使用されない。

そこで本発明の場合、第４図図示選択回路２０゜２１を
付けることにより、第５図（ロ）図示の如く。

バッファタグ部１５とバッファデータ部１６へのページ
下位アドレスのＢｉｔ　１９を独立して制御し。

ムーブイン中のバッファタグ部１５の空きサイクルで関
連する他の論理アドレスのサーチを行う。

すなわち、第５図（ロ）に図示したムーブイン・シーケ
ンスのサイクル■で２選択回路２０はバッファタグ部１
５に対するサーチアドレスとして＋　Ｂｓｔ１９を「１
」にする。一方１選択回路２１は、ムーブインのアドレ
スをアドレス・レジスタ１１から選択し＊　Ｂｉｔ　ｌ
　９を「０」のままとする。これにより、ムーブインの
空きサイクルを利用して、物理アドレスが入り得る論理
アドレスをすべでサーチすることができる。サーチの結
果、バッファタグ部１５のエントリを無効にしなければ
ならないときには、ざらに空きサイクルを利用して、第
５図（ロ）のシーケンスに示したように１例えばサイク
ル■でバリッド・ビットＶをｒＯＪにする。こうしで。

ムーブイン時のタグ・サーチが効率よく行われることと
なる。

論理アドレスによるストアを行う際には、ストアスル一
方式のバッファでは、タグ・サーチを必要とする。しか
し、ストアスル一方式でも、バッファ記憶への書き込み
時には、バッファ記憶へデータブロックをムーブインし
てから行うように制御すればよく、上記の如くムーブイ
ン・サーチにより、物理アドレスの制御ができる。なお
、第４図の実施例では、論理アドレスの下位ページアド
レスとして、　Ｂｊｔ　１９を使用する例を示したが。

これに限られるわけではなく１例えば論理アドレスのＢ
ｉｔ　１８およびＢｔｔｌ　９を使うことにより。

２５６にバイトのバッファをも構成できることは明らか
である。

（Ｅ）　　発明の詳細 な説明した如く１本発明によれば、比較回路の数などを
増加させることなく、バッファ記憶に集積度の大きなメ
モリ素子を使用し、わずかの回路を付加するだけで、安
価で大容量のバッファ記憶装置を構成することができる
ようになり、システムの性能を向上させることが可能と
なる。

【図面の簡単な説明】

第１図はシステムの全体構成例、１ｒＰ２図は中央処理
装置のブロック図、第３図は従来のバッファ記憶装置等
の例、第４図は本発明の一実施例構成。 第５図は本発明の一実施例のムーブイン・シーケンスの
動作を説明するための図を示す。 図中、１１はアドレス・レジスタ、１２はＴＬＢ、１５
はバッファタグ部、１６はバッファデータ部、２０およ
び２１は選択回路を表わす。 特許出願人　富士通株式会社

Claims (1)

【特許請求の範囲】
1. 主記憶装置と、論理アドレスを上記主記憶装置の物理ア
   ドレスに変換するアドレス変換バッファ装置と、アドレ
   ス情報を保持するバッファタグ部および該バッファタグ
   部の上記アドレス情報に対応するデータを保持するバッ
   ファデータ部を有するバッファ記憶装置とをそなえたデ
   ータ処理装置において、上記バッファタグ部および上記
   バッファデータ部へのアクセスを論理アドレスのページ
   内アドレスと下位ページアドレスとによって行うよう構
   成するとともに、上記主記憶装置から上記バッファ記憶
   装置へのデータ転送にあたって、上記バッファデータ部
   への複数のデータ転送サイクルの際１　該バッファデー
   タ部のアドレスをブロック内アドレスで変化させる回路
   と、上記バッファタグ部のアドレスを上記下位ページア
   ドレスで変化させる選択回路とをそなえ、タグサーチに
   より当該データ転送のデータブロックと重複する物理ア
   ドレスのデータブロックを無効化する制御を行うことを
   特徴とするロジカルバッファ記憶制御方式。