JPS62171058A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPS62171058A JPS62171058A JP61012577A JP1257786A JPS62171058A JP S62171058 A JPS62171058 A JP S62171058A JP 61012577 A JP61012577 A JP 61012577A JP 1257786 A JP1257786 A JP 1257786A JP S62171058 A JPS62171058 A JP S62171058A
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- 239000000872 buffer Substances 0.000 claims abstract description 60
- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000013519 translation Methods 0.000 claims description 125
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 230000014616 translation Effects 0.000 description 98
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多重仮想記憶方式を用いる計算機システムに
おける仮想アドレス−実アドレス変換の高速化を行なう
アドレス変換装置に関するものである。
おける仮想アドレス−実アドレス変換の高速化を行なう
アドレス変換装置に関するものである。
従来の技術
従来のアドレス変換装置としては、例えば「多重仮想記
憶の実現手法とO8の構造」日経エレクトロニクス、1
976年8月23日号(遅141)PP、72−84に
示されている。
憶の実現手法とO8の構造」日経エレクトロニクス、1
976年8月23日号(遅141)PP、72−84に
示されている。
単一仮想記憶方式の場合、仮想アドレス−実アドレス変
換の高速化を行なうアドレス変換装置としては、連想メ
モリが用いられ、仮想アドレスを入力すると、実アドレ
スが出力される構造となっていた。このため、主メモリ
上の変換テーブルを検策してアドレス変換を行なうこと
なしに、仮想アドレス−実アドレス変換を行なうことが
できる。
換の高速化を行なうアドレス変換装置としては、連想メ
モリが用いられ、仮想アドレスを入力すると、実アドレ
スが出力される構造となっていた。このため、主メモリ
上の変換テーブルを検策してアドレス変換を行なうこと
なしに、仮想アドレス−実アドレス変換を行なうことが
できる。
ただし、前記連想メモリ上に、アドレス変換対が存在し
ない場合には、主メモリ上の変換テーブルの検策を行な
い、実アドレスを求め、同時に連想メモリにも仮想アド
レス−実アドレス変換対を書き込み、次のアクセスに備
える。
ない場合には、主メモリ上の変換テーブルの検策を行な
い、実アドレスを求め、同時に連想メモリにも仮想アド
レス−実アドレス変換対を書き込み、次のアクセスに備
える。
多重仮想記憶の場合、アドレス変換装置として仮想アド
レス−実アドレスの変換対を用いると、仮想空間の切り
換えが発生した時、たとえばタスク切り換え時などに、
アドレス変換装置に記憶されたすべてのアドレス変換対
の無効化が必要となる。これは、仮想空間の間では、同
一の仮想アドレスが存在し、仮想アドレスだけでは、こ
れらの区別が不可能なためである。このため、仮想空間
□゛識別番号と仮想アドレスの組と、実アドレスの
対を変換対として、アドレス変換バッファである連想メ
モリに記憶している。この時、仮想空間識別番号として
は、すべての多重仮想空間を識別するのではなく、メモ
リに常駐できる空間数を制限することにより、ビット数
の増加を制限している。
レス−実アドレスの変換対を用いると、仮想空間の切り
換えが発生した時、たとえばタスク切り換え時などに、
アドレス変換装置に記憶されたすべてのアドレス変換対
の無効化が必要となる。これは、仮想空間の間では、同
一の仮想アドレスが存在し、仮想アドレスだけでは、こ
れらの区別が不可能なためである。このため、仮想空間
□゛識別番号と仮想アドレスの組と、実アドレスの
対を変換対として、アドレス変換バッファである連想メ
モリに記憶している。この時、仮想空間識別番号として
は、すべての多重仮想空間を識別するのではなく、メモ
リに常駐できる空間数を制限することにより、ビット数
の増加を制限している。
発明が解決しようとする問題点
しかしながら上記のような構成では、アドレス変換バッ
ファの入力が、仮想空間識別番号と仮想アドレスの組と
なる。これは、回路規模の増大をもたらし、アドレス変
換時間の高速化のためには回路規模の縮小が必要となり
記憶できる変換対の数を減らす必要がある。しかしなが
ら、仮想空間識別番号を導入した目的は仮想空間切り換
え時にも、アドレス変換バッファ内に変換対が存在する
確率を高め多くの時間を必要とする主メモリ上の変換テ
ーブルを用いたアドレス変換の回数を減少させ平均アド
レス変換時間を高速化する点にあり、この目的のために
は、記憶できる変換対の数を増やす必要がある。すなわ
ち、アドレス変換時間の高速化と、同時に記憶できる変
換対の数の増大化を図ることは困難であるという問題点
を有していた0 本発明はかかる点に鑑み、多重仮想記憶方式を用いる計
算機システムにおいて、アドレス変換時間の高速化と同
時に、記憶できる変換対の数の増大化による仮想空間切
り換え時を含めた平均アドレス変換時間の高速化を実現
するアドレス変換装置を提供することを目的とする。
ファの入力が、仮想空間識別番号と仮想アドレスの組と
なる。これは、回路規模の増大をもたらし、アドレス変
換時間の高速化のためには回路規模の縮小が必要となり
記憶できる変換対の数を減らす必要がある。しかしなが
ら、仮想空間識別番号を導入した目的は仮想空間切り換
え時にも、アドレス変換バッファ内に変換対が存在する
確率を高め多くの時間を必要とする主メモリ上の変換テ
ーブルを用いたアドレス変換の回数を減少させ平均アド
レス変換時間を高速化する点にあり、この目的のために
は、記憶できる変換対の数を増やす必要がある。すなわ
ち、アドレス変換時間の高速化と、同時に記憶できる変
換対の数の増大化を図ることは困難であるという問題点
を有していた0 本発明はかかる点に鑑み、多重仮想記憶方式を用いる計
算機システムにおいて、アドレス変換時間の高速化と同
時に、記憶できる変換対の数の増大化による仮想空間切
り換え時を含めた平均アドレス変換時間の高速化を実現
するアドレス変換装置を提供することを目的とする。
問題点を解決するだめの手段
本発明は、仮想アドレスと実アドレスの変換対を複数記
・憶し入力された仮想アドレスと一致する仮想アドレス
を持つ変換対を記憶している場合対応する実アドレスを
出力する第一のアドレス変換バッファと、仮想空間識別
番号と仮想アドレスの組と実アドレスの変換対を複数記
憶し前記第一のアドレス変換バッファにおいて入力され
た仮想アドレスと一致する仮想アドレスを持つ変換対が
記憶されていない場合仮想空間識別番号と仮想アドレス
の組を入力とし同一の仮想空間識別番号と仮想アドレス
の組を持つ変換対を記憶している場合対応する実アドレ
スを出力する第二のアドレス変換バッフ7と、前記第一
のアドレス変換バッファと前記第二のアドレス変換バッ
フ7の制御と主メモリ上にあるアドレス変換情報をもと
に仮想アドレスから実アドレスへの変換を行なうアドレ
ス検索部とを備えだアドレス変換装置である。
・憶し入力された仮想アドレスと一致する仮想アドレス
を持つ変換対を記憶している場合対応する実アドレスを
出力する第一のアドレス変換バッファと、仮想空間識別
番号と仮想アドレスの組と実アドレスの変換対を複数記
憶し前記第一のアドレス変換バッファにおいて入力され
た仮想アドレスと一致する仮想アドレスを持つ変換対が
記憶されていない場合仮想空間識別番号と仮想アドレス
の組を入力とし同一の仮想空間識別番号と仮想アドレス
の組を持つ変換対を記憶している場合対応する実アドレ
スを出力する第二のアドレス変換バッフ7と、前記第一
のアドレス変換バッファと前記第二のアドレス変換バッ
フ7の制御と主メモリ上にあるアドレス変換情報をもと
に仮想アドレスから実アドレスへの変換を行なうアドレ
ス検索部とを備えだアドレス変換装置である。
作用
本発明は前記した構成により、第一のアドレス変換バッ
フ7は記憶できる変換対の数をある程度制限し、同時に
変換対として仮想アドレスと実アドレスの対を用いるこ
とにより回路規模を制限可能とし、アドレス変換速度の
高速化を優先することが可能となる。まだ、第二のアド
レス変換バッファに記憶できる変換対の数を増大化し、
同時に変換対として仮想空間識別番号と仮想アドレスの
組と実アドレスの対を用いることにより、実メモリ上の
アドレス変換情報をもとにしたアドレス変換にくらべ十
分な高速性が実現可能となり、仮想空間切り換え時のよ
うにすべての第一のアドレス変換バッファに記憶された
変換対乞無効化するような場合をも含めた平均アドレス
変換時間の高速化が実現可能となる。
フ7は記憶できる変換対の数をある程度制限し、同時に
変換対として仮想アドレスと実アドレスの対を用いるこ
とにより回路規模を制限可能とし、アドレス変換速度の
高速化を優先することが可能となる。まだ、第二のアド
レス変換バッファに記憶できる変換対の数を増大化し、
同時に変換対として仮想空間識別番号と仮想アドレスの
組と実アドレスの対を用いることにより、実メモリ上の
アドレス変換情報をもとにしたアドレス変換にくらべ十
分な高速性が実現可能となり、仮想空間切り換え時のよ
うにすべての第一のアドレス変換バッファに記憶された
変換対乞無効化するような場合をも含めた平均アドレス
変換時間の高速化が実現可能となる。
実施例
第1図は本発明の実施例におけるアドレス変換装置のブ
ロック図を示すものである。第2図は仮想記憶の概念図
である。
ロック図を示すものである。第2図は仮想記憶の概念図
である。
本実施例における仮想記憶は、仮想アドレス24かう実
アドレス25へのページングにより実現している。この
ため、仮想アドレス24、および、実アドレス25は、
それぞれ2つの部分に分割され、仮想ページ番号26、
オフセット27および実ページ番号28、オフセット2
9から構成される。仮想アドレスのオフセット27と、
実アドレスのオフセット29は、同一の値を用いる。し
たかって、アドレス変換により変換を行なうのは、仮想
ページ番号26から実ページ番号28に対してである。
アドレス25へのページングにより実現している。この
ため、仮想アドレス24、および、実アドレス25は、
それぞれ2つの部分に分割され、仮想ページ番号26、
オフセット27および実ページ番号28、オフセット2
9から構成される。仮想アドレスのオフセット27と、
実アドレスのオフセット29は、同一の値を用いる。し
たかって、アドレス変換により変換を行なうのは、仮想
ページ番号26から実ページ番号28に対してである。
この変換は、2段のページテーブルと検索することによ
り行なう。1段目のページテーブル31のベースアドレ
スは、ページテーブルペースレジスタ30が示し、仮想
ページ番号24の上位部をオフセット値としてページテ
ーブルエン1J32’e選択する。2段目のページテー
ブル33のペースアドレスハ、ページテーブルエントI
J32の中に記述されており、仮想ページ番号24の下
位部をオフセット値としてページテーブルエントリ34
を選択する。ページテーブルエントリ34の中には、実
ページ番号28が記述されておシ、この情報と、仮想ア
ドレスのオフセラl−27iもとに実アドレス25を生
成する。アドレス変換バッファによる高速化を行なう場
合は仮想ページ番号26と、実ページ番号28の変換対
を用いて仮想アドレスから実アドレスへの変換を行なう
。
り行なう。1段目のページテーブル31のベースアドレ
スは、ページテーブルペースレジスタ30が示し、仮想
ページ番号24の上位部をオフセット値としてページテ
ーブルエン1J32’e選択する。2段目のページテー
ブル33のペースアドレスハ、ページテーブルエントI
J32の中に記述されており、仮想ページ番号24の下
位部をオフセット値としてページテーブルエントリ34
を選択する。ページテーブルエントリ34の中には、実
ページ番号28が記述されておシ、この情報と、仮想ア
ドレスのオフセラl−27iもとに実アドレス25を生
成する。アドレス変換バッファによる高速化を行なう場
合は仮想ページ番号26と、実ページ番号28の変換対
を用いて仮想アドレスから実アドレスへの変換を行なう
。
第1図において、1はプロセッサユニット、2はメモリ
管理ユニット、3は主メモリであり、これらは、アドレ
スバス4、データバス6に接続されている。6は第一の
アドレス変換バッファであり、プロセッサユニット1に
含まれ、命令フェッチ部7と、オペランドアクセス部8
から出力される仮想アドレスが仮想アドレスバス9を介
して入力される。第一のアドレス変換バッファ6の内部
は、入力と複数の記憶しているデータとの比較分桁なう
タグ部1Qと、比較データと対になったデータを記憶し
タグ部10で一致が検出されたデータと対をなすデータ
を出力するデータ部11を備える。仮想ページ番号と実
ページ番号の変換対は仮想ページ番号がタグ部10に記
憶され、実ページ番号がデータ部11に記憶される。仮
想アドレスバス9から入力される仮想アドレスの仮想ペ
ージ番号はタグ部において記憶されている変換対の仮想
ページ番号と比較され、同一の仮想ページ番号?持つ変
換対が存在した場合、対応する実ページ番号をデータ部
11から読み出し、実ページ番号と、仮想アドレスのオ
フセントから実アドレス全作成し、実アドレスバス12
に出力する。出力された実アドレスは選択装置13を介
してバス制御部14に入力され、バス制御部14からア
ドレスバス4に出力される。アクセスされたデータはバ
ス制御部14を介してデータバス5と内部データバス1
5の間で授受を行なう。
管理ユニット、3は主メモリであり、これらは、アドレ
スバス4、データバス6に接続されている。6は第一の
アドレス変換バッファであり、プロセッサユニット1に
含まれ、命令フェッチ部7と、オペランドアクセス部8
から出力される仮想アドレスが仮想アドレスバス9を介
して入力される。第一のアドレス変換バッファ6の内部
は、入力と複数の記憶しているデータとの比較分桁なう
タグ部1Qと、比較データと対になったデータを記憶し
タグ部10で一致が検出されたデータと対をなすデータ
を出力するデータ部11を備える。仮想ページ番号と実
ページ番号の変換対は仮想ページ番号がタグ部10に記
憶され、実ページ番号がデータ部11に記憶される。仮
想アドレスバス9から入力される仮想アドレスの仮想ペ
ージ番号はタグ部において記憶されている変換対の仮想
ページ番号と比較され、同一の仮想ページ番号?持つ変
換対が存在した場合、対応する実ページ番号をデータ部
11から読み出し、実ページ番号と、仮想アドレスのオ
フセントから実アドレス全作成し、実アドレスバス12
に出力する。出力された実アドレスは選択装置13を介
してバス制御部14に入力され、バス制御部14からア
ドレスバス4に出力される。アクセスされたデータはバ
ス制御部14を介してデータバス5と内部データバス1
5の間で授受を行なう。
16はあ二のアドレス変換バッファであり、メモリ管理
ユニット2に含まれ、第一のアドレス変換バッファ6と
同様に、タグ部17とデータ部18を備える。変換対と
しては、仮想空間識別番号と仮想ページ番号の組とペー
ジテーブルエン) IJの対を用いる。変換対の仮想空
間識別番号は、仮想空間識別レジスタ19から入力され
る仮想空間識別番号と比較し、変換対の仮想ページ番号
は、アドレスバス4かも入力される仮想アドレスの仮想
ページ番号と比較する。データ部18に記憶されている
ページテーブルエントリは、2段目のページテーブルで
選択されたページテーブルエン) IJと同じ値であり
、実ページ番号や、保護情報などの情報を持つ。
ユニット2に含まれ、第一のアドレス変換バッファ6と
同様に、タグ部17とデータ部18を備える。変換対と
しては、仮想空間識別番号と仮想ページ番号の組とペー
ジテーブルエン) IJの対を用いる。変換対の仮想空
間識別番号は、仮想空間識別レジスタ19から入力され
る仮想空間識別番号と比較し、変換対の仮想ページ番号
は、アドレスバス4かも入力される仮想アドレスの仮想
ページ番号と比較する。データ部18に記憶されている
ページテーブルエントリは、2段目のページテーブルで
選択されたページテーブルエン) IJと同じ値であり
、実ページ番号や、保護情報などの情報を持つ。
20はアドレス検索部で′:rりす、第一のアトし・ス
変換バッファ6とは制御線21によって、第二のアドレ
ス変換バッファ16とは制御線22によって接続されて
いる。また、アドレス検索部20は、アドレスバス4、
データバス5を介して、主メモI75上のページテーブ
ルのアクセスを行なえる。
変換バッファ6とは制御線21によって、第二のアドレ
ス変換バッファ16とは制御線22によって接続されて
いる。また、アドレス検索部20は、アドレスバス4、
データバス5を介して、主メモI75上のページテーブ
ルのアクセスを行なえる。
この時、1段目のページテーブルのベースアドレスは、
ページテーブルペースレジスタ23により入力される。
ページテーブルペースレジスタ23により入力される。
第3図は、アドレス検索のタイミングチャートであり、
■は第一のアドレス変換バッファ6でアドレス変換が行
なわれた場合を示し、ただちにアドレスバス4には、実
アドレスが出力され、主メモリ3への通常のメモリアク
セスが行なわれる。■は第一のアドレス変換バッファ6
に、対応する仮想ページ番号?持つ変換対が存在しない
場合を示し、この情報は制御線21を用いてアドレス検
索部20に通知され、仮想アドレスは、選択装置13を
介してアドレスバス4に出力される。アドレス検索部2
0は、第二のアドレス変換バッファ16に、変換動作の
開始を制御線22を介して通知する。第二のアドレス変
換バッファ16において、アドレスバス4から入力され
る仮想ページ番号と仮想空間識別レジスタ19から入力
される仮想空間識別番号の組を持つ変換対が存在する場
合、この情報は制御線22を介してアドレス検索部20
に通知され、対応するページテーブルエントリはデータ
バス已に出力される。アドレス検索部2oは、制御線2
1を介して第一のアドレス変換バッフプロに、変換対の
記憶を指示する。
■は第一のアドレス変換バッファ6でアドレス変換が行
なわれた場合を示し、ただちにアドレスバス4には、実
アドレスが出力され、主メモリ3への通常のメモリアク
セスが行なわれる。■は第一のアドレス変換バッファ6
に、対応する仮想ページ番号?持つ変換対が存在しない
場合を示し、この情報は制御線21を用いてアドレス検
索部20に通知され、仮想アドレスは、選択装置13を
介してアドレスバス4に出力される。アドレス検索部2
0は、第二のアドレス変換バッファ16に、変換動作の
開始を制御線22を介して通知する。第二のアドレス変
換バッファ16において、アドレスバス4から入力され
る仮想ページ番号と仮想空間識別レジスタ19から入力
される仮想空間識別番号の組を持つ変換対が存在する場
合、この情報は制御線22を介してアドレス検索部20
に通知され、対応するページテーブルエントリはデータ
バス已に出力される。アドレス検索部2oは、制御線2
1を介して第一のアドレス変換バッフプロに、変換対の
記憶を指示する。
変換対は仮想ページ番号と、データバス6から、パス制
御部14および内部データバス15を介して入力される
ページテーブルエントリから得られる実ページ番号の対
として構成される。次のステップでは■の場合同様に、
通常のメモリアクセスが行なわれる。■は第一のアドレ
ス変換バッファ6、および第二のアドレス変換バッファ
16に:対応する変換対が存在しない場合を示す。最初
のステップでは■の場合と同様にアドレスバス4を介し
てメモリ管理ユニット2に仮想アドレスが転送される。
御部14および内部データバス15を介して入力される
ページテーブルエントリから得られる実ページ番号の対
として構成される。次のステップでは■の場合同様に、
通常のメモリアクセスが行なわれる。■は第一のアドレ
ス変換バッファ6、および第二のアドレス変換バッファ
16に:対応する変換対が存在しない場合を示す。最初
のステップでは■の場合と同様にアドレスバス4を介し
てメモリ管理ユニット2に仮想アドレスが転送される。
しかし、第二のアドレス変換バッファ16には対応する
変換対が存在せずその情報が制御線22を介してアドレ
ス検索部2oに通知される。
変換対が存在せずその情報が制御線22を介してアドレ
ス検索部2oに通知される。
これによりアドレス検索部2oは、主メモリ上のページ
テーブルの検索を開始し、2段目のページテーブルのア
クセス時に、アドレス検索部20は、制御線21.22
’i介して、第一のアドレス変換バッファ6、および第
二のアドレス変換・バッファ16に対して、変換対の記
憶を指示する。最終ステップにおいては■の場合同様に
、通常のメモリアクセスが行なわれる。
テーブルの検索を開始し、2段目のページテーブルのア
クセス時に、アドレス検索部20は、制御線21.22
’i介して、第一のアドレス変換バッファ6、および第
二のアドレス変換・バッファ16に対して、変換対の記
憶を指示する。最終ステップにおいては■の場合同様に
、通常のメモリアクセスが行なわれる。
以上のように本実施例によれば、第一のアドレス変換バ
ッファ6をプロセッサユニット1の内部に設け、第二の
アドレス変換バッファ16、およびアドレス検索部をプ
ロセッサユニット1の外部に設けることにより、超高速
性が要求されるプロセッサユニット1の内部の第一のア
ドレス変換バッファ6を、32ないし64組程度の変換
対を記憶できる変換バッファとすることにより実現可能
となる。同時に、仮想空間識別番号をも変換対の一部と
する大容量の第二のアドレス変換バッファ16により、
主メモリ3上のページテーブルの検索にくらべて高速に
第一のアドレス変換バッファ6への変換対の転送が可能
となる。これは単一仮想記憶の場合同様、多重仮想記憶
の場合も効果が得られ、平均アドレス変換時間の高速、
化を実現している。特に、仮想空間の切り換え時、第一
のアドレス変換バッファ6に記憶している変換対はすべ
て無効化しなければならず、第二のアドレス変換バッフ
ァ16の効果は大きい。また、第一のアドレス変換バッ
ファ6をプロセッサユニット1の内部に持つことにより
、アドレス変換ケプロセノサのパイプラインの中に埋め
込むことが可能となり、実質上、アドレス変換時間を零
とすることが可能となる。また、第一のアドレス変換バ
ッファ6の回路規模を制限したことにより、プロセッサ
ユニット1の集積回路での実現が可能となる。
ッファ6をプロセッサユニット1の内部に設け、第二の
アドレス変換バッファ16、およびアドレス検索部をプ
ロセッサユニット1の外部に設けることにより、超高速
性が要求されるプロセッサユニット1の内部の第一のア
ドレス変換バッファ6を、32ないし64組程度の変換
対を記憶できる変換バッファとすることにより実現可能
となる。同時に、仮想空間識別番号をも変換対の一部と
する大容量の第二のアドレス変換バッファ16により、
主メモリ3上のページテーブルの検索にくらべて高速に
第一のアドレス変換バッファ6への変換対の転送が可能
となる。これは単一仮想記憶の場合同様、多重仮想記憶
の場合も効果が得られ、平均アドレス変換時間の高速、
化を実現している。特に、仮想空間の切り換え時、第一
のアドレス変換バッファ6に記憶している変換対はすべ
て無効化しなければならず、第二のアドレス変換バッフ
ァ16の効果は大きい。また、第一のアドレス変換バッ
ファ6をプロセッサユニット1の内部に持つことにより
、アドレス変換ケプロセノサのパイプラインの中に埋め
込むことが可能となり、実質上、アドレス変換時間を零
とすることが可能となる。また、第一のアドレス変換バ
ッファ6の回路規模を制限したことにより、プロセッサ
ユニット1の集積回路での実現が可能となる。
発明の詳細
な説明したように、本発明によれば、多重仮想記憶方式
を用いる計算機システムにおいて、アドレス変換時間の
高速化と同時に、記憶できる変換対の数の増大化による
仮想空間切り換え時を含めた平均アドレス変換時間の高
速化を実現することができ、その実用的効果は太きい。
を用いる計算機システムにおいて、アドレス変換時間の
高速化と同時に、記憶できる変換対の数の増大化による
仮想空間切り換え時を含めた平均アドレス変換時間の高
速化を実現することができ、その実用的効果は太きい。
第1図は本発明における一実施例のアドレス変換装置の
ブロック図、第2図は仮想記憶の概念図、第3図はアド
レス検索のタイミングチャートである0 1・・・・・・プロセッサユニット、2・・・・・・メ
モリ管理ユニット、3・・・・・・主メモリ、4・・・
・・・アドレスバス、6・・・・・・データバス、6・
・・・・・第一のアドレス変換バッファ、16・・・・
・・第二のアドレス変換バッファ、20・・・・・・ア
ドレス検索部。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
ブロック図、第2図は仮想記憶の概念図、第3図はアド
レス検索のタイミングチャートである0 1・・・・・・プロセッサユニット、2・・・・・・メ
モリ管理ユニット、3・・・・・・主メモリ、4・・・
・・・アドレスバス、6・・・・・・データバス、6・
・・・・・第一のアドレス変換バッファ、16・・・・
・・第二のアドレス変換バッファ、20・・・・・・ア
ドレス検索部。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
Claims (1)
- 仮想アドレスと実アドレスの変換対を複数記憶し入力さ
れた仮想アドレスと一致する仮想アドレスを持つ変換対
を記憶している場合対応する実アドレスを出力する第一
のアドレス変換バッファと、前記第一のアドレス変換バ
ッファに接続され仮想空間識別番号と仮想アドレスの組
と実アドレスの変換対を複数記憶し前記第一のアドレス
変換バッファにおいて入力された仮想アドレスと一致す
る仮想アドレスを持つ変換対が記憶されていない場合仮
想空間識別番号と前記仮想アドレスの組を入力とし同一
の仮想空間識別番号と仮想アドレスの組を持つ変換対を
記憶している場合対応する実アドレスを出力する第二の
アドレス変換バッファと、前記第一のアドレス変換バッ
ファと前記第二のアドレス変換バッファと主メモリに接
続され前記第一のアドレス変換バッファには一致する変
換対が記憶されておらず前記第二のアドレス変換バッフ
ァに一致する変換対が記憶されている場合は仮想アドレ
スと前記第二のアドレス変換バッファから出力される実
アドレスを変換対として前記第一のアドレス変換バッフ
ァに記憶させ前記第一のアドレス変換バッファと前記第
二のアドレス変換バッファのどちらにも一致する変換対
が記憶されていない場合は主メモリ上のアドレス変換情
報をもとに実アドレスを求め前記第一のアドレス変換バ
ッファには仮想アドレスと実アドレスの変換対を記憶さ
せ前記第二のアドレス変換バッファには仮想空間識別番
号と仮想アドレスの組と実アドレスの変換対を記憶させ
るアドレス検索部とを備えたことを特徴とするアドレス
変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61012577A JPS62171058A (ja) | 1986-01-23 | 1986-01-23 | アドレス変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61012577A JPS62171058A (ja) | 1986-01-23 | 1986-01-23 | アドレス変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62171058A true JPS62171058A (ja) | 1987-07-28 |
Family
ID=11809208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61012577A Pending JPS62171058A (ja) | 1986-01-23 | 1986-01-23 | アドレス変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62171058A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU660501B2 (en) * | 1991-10-18 | 1995-06-29 | Kabushiki Kaisha Ace Denken | Game house system |
-
1986
- 1986-01-23 JP JP61012577A patent/JPS62171058A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU660501B2 (en) * | 1991-10-18 | 1995-06-29 | Kabushiki Kaisha Ace Denken | Game house system |
US5458333A (en) * | 1991-10-18 | 1995-10-17 | Kabushiki Kaisha Ace Denken | Game parlor system which allows a player to play a game before paying a charge |
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