JPH0695972A - ディジタルコンピュータシステム - Google Patents
ディジタルコンピュータシステムInfo
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- JPH0695972A JPH0695972A JP5080746A JP8074693A JPH0695972A JP H0695972 A JPH0695972 A JP H0695972A JP 5080746 A JP5080746 A JP 5080746A JP 8074693 A JP8074693 A JP 8074693A JP H0695972 A JPH0695972 A JP H0695972A
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- JP
- Japan
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- storage
- key
- page
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
- G06F12/1475—Key-lock mechanism in a virtual system, e.g. with translation means
Abstract
(57)【要約】
【目的】 記憶キー取り出し待ち時間を軽減させる。
【構成】 インタリーブド記憶保護キーメモリは、複数
記憶保護キーへの同時アクセスを容易にし、中央記憶に
対する複数ページに対する記憶保護キーを保持し、か
つ、要求により直ちに、キーを連想的に検索する複数ペ
ージキーキャッシュ記憶手段に動作上結合される。
記憶保護キーへの同時アクセスを容易にし、中央記憶に
対する複数ページに対する記憶保護キーを保持し、か
つ、要求により直ちに、キーを連想的に検索する複数ペ
ージキーキャッシュ記憶手段に動作上結合される。
Description
【０００１】
【産業上の利用分野】本発明は高速コンピュータおよび
コンピュータシステムに関し、特に、キー制御式記憶保
護(key-controlled storage protection) を採用したコ
ンピュータシステムに関する。
コンピュータシステムに関し、特に、キー制御式記憶保
護(key-controlled storage protection) を採用したコ
ンピュータシステムに関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願07/883,516号の明細書の記載に
基づくものであって、当該米国特許出願の番号を参照す
ることによって当該米国特許出願の明細書の記載内容が
本明細書の一部分を構成するものとする。
の基礎たる米国特許出願07/883,516号の明細書の記載に
基づくものであって、当該米国特許出願の番号を参照す
ることによって当該米国特許出願の明細書の記載内容が
本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】本発明はディジタルコンピュータのオペ
レーションに関し、特に、キー制御式記憶保護を採用し
たコンピュータでの記憶キーの処理に関する。例えば、
ＥＳＡ／３７０アーキテクチャは、プロセッサ構成で利
用可能な中央記憶装置の４kbyte ページごとに記憶キー
と関係付ける。ＥＳＡ／３７０アーキテクチャは、１９
８８年８月にＩＢＭ Ｃｏｒｐｏｒａｔｉｏｎにより出
版された"ESA/370 Principles of Operation" というマ
ニュアルに記載されている。このアーキテクチャでは、
アクセスキーは命令処理装置でプログラムステータス語
に入れて保持される。記憶装置の所定ページの参照がキ
ー制御式記憶保護を受ける場合は、参照されたページに
対する記憶キーのあるビットがアクセスキーと比較され
る。そのページ参照は、あるビットとアクセスキーが一
致したか否かにより許可または禁止され、しかも、その
参照が取り出しであっても、記憶であっても許可または
禁止される。
レーションに関し、特に、キー制御式記憶保護を採用し
たコンピュータでの記憶キーの処理に関する。例えば、
ＥＳＡ／３７０アーキテクチャは、プロセッサ構成で利
用可能な中央記憶装置の４kbyte ページごとに記憶キー
と関係付ける。ＥＳＡ／３７０アーキテクチャは、１９
８８年８月にＩＢＭ Ｃｏｒｐｏｒａｔｉｏｎにより出
版された"ESA/370 Principles of Operation" というマ
ニュアルに記載されている。このアーキテクチャでは、
アクセスキーは命令処理装置でプログラムステータス語
に入れて保持される。記憶装置の所定ページの参照がキ
ー制御式記憶保護を受ける場合は、参照されたページに
対する記憶キーのあるビットがアクセスキーと比較され
る。そのページ参照は、あるビットとアクセスキーが一
致したか否かにより許可または禁止され、しかも、その
参照が取り出しであっても、記憶であっても許可または
禁止される。
【０００４】ＥＳＡ／３７０では、１つの記憶キーは中
央記憶装置に４kbyte ページごとに割り振られる。物理
的には、キーは中央記憶装置に関連するＲＡＭ（ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）アレイに通常保
存される。このように割り振ることにより、それらの記
憶キーに対して、その構成の全プロセッサおよび入出力
チャネルは可視状態になる。さらに、このように割り振
ることにより、所定の記憶参照に対して、アクセスキー
と比較するキーの取り出しに関連する待ち時間が非常に
長くなる。この待ち時間を軽減させるため、プロセッサ
設計では次のようなことをよく利用する。すなわち、キ
ーは、ＥＳＡ／３７０では仮想記憶の基本的な装置であ
る中央記憶装置の４kbyte ページに関連するということ
を利用する。４kbyte ページの仮想記憶アドレスは、Ｄ
ＡＴ（ｄｙｎａｍｉｃ ａｄｄｒｅｓｓ ｔｒａｎｓｌ
ａｔｉｏｎ）のプロセスにより絶対記憶アドレスに変換
される。すなわち、ＤＡＴの結果は４kbyte ページの絶
対アドレス（ａｂｓｏｌｕｔｅ ａｄｄｒｅｓｓ；Ａ
Ａ）である。仮想アドレス（ｖｉｒｔｕａｌ ａｄｄｒ
ｅｓｓ；ＶＡ）が絶対アドレスに変換されたとき、記憶
キーのコピーが取り出され、アドレスＴＬＢ（ａｄｄｒ
ｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋ−ａｓｉｄ
ｅ ｂｕｆｆｅｒ；アドレス変換バッファ）に、有効な
ＶＡ−ｔｏ−ＡＡ変換とともに記憶される。ＴＬＢは最
新のＶＡ−ｔｏ−ＡＡ変換を保持する連想記憶装置であ
る。ＴＬＢがその後の記憶参照に対してアクセスされる
ごとに、その参照がキー制御式記憶保護を受ける場合
は、既に説明したように、記憶キーのＴＬＢコピーがア
クセスキーと比較される。従って、ＴＬＢに保持した有
効なＶＡ−ｔｏ−ＡＡ変換の存続期間中に１回だけ、記
憶キー取り出し待ち時間がある。
央記憶装置に４kbyte ページごとに割り振られる。物理
的には、キーは中央記憶装置に関連するＲＡＭ（ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）アレイに通常保
存される。このように割り振ることにより、それらの記
憶キーに対して、その構成の全プロセッサおよび入出力
チャネルは可視状態になる。さらに、このように割り振
ることにより、所定の記憶参照に対して、アクセスキー
と比較するキーの取り出しに関連する待ち時間が非常に
長くなる。この待ち時間を軽減させるため、プロセッサ
設計では次のようなことをよく利用する。すなわち、キ
ーは、ＥＳＡ／３７０では仮想記憶の基本的な装置であ
る中央記憶装置の４kbyte ページに関連するということ
を利用する。４kbyte ページの仮想記憶アドレスは、Ｄ
ＡＴ（ｄｙｎａｍｉｃ ａｄｄｒｅｓｓ ｔｒａｎｓｌ
ａｔｉｏｎ）のプロセスにより絶対記憶アドレスに変換
される。すなわち、ＤＡＴの結果は４kbyte ページの絶
対アドレス（ａｂｓｏｌｕｔｅ ａｄｄｒｅｓｓ；Ａ
Ａ）である。仮想アドレス（ｖｉｒｔｕａｌ ａｄｄｒ
ｅｓｓ；ＶＡ）が絶対アドレスに変換されたとき、記憶
キーのコピーが取り出され、アドレスＴＬＢ（ａｄｄｒ
ｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋ−ａｓｉｄ
ｅ ｂｕｆｆｅｒ；アドレス変換バッファ）に、有効な
ＶＡ−ｔｏ−ＡＡ変換とともに記憶される。ＴＬＢは最
新のＶＡ−ｔｏ−ＡＡ変換を保持する連想記憶装置であ
る。ＴＬＢがその後の記憶参照に対してアクセスされる
ごとに、その参照がキー制御式記憶保護を受ける場合
は、既に説明したように、記憶キーのＴＬＢコピーがア
クセスキーと比較される。従って、ＴＬＢに保持した有
効なＶＡ−ｔｏ−ＡＡ変換の存続期間中に１回だけ、記
憶キー取り出し待ち時間がある。
【０００５】この記憶キーハンドルの方法には２つの問
題がある。第１には、ＴＬＢは容量が有限の連想記憶装
置であるという問題である。したがって、ＴＬＢに保持
した有効なＶＡ−ｔｏ−ＡＡ変換の存続期間は有限であ
る。変換が（無効にされた）ＴＬＢから削除され、しか
も、そのページが将来いつか参照された場合、ＴＬＢミ
スが生じる。その結果、その記憶キーを再取り出ししな
ければならないし、しかも、再び、その取り出し待ち時
間がある。第２には、中央記憶装置アクセス待ち時間が
命令処理待ち時間に対して増加し続けるという問題であ
る。キャッシュメモリ、実際は複数レベルのキャッシュ
メモリがプロセッサ設計でほとんど例外なく採用されて
いるということから、このことが良く分かる。多重プロ
セッサシステムでは、中央記憶装置および記憶キーのよ
うな共用資源と、プロセッサとの間に、アービトレーシ
ョン回路、経路指定機能等を置くため、益々、待ち時間
が増加する。その結果、１つの記憶キー取り出しですら
その待ち時間が益々長くなる。
題がある。第１には、ＴＬＢは容量が有限の連想記憶装
置であるという問題である。したがって、ＴＬＢに保持
した有効なＶＡ−ｔｏ−ＡＡ変換の存続期間は有限であ
る。変換が（無効にされた）ＴＬＢから削除され、しか
も、そのページが将来いつか参照された場合、ＴＬＢミ
スが生じる。その結果、その記憶キーを再取り出ししな
ければならないし、しかも、再び、その取り出し待ち時
間がある。第２には、中央記憶装置アクセス待ち時間が
命令処理待ち時間に対して増加し続けるという問題であ
る。キャッシュメモリ、実際は複数レベルのキャッシュ
メモリがプロセッサ設計でほとんど例外なく採用されて
いるということから、このことが良く分かる。多重プロ
セッサシステムでは、中央記憶装置および記憶キーのよ
うな共用資源と、プロセッサとの間に、アービトレーシ
ョン回路、経路指定機能等を置くため、益々、待ち時間
が増加する。その結果、１つの記憶キー取り出しですら
その待ち時間が益々長くなる。
【０００６】IBM Techical Disclosure Bulletinの"Ear
ly Release of a Processor Following Address Transl
ation Prior to Page Access Cheking"(Eberhard,R.J.,
March,1991)には、所定の中央記憶装置ページに対する
記憶キーのコピーを、対応するＴＬＢエントリに保存す
るプロセッサのキー取り出し待ち時間をハンドルする機
構が記載されている。この機構により、プロセッサは、
記憶キーが取り出されている間、命令の実行を継続する
ことができる。未解決なキー取り出しをたった１回行う
ため、この機構をインプリメントするのに必要な論理回
路は、その数が多くなり、しかも、複雑になり、特に、
記憶型参照に関しては論理回路の数が多くなり複雑にな
る。さらに、その機構は最新の使用されたキーに対して
ＴＬＢのみをリポジトリとして使用するので、その機構
は上述した第１の問題をなんら解決することができな
い。
ly Release of a Processor Following Address Transl
ation Prior to Page Access Cheking"(Eberhard,R.J.,
March,1991)には、所定の中央記憶装置ページに対する
記憶キーのコピーを、対応するＴＬＢエントリに保存す
るプロセッサのキー取り出し待ち時間をハンドルする機
構が記載されている。この機構により、プロセッサは、
記憶キーが取り出されている間、命令の実行を継続する
ことができる。未解決なキー取り出しをたった１回行う
ため、この機構をインプリメントするのに必要な論理回
路は、その数が多くなり、しかも、複雑になり、特に、
記憶型参照に関しては論理回路の数が多くなり複雑にな
る。さらに、その機構は最新の使用されたキーに対して
ＴＬＢのみをリポジトリとして使用するので、その機構
は上述した第１の問題をなんら解決することができな
い。
【０００７】米国特許第４，２９３，９１０号および第
３，７６１，８８３号では、キャッシュされた中央記憶
装置データの１ラインに対するキーを、対応するキャッ
シュ・ディレクトリ・エントリに保存する。両発明で
は、キャッシュされたキーをプロセッサの直ぐ近くに保
存するが、上述した第１の問題が生じることを明示して
いる。これは、キャッシュディレクトリおよびＴＬＢが
連想記憶装置構造と類似であるからである。両発明はど
れもキー取り出し待ち時間を軽減しない。従って、両発
明は上述した第２の問題を明示している。さらに、キャ
ッシュラインは典型的に中央記憶ページより非常に小さ
い（典型的には、中央記憶ページに対して１６から６４
キャッシュラインである）ので、単一のページに対する
記憶キーは複数キャッシュ・ディレクトリ・エントリに
記憶される虞がある。その結果、キー記憶の効率が悪く
なる。
３，７６１，８８３号では、キャッシュされた中央記憶
装置データの１ラインに対するキーを、対応するキャッ
シュ・ディレクトリ・エントリに保存する。両発明で
は、キャッシュされたキーをプロセッサの直ぐ近くに保
存するが、上述した第１の問題が生じることを明示して
いる。これは、キャッシュディレクトリおよびＴＬＢが
連想記憶装置構造と類似であるからである。両発明はど
れもキー取り出し待ち時間を軽減しない。従って、両発
明は上述した第２の問題を明示している。さらに、キャ
ッシュラインは典型的に中央記憶ページより非常に小さ
い（典型的には、中央記憶ページに対して１６から６４
キャッシュラインである）ので、単一のページに対する
記憶キーは複数キャッシュ・ディレクトリ・エントリに
記憶される虞がある。その結果、キー記憶の効率が悪く
なる。
【０００８】
【課題を解決するための手段】本発明では、キー取り出
し待ち時間を効率的に軽減したので、その分野で改良の
効果をもたらした。４kbyte ページレベルで中央記憶参
照パターンを利用するハードウェア装置が提供される。
すなわち、所定の絶対アドレスの第１ページが参照さ
れ、その記憶キーが獲得された場合、その第１ページの
近傍のページ、すなわち、近傍の絶対ページアドレスの
ページが、高い確率でたぶん参照されるであろう。これ
ら近傍のページに対する記憶キーを第１ページの記憶キ
ーと同時に獲得することができ、しかも、将来使用する
ために保持することができる場合、それら近傍のページ
に対する記憶キーを取り出す待ち時間を削減することが
できる。その装置はインタリーブドキーメモリとキャッ
シュ記憶手段とよりなり、インタリーブドキーメモリは
複数ページに対する記憶キーを同時に取り出すことがで
きる周知のメモリリービング技法を採用しており、キャ
ッシュ記憶手段は複数ページに対する記憶キーを保持
し、要求があると直ちに、それらの記憶キーとアクセス
キーとを比較する。これらの改良は次に詳細に説明す
る。本発明を、効果および特徴とともにより良く理解す
るため、実施例および図面を参照することができる。
し待ち時間を効率的に軽減したので、その分野で改良の
効果をもたらした。４kbyte ページレベルで中央記憶参
照パターンを利用するハードウェア装置が提供される。
すなわち、所定の絶対アドレスの第１ページが参照さ
れ、その記憶キーが獲得された場合、その第１ページの
近傍のページ、すなわち、近傍の絶対ページアドレスの
ページが、高い確率でたぶん参照されるであろう。これ
ら近傍のページに対する記憶キーを第１ページの記憶キ
ーと同時に獲得することができ、しかも、将来使用する
ために保持することができる場合、それら近傍のページ
に対する記憶キーを取り出す待ち時間を削減することが
できる。その装置はインタリーブドキーメモリとキャッ
シュ記憶手段とよりなり、インタリーブドキーメモリは
複数ページに対する記憶キーを同時に取り出すことがで
きる周知のメモリリービング技法を採用しており、キャ
ッシュ記憶手段は複数ページに対する記憶キーを保持
し、要求があると直ちに、それらの記憶キーとアクセス
キーとを比較する。これらの改良は次に詳細に説明す
る。本発明を、効果および特徴とともにより良く理解す
るため、実施例および図面を参照することができる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１０】図１を説明する。図１は本発明に係るディ
ジタルコンピュータシステムの一部の代表例を示す。こ
のコンピュータシステムは命令処理装置（ＩＰＵ）を含
む。ＩＰＵは、仮想アドレス（ＶＡ）線１０２およびア
クセスキー線１１８により、記憶管理装置（ＭＭＵ）１
１７のＴＬＢ１０３に結合されている。さらに、ＭＭＵ
１１７は変換装置１０７および複数ページキーキャッシ
ュ１１０よりなり、同様に、図示しない第１（Ｌ１）キ
ャッシュに対するディレクトリよりなる。ＭＭＵ１１７
は相互接続ネットワーク１１３に信号線１１１および１
１２を介して結合されている。制御およびデータ情報の
信号線のようなその他の信号線は図示していない。相互
接続ネットワーク１１３により、ＩＰＵ１０１およびＭ
ＭＵ１１７のような複数のＩＰＵ／ＭＭＵ組み合わせ
を、インタリーブドキーメモリ１１６のような共用中央
資源に接続することができる。インタリーブドキーメモ
リ１１６は信号線１１４および１１５により相互接続ネ
ットワーク１１３に接続されている。
ジタルコンピュータシステムの一部の代表例を示す。こ
のコンピュータシステムは命令処理装置（ＩＰＵ）を含
む。ＩＰＵは、仮想アドレス（ＶＡ）線１０２およびア
クセスキー線１１８により、記憶管理装置（ＭＭＵ）１
１７のＴＬＢ１０３に結合されている。さらに、ＭＭＵ
１１７は変換装置１０７および複数ページキーキャッシ
ュ１１０よりなり、同様に、図示しない第１（Ｌ１）キ
ャッシュに対するディレクトリよりなる。ＭＭＵ１１７
は相互接続ネットワーク１１３に信号線１１１および１
１２を介して結合されている。制御およびデータ情報の
信号線のようなその他の信号線は図示していない。相互
接続ネットワーク１１３により、ＩＰＵ１０１およびＭ
ＭＵ１１７のような複数のＩＰＵ／ＭＭＵ組み合わせ
を、インタリーブドキーメモリ１１６のような共用中央
資源に接続することができる。インタリーブドキーメモ
リ１１６は信号線１１４および１１５により相互接続ネ
ットワーク１１３に接続されている。
【００１１】本発明のオペレーションを、所定のＶＡに
対する記憶参照のコンテキストで記述することにする。
ＴＬＢ１０３は、対応するページに対する絶対ページア
ドレス変換および記憶キーに対する最新仮想ページアド
レスを、当業者にとって周知のＴＬＢ方法により一時的
に記憶する。ＴＬＢ１０３が信号線１０２上のＶＡに対
して有効な仮想−絶対アドレスマッピングを含む場合、
ＴＬＢがヒットしたといわれる。このようなマッピング
がない場合は、ＴＬＢがミスしたといわれ、しかも、Ｖ
Ａは信号線１０４を介してアドレス変換装置１０７に伝
送される。ただし、動的アドレス変換（ＤＡＴ）が行わ
れる。アドレス変換装置１０７のオペレーションは当業
者にとって公知のものに従っており、ここでは、説明を
繰り返さない。ＤＡＴの最終結果は絶対アドレス（Ａ
Ａ）であり、信号線１０８を介して複数ページキーキャ
ッシュ１１０に供給され、複数ページキーキャッシュ記
憶手段に連想アクセスを行う。一致ＡＡが複数ページキ
ーキャッシュ１１０の有効エントリに存在する場合は、
対応するページに対する記憶キーが信号線１０９を介し
てアドレス変換装置１０７に供給される。アドレス変換
装置１０７は記憶キーを信号線１０６を介してＴＬＢ１
０３に供給し、対応するＡＡを信号線１０５を介してＴ
ＬＢ１０３に供給する。そして、ＴＬＢ１０３は元のＶ
Ａと、アドレス変換装置１０７により生成されたＡＡ
と、複数ページキーキャッシュ１１０により供給された
記憶キーとを用いて、有効エントリを自由に形成する。
従って、相互接続ネットワーク１１３を介したインタリ
ーブドキーメモリ１１６に対する長い待ち時間記憶キー
取り出しが回避される。一方、一致ＡＡが複数ページキ
ーキャッシュ１１０にない場合は、そのＡＡはＡＡ線１
１１を介して相互接続ネットワーク１１３に伝送され
る。そして、相互接続ネットワーク１１３はそのＡＡを
信号線１１４を介してインタリーブドキーメモリ１１６
に伝送する。ついで、インタリーブドキーメモリ１１６
がアクセスされ、信号線１１４上のＡＡのページのブロ
ックであって、ＡＡ線１０８上で指定されたページを含
むページのブロックに対する記憶キーを、信号線１１５
を介して相互接続ネットワーク１１３に供給する。そし
て、相互接続ネットワーク１１３は記憶キーを複数ペー
ジキーキャッシュ１１０に信号線１１２を介して伝送す
る。ただし、複数ページキーキャッシュ１１０に、記憶
キーが当業者にとって周知のキャッシュ記憶方法に従っ
て連想記憶される。その記憶キーが複数ページキーキャ
ッシュ１１０のエントリに記憶された後、信号線１０８
に元々存在するＡＡを用いて複数ページキーキャッシュ
が再アクセスされる。一致エントリがこの再アクセスで
見付け出され、しかも、結果の記憶キーが信号線１０９
を介してアドレス変換装置１０７に伝送される。そし
て、アドレス変換装置１０７はＡＡを信号線１０５を介
してＴＬＢ１０３に供給し、しかも、対応する記憶キー
を信号線１０６を介して供給することによりＤＡＴプロ
セスを完了する。ＴＬＢは元のＶＡと、アドレス変換装
置１０７により生成されたＡＡとを用い、かつ、複数ペ
ージキーキャッシュ１１０と、相互接続ネットワーク１
１３と、インタリーブドキーメモリ１１６を組み合せた
オペレーションにより供給された記憶キーを用いて自由
に有効エントリを形成することができる。その後、記憶
参照はＴＬＢ１０３でミスするが、新しく生成された複
数ページキーキャッシュエントリのページのブロックに
対するＡＡと一致するＡＡを参照する。その記憶参照に
より、その対応する記憶キーがそのエントリで見つけ出
されることになり、従って、相互接続ネットワーク１１
３を介してインタリーブドキーメモリ１１６への長い待
ち時間キー取り出しが回避される。
対する記憶参照のコンテキストで記述することにする。
ＴＬＢ１０３は、対応するページに対する絶対ページア
ドレス変換および記憶キーに対する最新仮想ページアド
レスを、当業者にとって周知のＴＬＢ方法により一時的
に記憶する。ＴＬＢ１０３が信号線１０２上のＶＡに対
して有効な仮想−絶対アドレスマッピングを含む場合、
ＴＬＢがヒットしたといわれる。このようなマッピング
がない場合は、ＴＬＢがミスしたといわれ、しかも、Ｖ
Ａは信号線１０４を介してアドレス変換装置１０７に伝
送される。ただし、動的アドレス変換（ＤＡＴ）が行わ
れる。アドレス変換装置１０７のオペレーションは当業
者にとって公知のものに従っており、ここでは、説明を
繰り返さない。ＤＡＴの最終結果は絶対アドレス（Ａ
Ａ）であり、信号線１０８を介して複数ページキーキャ
ッシュ１１０に供給され、複数ページキーキャッシュ記
憶手段に連想アクセスを行う。一致ＡＡが複数ページキ
ーキャッシュ１１０の有効エントリに存在する場合は、
対応するページに対する記憶キーが信号線１０９を介し
てアドレス変換装置１０７に供給される。アドレス変換
装置１０７は記憶キーを信号線１０６を介してＴＬＢ１
０３に供給し、対応するＡＡを信号線１０５を介してＴ
ＬＢ１０３に供給する。そして、ＴＬＢ１０３は元のＶ
Ａと、アドレス変換装置１０７により生成されたＡＡ
と、複数ページキーキャッシュ１１０により供給された
記憶キーとを用いて、有効エントリを自由に形成する。
従って、相互接続ネットワーク１１３を介したインタリ
ーブドキーメモリ１１６に対する長い待ち時間記憶キー
取り出しが回避される。一方、一致ＡＡが複数ページキ
ーキャッシュ１１０にない場合は、そのＡＡはＡＡ線１
１１を介して相互接続ネットワーク１１３に伝送され
る。そして、相互接続ネットワーク１１３はそのＡＡを
信号線１１４を介してインタリーブドキーメモリ１１６
に伝送する。ついで、インタリーブドキーメモリ１１６
がアクセスされ、信号線１１４上のＡＡのページのブロ
ックであって、ＡＡ線１０８上で指定されたページを含
むページのブロックに対する記憶キーを、信号線１１５
を介して相互接続ネットワーク１１３に供給する。そし
て、相互接続ネットワーク１１３は記憶キーを複数ペー
ジキーキャッシュ１１０に信号線１１２を介して伝送す
る。ただし、複数ページキーキャッシュ１１０に、記憶
キーが当業者にとって周知のキャッシュ記憶方法に従っ
て連想記憶される。その記憶キーが複数ページキーキャ
ッシュ１１０のエントリに記憶された後、信号線１０８
に元々存在するＡＡを用いて複数ページキーキャッシュ
が再アクセスされる。一致エントリがこの再アクセスで
見付け出され、しかも、結果の記憶キーが信号線１０９
を介してアドレス変換装置１０７に伝送される。そし
て、アドレス変換装置１０７はＡＡを信号線１０５を介
してＴＬＢ１０３に供給し、しかも、対応する記憶キー
を信号線１０６を介して供給することによりＤＡＴプロ
セスを完了する。ＴＬＢは元のＶＡと、アドレス変換装
置１０７により生成されたＡＡとを用い、かつ、複数ペ
ージキーキャッシュ１１０と、相互接続ネットワーク１
１３と、インタリーブドキーメモリ１１６を組み合せた
オペレーションにより供給された記憶キーを用いて自由
に有効エントリを形成することができる。その後、記憶
参照はＴＬＢ１０３でミスするが、新しく生成された複
数ページキーキャッシュエントリのページのブロックに
対するＡＡと一致するＡＡを参照する。その記憶参照に
より、その対応する記憶キーがそのエントリで見つけ出
されることになり、従って、相互接続ネットワーク１１
３を介してインタリーブドキーメモリ１１６への長い待
ち時間キー取り出しが回避される。
【００１２】次に、本発明を詳細に説明する。その説明
はマニュアル"ESA/370 Principlesof Operation" で説
明されたように、ＥＳＡ／３７０アーキテクチャによる
が、当業者により他の同様のコンピュータアーキテクチ
ャに、本発明を適用することができることは当然であ
る。
はマニュアル"ESA/370 Principlesof Operation" で説
明されたように、ＥＳＡ／３７０アーキテクチャによる
が、当業者により他の同様のコンピュータアーキテクチ
ャに、本発明を適用することができることは当然であ
る。
【００１３】まず、記憶キーのフォーマットを説明す
る。図２はＥＳＡ／３７０アーキテクチャによる記憶キ
ーのフォーマットである。記憶キーは７ビットエンティ
ティであり、次のフィールドよりなる。
る。図２はＥＳＡ／３７０アーキテクチャによる記憶キ
ーのフォーマットである。記憶キーは７ビットエンティ
ティであり、次のフィールドよりなる。
【００１４】ＡＣＣ アクセス制御ビット。記憶参
照がキー制御式保護を受けている場合は、ＡＣＣビット
は、参照が記憶であるか、あるいは、その参照が取り出
しであり、かつ、Ｆビットが１であると、４ビットアク
セスキーと比較される。
照がキー制御式保護を受けている場合は、ＡＣＣビット
は、参照が記憶であるか、あるいは、その参照が取り出
しであり、かつ、Ｆビットが１であると、４ビットアク
セスキーと比較される。
【００１５】Ｆ 取り出し保護ビット。 記憶
参照がキー制御式保護を受けている場合、取り出し保護
ビットは、キー制御式保護が取り出しおよび記憶参照の
両方（Ｆ＝１）に適用されるか、あるいは、記憶のみ
（Ｆ＝０）参照に適用されるかを制御する。
参照がキー制御式保護を受けている場合、取り出し保護
ビットは、キー制御式保護が取り出しおよび記憶参照の
両方（Ｆ＝１）に適用されるか、あるいは、記憶のみ
（Ｆ＝０）参照に適用されるかを制御する。
【００１６】Ｒ 参照ビット。時間情報がその
ページの位置に記憶されるか、あるいはその位置から取
り出されるかのいずれかであるごとに、１にセットされ
る。
ページの位置に記憶されるか、あるいはその位置から取
り出されるかのいずれかであるごとに、１にセットされ
る。
【００１７】Ｃ 変更ビット。時間情報がその
ページの位置に記憶されるごとに１にセットされる。
ページの位置に記憶されるごとに１にセットされる。
【００１８】ＡＣＣとＦビットのみがキー制御保護に関
係するので、記憶キーのＡＣＣとＦビットを複数ページ
キーキャッシュに記憶する必要がある。ＲとＣビットは
記憶保護に関係せず、記憶キーに対して比較的まれに処
理されるので、これらは説明しない。
係するので、記憶キーのＡＣＣとＦビットを複数ページ
キーキャッシュに記憶する必要がある。ＲとＣビットは
記憶保護に関係せず、記憶キーに対して比較的まれに処
理されるので、これらは説明しない。
【００１９】既に説明したように、本発明には２つの主
な特徴がある。
な特徴がある。
【００２０】１．インタリーブドキーメモリ。これによ
り、複数キーを１回のキーメモリアクセスにより取り出
すことができる。
り、複数キーを１回のキーメモリアクセスにより取り出
すことができる。
【００２１】２．連想複数ページキーキャッシュ。これ
により複数キーを後で用いるためバッファリングするこ
とができる。
により複数キーを後で用いるためバッファリングするこ
とができる。
【００２２】ｎウェイインタリーブドキーメモリはペー
ジ０，１，．．，ｎ−１を物理的に別々のＲＡＭに記憶
するようなメモリである。従って、所定のＲＡＭのうち
の任意のＲＡＭでは、ＲＡＭアドレスＡがページＰに対
するキーをアドレスする場合、アドレスＡ＋１はページ
ｐ＋１に対するキーをアドレスする。このようなメモリ
編成により、ｎ個のキーを一度のアクセスでｎ個のＲＡ
Ｍから取り出すことができる。キーメモリにおいて同一
のアドレスにより参照されるページのグループはブロッ
クと呼ばれる。参照アドレスはブロックアドレス（Ｂ
Ａ）である。
ジ０，１，．．，ｎ−１を物理的に別々のＲＡＭに記憶
するようなメモリである。従って、所定のＲＡＭのうち
の任意のＲＡＭでは、ＲＡＭアドレスＡがページＰに対
するキーをアドレスする場合、アドレスＡ＋１はページ
ｐ＋１に対するキーをアドレスする。このようなメモリ
編成により、ｎ個のキーを一度のアクセスでｎ個のＲＡ
Ｍから取り出すことができる。キーメモリにおいて同一
のアドレスにより参照されるページのグループはブロッ
クと呼ばれる。参照アドレスはブロックアドレス（Ｂ
Ａ）である。
【００２３】一度、１ブロックのページに対してキーが
取り出されると、それらのキーを、対応するＢＡと共
に、複数ページキーキャッシュに記憶することができ
る。複数ページキーキャッシュをそのように命名したの
は、そのキャッシュの各エントリが複数ページ、すなわ
ち、１ブロックのページに対するキーを記憶することが
できるからである。従って、ＴＬＢの各エントリが上述
したような関連するページに対するキーのコピーを保存
するものとすると、ＶＡに対してＴＬＢミスが生じ、し
かも、変換器がＶＡをＡＡに変換すると、そのＡＡを用
いて複数ページキーキャッシュを連想探索する。一致し
たエントリはそのページに対する記憶キーになる。
取り出されると、それらのキーを、対応するＢＡと共
に、複数ページキーキャッシュに記憶することができ
る。複数ページキーキャッシュをそのように命名したの
は、そのキャッシュの各エントリが複数ページ、すなわ
ち、１ブロックのページに対するキーを記憶することが
できるからである。従って、ＴＬＢの各エントリが上述
したような関連するページに対するキーのコピーを保存
するものとすると、ＶＡに対してＴＬＢミスが生じ、し
かも、変換器がＶＡをＡＡに変換すると、そのＡＡを用
いて複数ページキーキャッシュを連想探索する。一致し
たエントリはそのページに対する記憶キーになる。
【００２４】図３および図４は４ウェイインタリーブド
キーメモリと、２セット・２ウェイ連想複数ページキー
キャッシュを有する実施例を示し、図５は図３と図４の
配置を示す。この編成は例に過ぎないことは当然であ
る。当業者は本発明を任意の可能なキーメモリインタリ
ーブまたは複数ページキーキャッシュサイズに適用する
ことができる。さらに、このシステムは、４kbyte のペ
ージで編成された３２Gbyte の絶対中央記憶装置を有す
るものとする。従って、３２ビット絶対アドレス−−Ａ
Ａ（０：３１）−−が中央記憶装置のバイト位置をアド
レス指定するのに必要であり、一方、ＡＡ（０：１９）
が中央記憶装置のページをアドレス指定するのに必要で
ある。さらに、ＡＡ（０：１７）が４連続ページのブロ
ックをアドレス指定するのに必要である。ただし、ペー
ジ０はアドレスＡＡ（１８：１９）＝Ｂ′００′から開
始され、ページ１はアドレスＡＡ（１８：１９）＝Ｂ′
０１′から、ページ２はアドレスＡＡ（１８：１９）＝
Ｂ′１０′から、ページ３はアドレスＡＡ（１８：１
９）＝Ｂ′１１′から開始する。それらのキーはインタ
リーブドキーメモリ１１６に記憶されている。インタリ
ーブドキーメモリ１１６は４バンクのキーＲＡＭ−−Ｋ
０ＲＡＭ３０２，Ｋ１ＲＡＭ３０３，Ｋ２ＲＡＭ３０
４，およびＫ３ＲＡＭ３０５−−で編成されており、信
号線１１４上のブロックアドレスＡＡ（０：１７）によ
り並列にアドレス指定される。これらのＲＡＭはアクセ
スされると、それぞれ、信号線１１５上に、記憶キーＫ
０（０：４），Ｋ１（０：４），Ｋ２（０：４），およ
びＫ３（０：４）をそれぞれ生成する。記憶キー線１１
５はＭＭＵ１１７に相互接続ネットワーク１１３を介し
て接続されている。ＭＭＵ１１７はインタリーブドキー
メモリ１１６を共用する複数プロッセッサにとって必要
なアービトレーション機能および経路指定機能を提供す
る。
キーメモリと、２セット・２ウェイ連想複数ページキー
キャッシュを有する実施例を示し、図５は図３と図４の
配置を示す。この編成は例に過ぎないことは当然であ
る。当業者は本発明を任意の可能なキーメモリインタリ
ーブまたは複数ページキーキャッシュサイズに適用する
ことができる。さらに、このシステムは、４kbyte のペ
ージで編成された３２Gbyte の絶対中央記憶装置を有す
るものとする。従って、３２ビット絶対アドレス−−Ａ
Ａ（０：３１）−−が中央記憶装置のバイト位置をアド
レス指定するのに必要であり、一方、ＡＡ（０：１９）
が中央記憶装置のページをアドレス指定するのに必要で
ある。さらに、ＡＡ（０：１７）が４連続ページのブロ
ックをアドレス指定するのに必要である。ただし、ペー
ジ０はアドレスＡＡ（１８：１９）＝Ｂ′００′から開
始され、ページ１はアドレスＡＡ（１８：１９）＝Ｂ′
０１′から、ページ２はアドレスＡＡ（１８：１９）＝
Ｂ′１０′から、ページ３はアドレスＡＡ（１８：１
９）＝Ｂ′１１′から開始する。それらのキーはインタ
リーブドキーメモリ１１６に記憶されている。インタリ
ーブドキーメモリ１１６は４バンクのキーＲＡＭ−−Ｋ
０ＲＡＭ３０２，Ｋ１ＲＡＭ３０３，Ｋ２ＲＡＭ３０
４，およびＫ３ＲＡＭ３０５−−で編成されており、信
号線１１４上のブロックアドレスＡＡ（０：１７）によ
り並列にアドレス指定される。これらのＲＡＭはアクセ
スされると、それぞれ、信号線１１５上に、記憶キーＫ
０（０：４），Ｋ１（０：４），Ｋ２（０：４），およ
びＫ３（０：４）をそれぞれ生成する。記憶キー線１１
５はＭＭＵ１１７に相互接続ネットワーク１１３を介し
て接続されている。ＭＭＵ１１７はインタリーブドキー
メモリ１１６を共用する複数プロッセッサにとって必要
なアービトレーション機能および経路指定機能を提供す
る。
【００２５】相互接続ネットワーク１１３からの記憶キ
ー線１１２は、ＭＭＵ１１７に、特に、複数ページキー
キャッシュ１１０のスロット０およびスロット１キー入
力ポートに接続されている。複数ページキーキャッシュ
１１０は２セットで編成されており、１セット当たり
（水平方向に）２エントリを有する。垂直方向のエント
リはスロット０およびスロット１と命名されたスロット
にグループ化されている。さらに、各エントリは次のフ
ィールドを備えている。
ー線１１２は、ＭＭＵ１１７に、特に、複数ページキー
キャッシュ１１０のスロット０およびスロット１キー入
力ポートに接続されている。複数ページキーキャッシュ
１１０は２セットで編成されており、１セット当たり
（水平方向に）２エントリを有する。垂直方向のエント
リはスロット０およびスロット１と命名されたスロット
にグループ化されている。さらに、各エントリは次のフ
ィールドを備えている。
【００２６】ＢＡ（０：１６） ＡＡ（０：１６）と比
較するブロックアドレスビット０：１６ Ｖ 有効エントリ。Ｖ＝１である場合、
ＢＡ（０：１６）は有効アドレスであり、ＡＡ（０：１
６）と有効に比較が行われる。Ｖ＝０である場合は、Ｂ
Ａは無効であり、任意の比較が無効である。
較するブロックアドレスビット０：１６ Ｖ 有効エントリ。Ｖ＝１である場合、
ＢＡ（０：１６）は有効アドレスであり、ＡＡ（０：１
６）と有効に比較が行われる。Ｖ＝０である場合は、Ｂ
Ａは無効であり、任意の比較が無効である。
【００２７】Ｋ０（０：４） ＡＡ（１７）により連
結されたＢＡ（０：１６）によりアドレス指定されたブ
ロックのページ０に対する記憶キー。
結されたＢＡ（０：１６）によりアドレス指定されたブ
ロックのページ０に対する記憶キー。
【００２８】Ｋ１（０：４） ＡＡ（１７）により連
結されたＢＡ（０：１６）によりアドレス指定されたブ
ロックのページ１に対する記憶キー。
結されたＢＡ（０：１６）によりアドレス指定されたブ
ロックのページ１に対する記憶キー。
【００２９】Ｋ２（０：４） ＡＡ（１７）により連
結されたＢＡ（０：１６）によりアドレス指定されたブ
ロックのページ２に対する記憶キー。
結されたＢＡ（０：１６）によりアドレス指定されたブ
ロックのページ２に対する記憶キー。
【００３０】Ｋ３（０：４） ＡＡ（１７）により連
結されたＢＡ（０：１６）によりアドレス指定されたブ
ロックのページ３に対する記憶キー。
結されたＢＡ（０：１６）によりアドレス指定されたブ
ロックのページ３に対する記憶キー。
【００３１】複数ページキーキャッシュ１１０は図１に
示す変換器１０７からの要求に応答して連想アクセスさ
れる。図３および図４を説明する。複数ページキーキャ
ッシュアクセスが要求されると、その変換装置は信号線
３２１上のＫＥＹ−ＲＥＱＵＥＳＴ信号をキーキャッシ
ュ制御装置３１７に対してアサートし、ページアドレス
ＡＡ（０：１９）を信号線１０８に供給する。ＡＡ（１
７）は複数ページキーキャッシュ１１０の２セットのう
ちの１セットを選択する。選択されたセットのスロット
０および１のエントリが並列に読み出される。スロット
０のＢＡ（０：１６）は比較器３１１によりＡＡ（０：
１６）と比較される。それらのアドレスが一致した場合
は、比較器３１１からの出力がアサートされ、ＡＮＤゲ
ート３１３がイネーブルされる。そのエントリのＶビッ
トが１に等しい場合は、ＡＮＤゲートは信号線３２２上
のＳＬＯＴ０−ＭＡＴＣＨをアサートすることになる。
スロット０の活動と並列に、スロット１のＢＡ（０：１
６）が比較器３１２によりＡＡ（０：１６）と比較され
る。それらのアドレスが一致した場合は、比較器３１２
の出力がアサートされ、ＡＮＤゲート３１４をイネーブ
ルする。そのエントリのＶビットが１に等しい場合は、
そのＡＮＤゲートが信号線３２３上のＳＬＯＴ１−ＭＡ
ＴＣＨをアサートすることになる。ＳＬＯＴ０−ＭＡＴ
ＣＨとＳＬＯＴ１−ＭＡＴＣＨが同時に１に等しくなる
ことができないのは、そのキャッシュの設計に固有のも
のである。
示す変換器１０７からの要求に応答して連想アクセスさ
れる。図３および図４を説明する。複数ページキーキャ
ッシュアクセスが要求されると、その変換装置は信号線
３２１上のＫＥＹ−ＲＥＱＵＥＳＴ信号をキーキャッシ
ュ制御装置３１７に対してアサートし、ページアドレス
ＡＡ（０：１９）を信号線１０８に供給する。ＡＡ（１
７）は複数ページキーキャッシュ１１０の２セットのう
ちの１セットを選択する。選択されたセットのスロット
０および１のエントリが並列に読み出される。スロット
０のＢＡ（０：１６）は比較器３１１によりＡＡ（０：
１６）と比較される。それらのアドレスが一致した場合
は、比較器３１１からの出力がアサートされ、ＡＮＤゲ
ート３１３がイネーブルされる。そのエントリのＶビッ
トが１に等しい場合は、ＡＮＤゲートは信号線３２２上
のＳＬＯＴ０−ＭＡＴＣＨをアサートすることになる。
スロット０の活動と並列に、スロット１のＢＡ（０：１
６）が比較器３１２によりＡＡ（０：１６）と比較され
る。それらのアドレスが一致した場合は、比較器３１２
の出力がアサートされ、ＡＮＤゲート３１４をイネーブ
ルする。そのエントリのＶビットが１に等しい場合は、
そのＡＮＤゲートが信号線３２３上のＳＬＯＴ１−ＭＡ
ＴＣＨをアサートすることになる。ＳＬＯＴ０−ＭＡＴ
ＣＨとＳＬＯＴ１−ＭＡＴＣＨが同時に１に等しくなる
ことができないのは、そのキャッシュの設計に固有のも
のである。
【００３２】ＡＡ（１８：１９）と協力して、ＳＬＯＴ
０−ＭＡＴＣＨまたはＳＬＯＴ１−ＭＡＴＣＨのいずれ
かをアサートすることにより、ＭＵＸ選択機構３１６は
所要の記憶キーをマルチプレクサ３１５を介してＳＴＯ
ＲＡＧＥ ＫＥＹ（０：４）線１０９にゲートすること
ができる。表１はゲーティング信号ＳＬＯＴ０−Ｋ０，
ＳＬＯＴ１−Ｋ０，ＳＬＯＴ０−Ｋ１，ＳＬＯＴ１−Ｋ
１，ＳＬＯＴ０−Ｋ２，ＳＬＯＴ１−Ｋ２，ＳＬＯＴ０
−Ｋ３，およびＳＬＯＴ１−Ｋ３がどのようにＳＬＯＴ
０−ＭＡＴＣＨ，ＳＬＴ１−ＭＡＴＣＨ，およびＡＡ
（１８：１９）の組み合せに応答するかを示す。表中の
Ｘは対応する信号の”ｄｏｎ’ｔ ｃａｒｅ”値を表
す。
０−ＭＡＴＣＨまたはＳＬＯＴ１−ＭＡＴＣＨのいずれ
かをアサートすることにより、ＭＵＸ選択機構３１６は
所要の記憶キーをマルチプレクサ３１５を介してＳＴＯ
ＲＡＧＥ ＫＥＹ（０：４）線１０９にゲートすること
ができる。表１はゲーティング信号ＳＬＯＴ０−Ｋ０，
ＳＬＯＴ１−Ｋ０，ＳＬＯＴ０−Ｋ１，ＳＬＯＴ１−Ｋ
１，ＳＬＯＴ０−Ｋ２，ＳＬＯＴ１−Ｋ２，ＳＬＯＴ０
−Ｋ３，およびＳＬＯＴ１−Ｋ３がどのようにＳＬＯＴ
０−ＭＡＴＣＨ，ＳＬＴ１−ＭＡＴＣＨ，およびＡＡ
（１８：１９）の組み合せに応答するかを示す。表中の
Ｘは対応する信号の”ｄｏｎ’ｔ ｃａｒｅ”値を表
す。
【００３３】
【表１】
【００３４】ＳＬＯＴ０−Ｋ０＝１はスロット０ Ｋ０
（０：４）をＳＴＯＲＡＧＥ ＫＥＹ（０：４）線１０
９にゲートする。ＳＬＯＴ１−Ｋ０＝１はスロット１
Ｋ０（０：４）をＳＴＯＲＡＧＥ ＫＥＹ（０：４）線
１０９にゲートする。ＳＬＯＴ０−Ｋ１＝１はスロット
０ Ｋ１（０：４）をＳＴＯＲＡＧＥ ＫＥＹ（０：
４）線１０９にゲートする。ＳＬＯＴ１−Ｋ１＝１はス
ロット１ Ｋ１（０：４）をＳＴＯＲＡＧＥ ＫＥＹ
（０：４）線１０９にゲートする。ＳＬＯＴ０−Ｋ２＝
１はスロット０ Ｋ２（０：４）をＳＴＯＲＡＧＥ Ｋ
ＥＹ（０：４）線１０９にゲートする。ＳＬＯＴ１−Ｋ
２＝１はスロット１ Ｋ２（０：４）をＳＴＯＲＡＧＥ
ＫＥＹ（０：４）線１０９にゲートする。ＳＬＯＴ０
−Ｋ３＝１はスロット０ Ｋ３（０：４）をＳＴＯＲＡ
ＧＥ ＫＥＹ（０：４）線１０９にゲートする。ＳＬＯ
Ｔ１−Ｋ３＝１はスロット１ Ｋ３（０：４）をＳＴＯ
ＲＡＧＥＫＥＹ（０：４）線１０９にゲートする。
（０：４）をＳＴＯＲＡＧＥ ＫＥＹ（０：４）線１０
９にゲートする。ＳＬＯＴ１−Ｋ０＝１はスロット１
Ｋ０（０：４）をＳＴＯＲＡＧＥ ＫＥＹ（０：４）線
１０９にゲートする。ＳＬＯＴ０−Ｋ１＝１はスロット
０ Ｋ１（０：４）をＳＴＯＲＡＧＥ ＫＥＹ（０：
４）線１０９にゲートする。ＳＬＯＴ１−Ｋ１＝１はス
ロット１ Ｋ１（０：４）をＳＴＯＲＡＧＥ ＫＥＹ
（０：４）線１０９にゲートする。ＳＬＯＴ０−Ｋ２＝
１はスロット０ Ｋ２（０：４）をＳＴＯＲＡＧＥ Ｋ
ＥＹ（０：４）線１０９にゲートする。ＳＬＯＴ１−Ｋ
２＝１はスロット１ Ｋ２（０：４）をＳＴＯＲＡＧＥ
ＫＥＹ（０：４）線１０９にゲートする。ＳＬＯＴ０
−Ｋ３＝１はスロット０ Ｋ３（０：４）をＳＴＯＲＡ
ＧＥ ＫＥＹ（０：４）線１０９にゲートする。ＳＬＯ
Ｔ１−Ｋ３＝１はスロット１ Ｋ３（０：４）をＳＴＯ
ＲＡＧＥＫＥＹ（０：４）線１０９にゲートする。
【００３５】表１の第１行に示すように、ＳＬＯＴ０−
ＭＡＴＣＨ＝０で、かつＳＬＯＴ１−ＭＡＴＣＨ＝０で
ある場合、複数ページキーキャッシュミスが生じ、内容
ＳＴＯＲＡＧＥ ＫＥＹ（０：４）線１０９は無効にな
る。そして、キーキャッシュ制御装置３１７は、相互接
続ネットワークを介してインタリーブドキーメモリ１１
６に至る信号線３２４上のＦＥＴＣＨ−ＫＥＹＳ信号
を、信号線１１４上のＡＡ（０：１７）と共にアサート
することになる。４つの記憶キーは上述したようにイン
タリーブドキーメモリのアドレスＡＡ（０：１７）から
読み出されることになる。読み出されたキーは信号線１
１５を介して相互接続ネットワーク１１３に転送され、
ついで、複数ページキーキャッシュ１１０に信号線１１
２を介して転送される。そして、キーキャッシュ制御装
置３１７はＡＡ（１７）によりアドレス指定されたセッ
トの２つのスロットのうちの１つからエントリを選択
し、その選択されたエントリにＢＡ（０：１６）＝ＡＡ
（０：１６）と、信号線１１２上の４つの記憶キーをロ
ードし、そのエントリにＶ＝１をセットすることにな
る。キーキャッシュ制御装置３１７は信号ＬＯＡＤ−Ｓ
ＬＯＴ０を出力し、ＳＬＯＴ０−ＶＡＬＩＤによりスロ
ット０のエントリをロードし、Ｖビットを１に等しくす
る。出力信号ＬＯＡＤ−ＳＬＯＴ１およびＳＬＯＴ１−
ＶＡＬＩＤにより、スロット１のエントリをロードし、
Ｖビットを１に等しくする。エントリがロードされ妥当
性が検査されると、複数ページキーキャッシュ１１０は
初期アクセスと同様にして再アクセスされ、信号線１０
９を介して、記憶キーを、ＡＡ（０：１９）によりアド
レス指定されたページに対して、変換装置に供給する。
ＡＡ（１７）によりアドレス指定されたセットの２つの
スロットのいずれかにどのエントリをロードするかの選
択は、次の２つのステップによる。
ＭＡＴＣＨ＝０で、かつＳＬＯＴ１−ＭＡＴＣＨ＝０で
ある場合、複数ページキーキャッシュミスが生じ、内容
ＳＴＯＲＡＧＥ ＫＥＹ（０：４）線１０９は無効にな
る。そして、キーキャッシュ制御装置３１７は、相互接
続ネットワークを介してインタリーブドキーメモリ１１
６に至る信号線３２４上のＦＥＴＣＨ−ＫＥＹＳ信号
を、信号線１１４上のＡＡ（０：１７）と共にアサート
することになる。４つの記憶キーは上述したようにイン
タリーブドキーメモリのアドレスＡＡ（０：１７）から
読み出されることになる。読み出されたキーは信号線１
１５を介して相互接続ネットワーク１１３に転送され、
ついで、複数ページキーキャッシュ１１０に信号線１１
２を介して転送される。そして、キーキャッシュ制御装
置３１７はＡＡ（１７）によりアドレス指定されたセッ
トの２つのスロットのうちの１つからエントリを選択
し、その選択されたエントリにＢＡ（０：１６）＝ＡＡ
（０：１６）と、信号線１１２上の４つの記憶キーをロ
ードし、そのエントリにＶ＝１をセットすることにな
る。キーキャッシュ制御装置３１７は信号ＬＯＡＤ−Ｓ
ＬＯＴ０を出力し、ＳＬＯＴ０−ＶＡＬＩＤによりスロ
ット０のエントリをロードし、Ｖビットを１に等しくす
る。出力信号ＬＯＡＤ−ＳＬＯＴ１およびＳＬＯＴ１−
ＶＡＬＩＤにより、スロット１のエントリをロードし、
Ｖビットを１に等しくする。エントリがロードされ妥当
性が検査されると、複数ページキーキャッシュ１１０は
初期アクセスと同様にして再アクセスされ、信号線１０
９を介して、記憶キーを、ＡＡ（０：１９）によりアド
レス指定されたページに対して、変換装置に供給する。
ＡＡ（１７）によりアドレス指定されたセットの２つの
スロットのいずれかにどのエントリをロードするかの選
択は、次の２つのステップによる。
【００３６】１．いずれかのエントリがＶ＝０を有する
場合、Ｖ＝０を有するエントリをロードする。
場合、Ｖ＝０を有するエントリをロードする。
【００３７】２．いずれのエントリもＶ＝０がない場
合、エントリ置換回路による含意演算されたエントリを
ロードする。
合、エントリ置換回路による含意演算されたエントリを
ロードする。
【００３８】エントリ置換回路は、図示しないが、ＬＲ
Ｕ（ｌｅａｓｔ−ｒｅｃｅｎｔｌｙ−ｕｓｅｄ）置換
や、無作為置換のような、この分野では普通に採用され
ている任意の連想記憶エントリ置換アルゴリズムを用い
て、２つのエントリから選択することができる。
Ｕ（ｌｅａｓｔ−ｒｅｃｅｎｔｌｙ−ｕｓｅｄ）置換
や、無作為置換のような、この分野では普通に採用され
ている任意の連想記憶エントリ置換アルゴリズムを用い
て、２つのエントリから選択することができる。
【００３９】最初に、複数ページキーキャッシュ１１０
のＶビットは全て０にセットされる。このことは、置換
アルゴリズムとともに、ＳＬＯＴ０−ＭＡＴＣＨおよび
ＳＬＯＴ１−ＭＡＴＣＨは同時に決して１にならないこ
とを保証する。
のＶビットは全て０にセットされる。このことは、置換
アルゴリズムとともに、ＳＬＯＴ０−ＭＡＴＣＨおよび
ＳＬＯＴ１−ＭＡＴＣＨは同時に決して１にならないこ
とを保証する。
【００４０】以上、本発明の好ましい実施例を説明した
が、特許請求の範囲を逸脱しないで種々の改良を行うこ
とができることは当業者にとって当然である。これらの
特許請求の範囲は最初に開示された発明に対する適正な
保護を維持するものとする。
が、特許請求の範囲を逸脱しないで種々の改良を行うこ
とができることは当業者にとって当然である。これらの
特許請求の範囲は最初に開示された発明に対する適正な
保護を維持するものとする。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、記憶キー取り出し待ち時間
を軽減させることができる。
上記のように構成したので、記憶キー取り出し待ち時間
を軽減させることができる。
【図１】本発明に係るディジタルコンピュータシステム
の一部の代表的な例を示すブロック図である。
の一部の代表的な例を示すブロック図である。
【図２】ESA/370 アーキテクチャ定義による記憶キーを
示す略図である。
示す略図である。
【図３】図１に示すコンピュータシステムで用いること
ができるインタリーブドキーメモリと、複数ページキー
キャッシュの代表例の一部の内部構造を詳細に示すブロ
ック図である。
ができるインタリーブドキーメモリと、複数ページキー
キャッシュの代表例の一部の内部構造を詳細に示すブロ
ック図である。
【図４】図３に示す複数ページキーキャッシュの代表例
の残部の内部構造を詳細に示すブロック図である。
の残部の内部構造を詳細に示すブロック図である。
【図５】図３と図４の配置を示す図である。
１０１ 命令処理装置 １０３ ＴＬＢ １０７ 変換装置 １１０ 複数ページキーキャッシュ １１３ 相互接続ネットワーク １１６ インタリーブドキーメモリ １１７ メモリ管理装置
Claims (4)
- 【請求項１】 複数の記憶保護キーと、 記憶保護キーを記憶する第１記憶機構であって、前記複
数の記憶保護キーを並列にアクセスすることができる第
１記憶機構と、 該第１記憶機構に結合され、前記複数記憶保護キーを前
記第１記憶機構から受信し、前記複数の記憶保護キーを
記憶し、しかも、前記記憶された複数保護キーのうちの
１つを検索する第２記憶機構と、 該第２記憶機構はメモリ管理装置に結合されており、 前記メモリ管理装置は、記憶保護キーを要求し、かつ、
前記メモリ管理装置の要求があると直ちに、前記第２記
憶機構に記憶されている複数保護キーのうちの１つを受
信する手段を有することを特徴とするディジタルコンピ
ュータシステム。 - 【請求項２】 前記第１記憶機構はインタリーブド・ラ
ンダム・アクセス・メモリ・バンクよりなり、該インタ
リーブド・ランダム・アクセス・メモリ・バンクに並列
にアクセスすることができることを特徴とする請求項１
に記載のディジタルコンピュータシステム。 - 【請求項３】 前記第２記憶機構はキャッシュであるこ
とを特徴とする請求項２に記載のディジタルコンピュー
タシステム。 - 【請求項４】 前記メモリ管理装置はアドレス変換バッ
ファとアドレス変換装置をさらに備え、 前記アドレス変換バッファはアドレス変換バッファエン
トリの中央記憶ページに対して前記記憶保護キーのコピ
ーを記憶し、 前記アドレス変換装置はアドレス変換バッファミスが生
じたとき、前記中央記憶アドレスと記憶保護キーを前記
アドレス変換バッファに供給し、 前記アドレス変換装置は、前記第２記憶機構が前記記憶
保護キーを予め記憶したとき、前記記憶保護キーを前記
第２記憶機構から受信し、 前記第２記憶機構は、前記記憶機構が前記記憶保護キー
を予め記憶しなかったとき、前記第１記憶機構から受信
された前記複数記憶保護キーのうちの１つとして、記憶
保護キーを受信することを特徴とする請求項３に記載の
ディジタルコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US88351692A | 1992-05-15 | 1992-05-15 | |
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|---|---|
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Family
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Family Applications (1)
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|---|---|---|---|
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Country Status (2)
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