JP2553274B2 - 高速データ・アクセス・システム - Google Patents
高速データ・アクセス・システムInfo
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- 238000000034 method Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 7
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般にコンピュータ・シ
ステムに関し、更に詳しくはコンピュータ・プロセッサ
による中間インページ・バッファ及びキャッシュ・メモ
リを介する主メモリからのデータの高速アクセスを扱
う。
ステムに関し、更に詳しくはコンピュータ・プロセッサ
による中間インページ・バッファ及びキャッシュ・メモ
リを介する主メモリからのデータの高速アクセスを扱
う。
【０００２】
【従来の技術】コンピュータ・システムはしばしば数メ
ガバイトの記憶容量を有するＲＡＭ或いはＲＯＭなどの
大容量主メモリを組み込む。こうしたコンピュータ・シ
ステム内のプロセッサのスピードは典型的にはデータが
主メモリからアクセス或いはフェッチされるレートより
も速い。主メモリからのデータのフェッチは比較的遅
い。なぜなら、主メモリが非常に大容量であるために法
外なコストを回避するために、比較的高価でない半導体
技術が使用されているからである。例えば、大容量主メ
モリはダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）技術を利用するが、今日使用可能なより高速で
高価な技術はスタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）である。また、利用される技術には関係
なく、大容量メモリをアクセスする際には固有の遅延が
伴う。
ガバイトの記憶容量を有するＲＡＭ或いはＲＯＭなどの
大容量主メモリを組み込む。こうしたコンピュータ・シ
ステム内のプロセッサのスピードは典型的にはデータが
主メモリからアクセス或いはフェッチされるレートより
も速い。主メモリからのデータのフェッチは比較的遅
い。なぜなら、主メモリが非常に大容量であるために法
外なコストを回避するために、比較的高価でない半導体
技術が使用されているからである。例えば、大容量主メ
モリはダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）技術を利用するが、今日使用可能なより高速で
高価な技術はスタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）である。また、利用される技術には関係
なく、大容量メモリをアクセスする際には固有の遅延が
伴う。
【０００３】コンピュータ・システムのコストを著しく
アップさせること無くコンピュータ・プロセッサが主メ
モリからデータをアクセスするレートを高速化する１つ
の技術に、主メモリとプロセッサの間にキャッシュ・メ
モリを提供することが上げられる。キャッシュ・メモリ
は比較的低容量のメモリであり、最近の最高速技術（こ
れは記憶単位では主メモリよりも高価である）を利用す
る。また、キャッシュ・メモリと主メモリとの間にも低
容量の高速バッファを設け、データ転送に関与させる場
合もある。
アップさせること無くコンピュータ・プロセッサが主メ
モリからデータをアクセスするレートを高速化する１つ
の技術に、主メモリとプロセッサの間にキャッシュ・メ
モリを提供することが上げられる。キャッシュ・メモリ
は比較的低容量のメモリであり、最近の最高速技術（こ
れは記憶単位では主メモリよりも高価である）を利用す
る。また、キャッシュ・メモリと主メモリとの間にも低
容量の高速バッファを設け、データ転送に関与させる場
合もある。
【０００４】キャッシュ・メモリは通常プロセッサには
ローカルであり、主メモリの内容の時間的に変化するサ
ブセットを含む。キャッシュ・メモリは局所性の原理か
らその性能を引き出す。この原理に従えば、短時間の内
にプロセッサにより要求されるデータは時間的及び空間
的に集合される傾向がある。換言すれば、近い将来要求
されるデータがプロセッサにより最近使用されたか、或
いはプロセッサにより最近使用されたデータの近傍に配
置された可能性を有する。実際に、キャッシュ・メモリ
は主メモリ内に記憶されるデータの小部分を含み、通常
のシステム状態の下では著しく高速な“ヒット”レート
を有する。従って、何れの時においてもプロセッサによ
り要求される可能性が最も高いデータが一時的にキャッ
シュ・メモリ内に記憶され、キャッシュ・メモリの高速
性はプロセッサのそれと適合する。
ローカルであり、主メモリの内容の時間的に変化するサ
ブセットを含む。キャッシュ・メモリは局所性の原理か
らその性能を引き出す。この原理に従えば、短時間の内
にプロセッサにより要求されるデータは時間的及び空間
的に集合される傾向がある。換言すれば、近い将来要求
されるデータがプロセッサにより最近使用されたか、或
いはプロセッサにより最近使用されたデータの近傍に配
置された可能性を有する。実際に、キャッシュ・メモリ
は主メモリ内に記憶されるデータの小部分を含み、通常
のシステム状態の下では著しく高速な“ヒット”レート
を有する。従って、何れの時においてもプロセッサによ
り要求される可能性が最も高いデータが一時的にキャッ
シュ・メモリ内に記憶され、キャッシュ・メモリの高速
性はプロセッサのそれと適合する。
【０００５】従来技術によれば、プロセッサにより主メ
モリから要求される最も最近のデータが、プロセッサへ
のデータ転送と同時にキャッシュ・メモリ内に記憶され
る。主メモリ内において要求されるデータの近傍に配置
される他のデータもまた、キャッシュ・メモリに転送さ
れる。プロセッサによるこのデータに対する連続的な要
求により、主メモリをアクセスする必要性なしに、高速
キャッシュ・メモリからプロセッサに直接データが転送
される。オペレーション中にプロセッサがデータを要求
すると、別のメモリ内に配置されてキャッシュ・メモリ
と関係するディレクトリが検索される。この検索により
データがキャッシュ・メモリ内に記憶されていると判断
されるとヒットが発生し、データがキャッシュ・メモリ
からプロセッサに１或いは２プロセッサ・サイクルで転
送される。しかし、要求されたデータが現在キャッシュ
・メモリ内に記憶されていない場合は、“ミス”が発生
し、データは他の近接するデータと共に主メモリから検
索される。
モリから要求される最も最近のデータが、プロセッサへ
のデータ転送と同時にキャッシュ・メモリ内に記憶され
る。主メモリ内において要求されるデータの近傍に配置
される他のデータもまた、キャッシュ・メモリに転送さ
れる。プロセッサによるこのデータに対する連続的な要
求により、主メモリをアクセスする必要性なしに、高速
キャッシュ・メモリからプロセッサに直接データが転送
される。オペレーション中にプロセッサがデータを要求
すると、別のメモリ内に配置されてキャッシュ・メモリ
と関係するディレクトリが検索される。この検索により
データがキャッシュ・メモリ内に記憶されていると判断
されるとヒットが発生し、データがキャッシュ・メモリ
からプロセッサに１或いは２プロセッサ・サイクルで転
送される。しかし、要求されたデータが現在キャッシュ
・メモリ内に記憶されていない場合は、“ミス”が発生
し、データは他の近接するデータと共に主メモリから検
索される。
【０００６】時折、ミスに続いて主メモリからキャッシ
ュ・メモリに転送されるデータ量は１ラインのデータで
あり、これには要求されたデータと同データの近傍に配
置される追加データを含む。キャッシュ・メモリが主メ
モリから１ライン・データをフェッチすると、主メモリ
“ライン・フェッチ”或いは“インページ”オペレーシ
ョンが発生する。プロセッサによる変更の後、キャッシ
ュ・メモリ内に新たなライン・データ用の空間を確保す
るために、１ライン・データがキャッシュ・メモリから
主メモリに戻されると、“ライン・キャストアウト”或
いは“アウトページ”オペレーションが発生する。
ュ・メモリに転送されるデータ量は１ラインのデータで
あり、これには要求されたデータと同データの近傍に配
置される追加データを含む。キャッシュ・メモリが主メ
モリから１ライン・データをフェッチすると、主メモリ
“ライン・フェッチ”或いは“インページ”オペレーシ
ョンが発生する。プロセッサによる変更の後、キャッシ
ュ・メモリ内に新たなライン・データ用の空間を確保す
るために、１ライン・データがキャッシュ・メモリから
主メモリに戻されると、“ライン・キャストアウト”或
いは“アウトページ”オペレーションが発生する。
【０００７】１ライン・データは典型的にはキャッシュ
・メモリと主メモリとの間のバス幅の４−１６倍の長さ
を有する。従って、主メモリとキャッシュ・メモリ間の
多重データ転送が１ライン・データを転送するために要
求され、１ライン・データのインページングはバスの制
限により多少の時間を要する。前述のように、従来よ
り、プロセッサにより要求される１ライン内の特定のデ
ータを主メモリからプロセッサに直接転送することが知
られている。その際、プロセッサは完全な１ライン分の
データが最初にキャッシュ・メモリに転送されるのを待
たず、同データ処理を実行できる。この従来システムに
おいては、主メモリからプロセッサへの直接転送の直後
に、このラインの残り部分がキャッシュ・メモリ内にイ
ンページされる。
・メモリと主メモリとの間のバス幅の４−１６倍の長さ
を有する。従って、主メモリとキャッシュ・メモリ間の
多重データ転送が１ライン・データを転送するために要
求され、１ライン・データのインページングはバスの制
限により多少の時間を要する。前述のように、従来よ
り、プロセッサにより要求される１ライン内の特定のデ
ータを主メモリからプロセッサに直接転送することが知
られている。その際、プロセッサは完全な１ライン分の
データが最初にキャッシュ・メモリに転送されるのを待
たず、同データ処理を実行できる。この従来システムに
おいては、主メモリからプロセッサへの直接転送の直後
に、このラインの残り部分がキャッシュ・メモリ内にイ
ンページされる。
【０００８】Thomas L.Jeremiahによる欧州特許出願第
８８１１０６９６.７号（公開第３０４５８７Ａ２号）
は主メモリからキャッシュ・メモリへのデータのローデ
ィングに割り込むためのシステムについて開示してい
る。主メモリとキャッシュ・メモリとの間にバッファ装
置が接続され、キャッシュ・メモリにロードされるデー
タをバッファリングする。このバッファは主メモリから
連続的にデータを受け取り、キャッシュ・メモリがプロ
セッサによりアクセスされない限り、このデータをキャ
ッシュ・メモリに連続的に転送する。主メモリからキャ
ッシュ・メモリへのデータ転送が完了する以前に、プロ
セッサはキャッシュ・メモリからデータをアクセスでき
る。インページ・バッファ（ＩＰＢ）からのデータもま
た、プロセッサに至るバスを介してマルチプレクサを通
じてゲートされ、キャッシュ・メモリに未だ書き込まれ
ていないデータへのアクセスを高速化する。実際に、デ
ータ・レジスタからプロセッサへ直接バイパスされる最
初のアクセスを除けば、キャッシュ・ラインが完全にキ
ャッシュ・メモリに書き込まれ、ディレクトリが有効と
記されるまで、インページされるキャッシュ・ラインか
らの全てのデータはインページ・バッファから獲得され
る。
８８１１０６９６.７号（公開第３０４５８７Ａ２号）
は主メモリからキャッシュ・メモリへのデータのローデ
ィングに割り込むためのシステムについて開示してい
る。主メモリとキャッシュ・メモリとの間にバッファ装
置が接続され、キャッシュ・メモリにロードされるデー
タをバッファリングする。このバッファは主メモリから
連続的にデータを受け取り、キャッシュ・メモリがプロ
セッサによりアクセスされない限り、このデータをキャ
ッシュ・メモリに連続的に転送する。主メモリからキャ
ッシュ・メモリへのデータ転送が完了する以前に、プロ
セッサはキャッシュ・メモリからデータをアクセスでき
る。インページ・バッファ（ＩＰＢ）からのデータもま
た、プロセッサに至るバスを介してマルチプレクサを通
じてゲートされ、キャッシュ・メモリに未だ書き込まれ
ていないデータへのアクセスを高速化する。実際に、デ
ータ・レジスタからプロセッサへ直接バイパスされる最
初のアクセスを除けば、キャッシュ・ラインが完全にキ
ャッシュ・メモリに書き込まれ、ディレクトリが有効と
記されるまで、インページされるキャッシュ・ラインか
らの全てのデータはインページ・バッファから獲得され
る。
【０００９】米国特許第４９５３０７７号はプロセッサ
２２、主メモリ１２、及びキャッシュ・メモリ１４から
構成されるＩＢＭ４３８１コンピュータ・システム（MO
DEL２３、２４、９１及び９２）を開示している。クロ
ック２０を含む制御装置１８は主メモリ１２からキャッ
シュ・メモリ１４への直接データ転送を制御し、制御装
置２６は関連するクロック２８と共にキャッシュ・メモ
リ１４とプロセッサ２２との間のデータ転送を制御す
る。
２２、主メモリ１２、及びキャッシュ・メモリ１４から
構成されるＩＢＭ４３８１コンピュータ・システム（MO
DEL２３、２４、９１及び９２）を開示している。クロ
ック２０を含む制御装置１８は主メモリ１２からキャッ
シュ・メモリ１４への直接データ転送を制御し、制御装
置２６は関連するクロック２８と共にキャッシュ・メモ
リ１４とプロセッサ２２との間のデータ転送を制御す
る。
【００１０】従来技術によるＩＢＭ４３８１コンピュー
タ・システム（MODEL ２３、２４、９１及び９２）で
は、１ラインが完全に主メモリからキャッシュ・メモリ
にロードされるまで、コンピュータ・プロセッサはキャ
ッシュ・メモリをアクセスできなかった。このコンピュ
ータ・システムは“高速転送モード”（ＦＴＭ）と称さ
れるインページ／アウトページ制御シーケンスを実行
し、このモードにおいてはコンピュータ・プロセッサ及
びメモリ・データ転送は異なるセットのクロックにより
動作する。米国特許第４９５３０７７号のクロック２０
及び２８は異なるサイクル・タイムを有する。
タ・システム（MODEL ２３、２４、９１及び９２）で
は、１ラインが完全に主メモリからキャッシュ・メモリ
にロードされるまで、コンピュータ・プロセッサはキャ
ッシュ・メモリをアクセスできなかった。このコンピュ
ータ・システムは“高速転送モード”（ＦＴＭ）と称さ
れるインページ／アウトページ制御シーケンスを実行
し、このモードにおいてはコンピュータ・プロセッサ及
びメモリ・データ転送は異なるセットのクロックにより
動作する。米国特許第４９５３０７７号のクロック２０
及び２８は異なるサイクル・タイムを有する。
【００１１】
【発明が解決しようとする課題】本発明の目的はコンピ
ュータ・プロセッサによる主メモリ・データのアクセス
・スピードを改善することである。
ュータ・プロセッサによる主メモリ・データのアクセス
・スピードを改善することである。
【００１２】本発明の別の目的は、プロセッサ及び主メ
モリが最高速で動作できるようにコンピュータ・プロセ
ッサによる主メモリ・データへのアクセスを提供するこ
とである。
モリが最高速で動作できるようにコンピュータ・プロセ
ッサによる主メモリ・データへのアクセスを提供するこ
とである。
【００１３】
【課題を解決するための手段】本発明はデータ・プロセ
ッサ、主メモリ、キャッシュ・メモリ及びインページ・
バッファにより構成されるコンピュータ・システムに適
用される。キャッシュ・メモリは主メモリに接続され
て、そこからデータを受信し、またプロセッサに接続さ
れて、それに対してデータを転送する。インページ・バ
ッファは主メモリに接続されて、そこからデータを受信
し、またキャッシュ・メモリに接続されて、それにデー
タを転送し、更にプロセッサに接続されてデータを転送
する。ブロック或いはラインの一部のデータがインペー
ジ・バッファをバイパスして最初にキャッシュ・メモリ
に転送され、プロセッサはプロセッサ自身が必要とする
データへのアクセスを瞬時に行う。ブロック或いはライ
ンの残りのデータは引き続きインページ・バッファに転
送され、プロセッサはインページ・バッファの内容をア
クセスする。その後、別のインページ・オペレーション
の開始時点にインページ・バッファの内容はキャッシュ
・メモリに転送される。
ッサ、主メモリ、キャッシュ・メモリ及びインページ・
バッファにより構成されるコンピュータ・システムに適
用される。キャッシュ・メモリは主メモリに接続され
て、そこからデータを受信し、またプロセッサに接続さ
れて、それに対してデータを転送する。インページ・バ
ッファは主メモリに接続されて、そこからデータを受信
し、またキャッシュ・メモリに接続されて、それにデー
タを転送し、更にプロセッサに接続されてデータを転送
する。ブロック或いはラインの一部のデータがインペー
ジ・バッファをバイパスして最初にキャッシュ・メモリ
に転送され、プロセッサはプロセッサ自身が必要とする
データへのアクセスを瞬時に行う。ブロック或いはライ
ンの残りのデータは引き続きインページ・バッファに転
送され、プロセッサはインページ・バッファの内容をア
クセスする。その後、別のインページ・オペレーション
の開始時点にインページ・バッファの内容はキャッシュ
・メモリに転送される。
【００１４】本発明によれば、プロセッサは１つのセッ
トのクロックによりキャッシュ・メモリ内のデータをア
クセスし、一方、ライン或いはブロック・データの残り
は別のセットのクロックによりインページ・バッファに
転送される。これらの２つのセットのクロックは、プロ
セッサのオペレーション及び主メモリとキャッシュ・メ
モリとの間のデータ転送を最適化するために必要とな
る。
トのクロックによりキャッシュ・メモリ内のデータをア
クセスし、一方、ライン或いはブロック・データの残り
は別のセットのクロックによりインページ・バッファに
転送される。これらの２つのセットのクロックは、プロ
セッサのオペレーション及び主メモリとキャッシュ・メ
モリとの間のデータ転送を最適化するために必要とな
る。
【００１５】本発明の別の特徴によれば、インページ・
バッファの内容がキャッシュ・メモリ内に転送される間
に、フェッチ・オペレーションがキャッシュ・メモリ内
で開始され、引き続くキャッシュ・メモリ及び上述のイ
ンページ・バッファへの転送のために別のブロック或い
はラインのデータをフェッチする。インページ・バッフ
ァからキャッシュ・メモリへのオーバラップ化データ転
送及び主メモリからの次のブロック或いはライン・デー
タのフェッチのために、データ・アクセス・システムは
更に最適化される。
バッファの内容がキャッシュ・メモリ内に転送される間
に、フェッチ・オペレーションがキャッシュ・メモリ内
で開始され、引き続くキャッシュ・メモリ及び上述のイ
ンページ・バッファへの転送のために別のブロック或い
はラインのデータをフェッチする。インページ・バッフ
ァからキャッシュ・メモリへのオーバラップ化データ転
送及び主メモリからの次のブロック或いはライン・デー
タのフェッチのために、データ・アクセス・システムは
更に最適化される。
【００１６】
【実施例】図を参照すると、同一の参照番号が全体を通
じて同じ構成要素に対して振られており、図１は本発明
によるデータ・アクセス・システム１０を示す。システ
ム１０ではプロセッサ２６が主メモリ２０からデータを
アクセスし、このシステムはインページ・バッファ１
２、キャッシュ・メモリ１４、メモリ・タイミング信号
或いはクロックのセット１６、プロセッサ・タイミング
信号或いはクロックのセット１８、キャッシュ／ＩＰＢ
制御装置５０及びクロック・セレクタ制御装置２７で構
成されている。
じて同じ構成要素に対して振られており、図１は本発明
によるデータ・アクセス・システム１０を示す。システ
ム１０ではプロセッサ２６が主メモリ２０からデータを
アクセスし、このシステムはインページ・バッファ１
２、キャッシュ・メモリ１４、メモリ・タイミング信号
或いはクロックのセット１６、プロセッサ・タイミング
信号或いはクロックのセット１８、キャッシュ／ＩＰＢ
制御装置５０及びクロック・セレクタ制御装置２７で構
成されている。
【００１７】実施例では、主メモリ２０はＤＲＡＭ技術
により構成され、インページ・バッファ１２はＳＲＡＭ
技術により、またキャッシュ・メモリ１４もＳＲＡＭ技
術により構成される。この例ではページ或いはライン・
データは８カッド・ワード長であり、インページ・バッ
ファ１２はトータル８個のロケーションの内の６個に６
カッド・ワードを記憶する。ここで各カッド・ワードは
１６バイト長である。残りの２つのロケーションはシス
テム・アドレス・ビットを直接使用し、インページ・バ
ッファをアクセスするために用意されている。最初にプ
ロセッサにより要求されるデータを含む２カッド・ワー
ドは、主メモリから読み出される予め定義されたページ
内のどこかに存在し、インページ・バッファ内の相当す
る２カッド・ワード位置は充填されていない。キャッシ
ュ・メモリ１４は４重連想キャッシュ、すなわち４列或
いはスロットに分割されている。各スロットは１６キロ
バイトのデータを記憶できる。
により構成され、インページ・バッファ１２はＳＲＡＭ
技術により、またキャッシュ・メモリ１４もＳＲＡＭ技
術により構成される。この例ではページ或いはライン・
データは８カッド・ワード長であり、インページ・バッ
ファ１２はトータル８個のロケーションの内の６個に６
カッド・ワードを記憶する。ここで各カッド・ワードは
１６バイト長である。残りの２つのロケーションはシス
テム・アドレス・ビットを直接使用し、インページ・バ
ッファをアクセスするために用意されている。最初にプ
ロセッサにより要求されるデータを含む２カッド・ワー
ドは、主メモリから読み出される予め定義されたページ
内のどこかに存在し、インページ・バッファ内の相当す
る２カッド・ワード位置は充填されていない。キャッシ
ュ・メモリ１４は４重連想キャッシュ、すなわち４列或
いはスロットに分割されている。各スロットは１６キロ
バイトのデータを記憶できる。
【００１８】主メモリ・サブシステム１９（これは主メ
モリ２０を含む）はデータ・ライン２２を介してインペ
ージ・バッファ１２にデータを書き込むことができ、ま
たデータ・ライン２４を介してキャッシュ・メモリ１４
にもデータを書き込める。主メモリ２０からインページ
・バッファ１２及びキャッシュ・メモリ１４への全ての
データ転送は、メモリのセット・クロック或いは高速転
送クロック１６により時間管理される。プロセッサ２６
はインページ・バッファ１２からデータ・ライン２８を
介してデータを読み出し、キャッシュ・メモリ１４から
はデータ・ライン３０を介してデータを読み出すことが
できる。プロセッサ２６によるインページ・バッファ１
２及びキャッシュ・メモリ１４からのデータの全ての読
み出しは、プロセッサのセット・クロック或いは従来の
システム・クロック１８により時間管理される。詳細は
後述するが、キャッシュ／ＩＰＢ制御装置５０及びクロ
ック・セレクタ制御装置２７はインページ・バッファ１
２及びキャッシュ・メモリ１４に適切なクロックを提供
し、前述のデータ転送を時間管理する。また、本発明の
実施例では、メモリ（或いは高速転送）・クロックのサ
イクル・タイムはプロセッサ（或いは従来システム）・
クロックのサイクル・タイムよりも短い。プロセッサ・
サイクル・タイムは１プロセッサ・マイクロワードを実
行するためにプロセッサが要求する最小時間であり、メ
モリ・サイクル・タイムは主メモリ・レジスタから（図
２のＭＤＲレジスタ８８に）１対のダブル・ワードを転
送するのに要する時間である。異なるクロックの使用は
プロセッサ・オペレーション及びキャッシュ・メモリと
主メモリ間のデータ転送を最適化する。
モリ２０を含む）はデータ・ライン２２を介してインペ
ージ・バッファ１２にデータを書き込むことができ、ま
たデータ・ライン２４を介してキャッシュ・メモリ１４
にもデータを書き込める。主メモリ２０からインページ
・バッファ１２及びキャッシュ・メモリ１４への全ての
データ転送は、メモリのセット・クロック或いは高速転
送クロック１６により時間管理される。プロセッサ２６
はインページ・バッファ１２からデータ・ライン２８を
介してデータを読み出し、キャッシュ・メモリ１４から
はデータ・ライン３０を介してデータを読み出すことが
できる。プロセッサ２６によるインページ・バッファ１
２及びキャッシュ・メモリ１４からのデータの全ての読
み出しは、プロセッサのセット・クロック或いは従来の
システム・クロック１８により時間管理される。詳細は
後述するが、キャッシュ／ＩＰＢ制御装置５０及びクロ
ック・セレクタ制御装置２７はインページ・バッファ１
２及びキャッシュ・メモリ１４に適切なクロックを提供
し、前述のデータ転送を時間管理する。また、本発明の
実施例では、メモリ（或いは高速転送）・クロックのサ
イクル・タイムはプロセッサ（或いは従来システム）・
クロックのサイクル・タイムよりも短い。プロセッサ・
サイクル・タイムは１プロセッサ・マイクロワードを実
行するためにプロセッサが要求する最小時間であり、メ
モリ・サイクル・タイムは主メモリ・レジスタから（図
２のＭＤＲレジスタ８８に）１対のダブル・ワードを転
送するのに要する時間である。異なるクロックの使用は
プロセッサ・オペレーション及びキャッシュ・メモリと
主メモリ間のデータ転送を最適化する。
【００１９】プロセッサ２６がキャッシュ・メモリ１４
或いはインページ・メモリ１２内に見い出すことのでき
ないダブル・ワードのデータを要求すると、ダブル・ワ
ードを含む１ラインのデータが主メモリ２０からインペ
ージ・バッファ１２及びキャッシュ・メモリ１４に以下
に示す方法で転送される。要求データを含む２カッド・
ワードは最初にインページ・バッファをバイパスしてキ
ャッシュ・メモリに転送され、次にこのラインの残りの
６カッド・ワードがインページ・バッファに転送され
る。通常（図１に示す）、第１或いは第２のカッド・ワ
ード、ＱＷＡ或いはＱＷＢは要求データを含み、このシ
ナリオは後に詳しく説明される。しかし、別のカッド・
ワードＱＷＣ−ＱＷＨが当初要求されるデータを含む場
合には、カッド・ワードＱＷＡ及びＱＷＢの代わりにこ
のカッド・ワード及び近傍のワードが最初にキャッシュ
・メモリに転送される。実施例では、このラインの第１
カッド・ワードＱＷＡが最初に主メモリ２０からキャッ
シュ・メモリ１４にメモリ・クロック１６のセットによ
るタイミングに従って転送される。次に、別のカッド・
ワードＱＷＢが（主メモリ２０内の近傍のロケーション
から）キャッシュ・メモリ１４にメモリ・クロック１６
のセットによるタイミングに従い転送され、同一スロッ
ト内の近傍のキャッシュ・メモリ・アドレスに記憶され
る。次に、キャッシュ／ＩＰＢ制御装置５０及びクロッ
ク制御装置２７はメモリ・クロックのセットからキャッ
シュ・メモリ１４を解放し、キャッシュ・メモリ１４に
プロセッサ・クロック１８のセットを提供する。このよ
うにしてプロセッサ２６は残りの６カッド・ワードＱＷ
Ｃ−ＱＷＨの転送を待たずして、最近転送された２カッ
ド・ワードをアクセスすることが可能となる。プロセッ
サ２６が要求されるダブル・ワード及びキャッシュ・メ
モリ１４に丁度転送された第１及び第２カッド・ワード
からの別の３ダブル・ワードの内の何れかを処理する間
に、キャッシュ／ＩＰＢ制御装置５０及びクロック・セ
レクタ制御装置２７はメモリ・クロック１６のセットを
インページ・バッファに提供し、このラインの残りの６
カッド・ワードのデータが主メモリ２０からインページ
・バッファ１２に転送される。次に、キャッシュ／ＩＰ
Ｂ制御装置５０及びクロック制御装置２７はメモリ・ク
ロック１６のセットからインページ・バッファ１２を解
放し、インページ・バッファにプロセッサ・クロック１
８のセットを提供する。こうしてプロセッサ２６は既に
キャッシュ・メモリ１４内に記憶されている同じライン
の最初の２カッド・ワードと同様に、インページ・バッ
ファ内に記憶されるこのラインの後半の６カッド・ワー
ドのデータをアクセス及び処理することが可能となる。
或いはインページ・メモリ１２内に見い出すことのでき
ないダブル・ワードのデータを要求すると、ダブル・ワ
ードを含む１ラインのデータが主メモリ２０からインペ
ージ・バッファ１２及びキャッシュ・メモリ１４に以下
に示す方法で転送される。要求データを含む２カッド・
ワードは最初にインページ・バッファをバイパスしてキ
ャッシュ・メモリに転送され、次にこのラインの残りの
６カッド・ワードがインページ・バッファに転送され
る。通常（図１に示す）、第１或いは第２のカッド・ワ
ード、ＱＷＡ或いはＱＷＢは要求データを含み、このシ
ナリオは後に詳しく説明される。しかし、別のカッド・
ワードＱＷＣ−ＱＷＨが当初要求されるデータを含む場
合には、カッド・ワードＱＷＡ及びＱＷＢの代わりにこ
のカッド・ワード及び近傍のワードが最初にキャッシュ
・メモリに転送される。実施例では、このラインの第１
カッド・ワードＱＷＡが最初に主メモリ２０からキャッ
シュ・メモリ１４にメモリ・クロック１６のセットによ
るタイミングに従って転送される。次に、別のカッド・
ワードＱＷＢが（主メモリ２０内の近傍のロケーション
から）キャッシュ・メモリ１４にメモリ・クロック１６
のセットによるタイミングに従い転送され、同一スロッ
ト内の近傍のキャッシュ・メモリ・アドレスに記憶され
る。次に、キャッシュ／ＩＰＢ制御装置５０及びクロッ
ク制御装置２７はメモリ・クロックのセットからキャッ
シュ・メモリ１４を解放し、キャッシュ・メモリ１４に
プロセッサ・クロック１８のセットを提供する。このよ
うにしてプロセッサ２６は残りの６カッド・ワードＱＷ
Ｃ−ＱＷＨの転送を待たずして、最近転送された２カッ
ド・ワードをアクセスすることが可能となる。プロセッ
サ２６が要求されるダブル・ワード及びキャッシュ・メ
モリ１４に丁度転送された第１及び第２カッド・ワード
からの別の３ダブル・ワードの内の何れかを処理する間
に、キャッシュ／ＩＰＢ制御装置５０及びクロック・セ
レクタ制御装置２７はメモリ・クロック１６のセットを
インページ・バッファに提供し、このラインの残りの６
カッド・ワードのデータが主メモリ２０からインページ
・バッファ１２に転送される。次に、キャッシュ／ＩＰ
Ｂ制御装置５０及びクロック制御装置２７はメモリ・ク
ロック１６のセットからインページ・バッファ１２を解
放し、インページ・バッファにプロセッサ・クロック１
８のセットを提供する。こうしてプロセッサ２６は既に
キャッシュ・メモリ１４内に記憶されている同じライン
の最初の２カッド・ワードと同様に、インページ・バッ
ファ内に記憶されるこのラインの後半の６カッド・ワー
ドのデータをアクセス及び処理することが可能となる。
【００２０】局所性の原理に基づく典型的なシナリオに
おいては、プロセッサ２６はライン・データに含まれる
いくつかのダブル・ワードをアクセス及び処理し続け
る。これらのデータは最近キャッシュ・メモリ１４及び
インページ・バッファ１２に転送されたものである。し
かし、後にプロセッサ２６はキャッシュ・メモリ１４或
いはインページ・バッファ１２のどちらにも見い出すこ
とができないデータを要求する可能性がある。この時に
はプロセッサ２６はキャッシュ／ＩＰＢ制御装置５０に
インページ・バッファ１２の内容（ラインの後半の６カ
ッド・ワードのデータ）をキャッシュ・メモリ１４の同
じ列内の最初の２カッド・ワード、すなわちＱＷＡ及び
ＱＷＢの近傍の６カッド・ワード・ロケーションに（プ
ロセッサ・クロックのセットによるタイミングに従い）
転送を開始させる。これらの２カッド・ワードは主メモ
リからキャッシュ・メモリに直接転送されたものであ
る。これはインページ・バッファが１インページ・オペ
レーション分のデータしか収容できないために、インペ
ージ・バッファ１２への引き続く転送のための空間を形
成するために実施される。次に、この後半の６カッド・
ワードはキャッシュ・メモリ内のこれらのロケーション
に既に書き込まれている以前のカッド・ワードをオーバ
ライトする。後半の６カッド・ワードがインページ・バ
ッファからキャッシュ・メモリに転送される間に、主メ
モリ２０はプロセッサ２６により要求される新たなダブ
ル・ワードを含む別のライン・データのフェッチを開始
する。このフェッチ・オペレーションの間の及び以降の
主メモリからキャッシュ・メモリへのデータ転送は、メ
モリ・クロック１６のセットによるタイミングに従い実
行される。
おいては、プロセッサ２６はライン・データに含まれる
いくつかのダブル・ワードをアクセス及び処理し続け
る。これらのデータは最近キャッシュ・メモリ１４及び
インページ・バッファ１２に転送されたものである。し
かし、後にプロセッサ２６はキャッシュ・メモリ１４或
いはインページ・バッファ１２のどちらにも見い出すこ
とができないデータを要求する可能性がある。この時に
はプロセッサ２６はキャッシュ／ＩＰＢ制御装置５０に
インページ・バッファ１２の内容（ラインの後半の６カ
ッド・ワードのデータ）をキャッシュ・メモリ１４の同
じ列内の最初の２カッド・ワード、すなわちＱＷＡ及び
ＱＷＢの近傍の６カッド・ワード・ロケーションに（プ
ロセッサ・クロックのセットによるタイミングに従い）
転送を開始させる。これらの２カッド・ワードは主メモ
リからキャッシュ・メモリに直接転送されたものであ
る。これはインページ・バッファが１インページ・オペ
レーション分のデータしか収容できないために、インペ
ージ・バッファ１２への引き続く転送のための空間を形
成するために実施される。次に、この後半の６カッド・
ワードはキャッシュ・メモリ内のこれらのロケーション
に既に書き込まれている以前のカッド・ワードをオーバ
ライトする。後半の６カッド・ワードがインページ・バ
ッファからキャッシュ・メモリに転送される間に、主メ
モリ２０はプロセッサ２６により要求される新たなダブ
ル・ワードを含む別のライン・データのフェッチを開始
する。このフェッチ・オペレーションの間の及び以降の
主メモリからキャッシュ・メモリへのデータ転送は、メ
モリ・クロック１６のセットによるタイミングに従い実
行される。
【００２１】システム１０から次に述べるような利点が
得られる。プロセッサにより即座に要求されるデータ
は、プロセッサによるデータ・アクセスを早めるために
インページ・バッファをバイパスして主メモリからキャ
ッシュ・メモリに書き込まれる。また、（一方のクロッ
クのセットにより）インページ・オペレーションがイン
ページ・バッファに対して完了する間に、プロセッサは
キャッシュ・メモリ内の要求データを（他方のクロック
のセットにより）アクセスできる。これらの２つのクロ
ックのセットはプロセッサ及び主メモリのオペレーショ
ンを最適化する。すなわち、キャッシュ・メモリへのデ
ータ転送はプロセッサ・オペレーションよりも速いクロ
ック・サイクルで最適に作用する。更に、インページ・
バッファ内の後半のライン・データのキャッシュ・メモ
リへの引き続く転送は、主メモリからの次のライン・デ
ータのフェッチとオーバラップされ、データ・アクセス
及び転送プロセスをより最適化する。
得られる。プロセッサにより即座に要求されるデータ
は、プロセッサによるデータ・アクセスを早めるために
インページ・バッファをバイパスして主メモリからキャ
ッシュ・メモリに書き込まれる。また、（一方のクロッ
クのセットにより）インページ・オペレーションがイン
ページ・バッファに対して完了する間に、プロセッサは
キャッシュ・メモリ内の要求データを（他方のクロック
のセットにより）アクセスできる。これらの２つのクロ
ックのセットはプロセッサ及び主メモリのオペレーショ
ンを最適化する。すなわち、キャッシュ・メモリへのデ
ータ転送はプロセッサ・オペレーションよりも速いクロ
ック・サイクルで最適に作用する。更に、インページ・
バッファ内の後半のライン・データのキャッシュ・メモ
リへの引き続く転送は、主メモリからの次のライン・デ
ータのフェッチとオーバラップされ、データ・アクセス
及び転送プロセスをより最適化する。
【００２２】次に図２を参照しながら、データ・アクセ
ス・システム１０の回路について更に詳細に説明する。
後に詳述されるように、キャッシュ／ＩＰＢ制御装置５
０及びクロック・セレクタ制御装置２７はプロセッサ・
クロックのセットをインページ・バッファ１２及びキャ
ッシュ・メモリ１４に提供し、一方、プロセッサ２６は
キャッシュ・メモリ１４或いはインページ・バッファ１
２に在中するデータを処理するか、或いは主メモリ２０
内に記憶される他のデータを要求せずに他の作業を行
う。プロセッサ２６、プロセッサ／メモリ・インタフェ
ース制御装置（６０）、アドレス・レジスタ／アドレス
変換ユニット（５３）及びキャッシュ／ＩＰＢディレク
トリ制御装置６２は常にプロセッサ・クロックを使用す
る。プロセッサがデータを要求すると、プロセッサはデ
ータ読出し要求をプロセッサ／メモリ・インタフェース
制御装置（６０）に送り、要求データの仮想アドレスを
アドレス・レジスタ／アドレス変換器５３に送る。変換
器５３はアドレス変換ルック・アサイド・バッファ・テ
ーブルを含み、最初の２０ビットが（変換ルック・アサ
イド・バッファ・テーブルから）この要求データが主メ
モリ２０内に見い出せることを示すと、アドレス・レジ
スタ／アドレス変換器は仮想アドレスを主メモリ２０内
のデータの絶対アドレスを示す２６ビット絶対アドレス
（アドレスビット６から３１）に変換する。２６ビット
だけが実施例において使用される理由は、これが主メモ
リの容量に相当するからである。この絶対アドレスはキ
ャッシュ／ＩＰＢディレクトリ制御装置６２に送られ、
要求データがキャッシュ・メモリ或いはインページ・バ
ッファ内で発見されるかどうか判断する。キャッシュ／
ＩＰＢディレクトリは現在キャッシュ・メモリ及びイン
ページ・バッファに含まれる全てのデータのリスト或い
はディレクトリを含んでいる。キャッシュ／ＩＰＢディ
レクトリは４列に分かれており、各列は１２８入力を保
持する。各入力はアドレス・ビット１８−２４を使用し
てアドレスされる。各入力はアドレス・ビット６−１７
で構成される１２ビットのアドレスと入力のステータス
（有効、無効、変更済み、オフ・ライン）を示す他の制
御ビットを含む。これらの１２ビット・アドレスは全１
２８バイト・ブロックのデータのアドレスを示し、これ
らはキャッシュに全て記憶されるか或いは一部がキャッ
シュ内に残りがインページ・バッファ内に記憶される。
次にキャッシュ／ＩＰＢディレクトリ制御装置６２は、
アドレス・ビット１８−２４を使用して４列のそれぞれ
に対応する入力を読み出し、（比較器５１により）アド
レス入力をアドレス・レジスタ／アドレス変換器からの
絶対アドレス・ビット６−１７と比較し、また各入力の
ステータスをテストする。もし比較結果が一致すると、
データがキャッシュ・メモリ１４或いはインページ・バ
ッファ１２内で発見されたことを示し、次のステップで
これらの内のどちらにデータが実際に含まれるかを判断
する。この判断はキャッシュ／ＩＰＢ制御装置５０によ
り次のように行われる。新たな１２８バイトのブロック
・ページ或いはラインが主メモリからインページ・バッ
ファ及びキャッシュ・メモリに転送されると（インペー
ジ・オペレーションとしても知られる）、キャッシュ／
ＩＰＢ制御装置５０内のレジスタ６４及び１４３（図
９）が、最も最近転送されたデータ・ブロック（これは
インページ・バッファ及びキャッシュ・メモリ間で分離
される）の絶対アドレスを含むキャッシュ／ＩＰＢディ
レクトリ内ロケーションを示す列及び行情報（アドレス
・ビット１８−２４）により更新される。キャッシュ／
ＩＰＢ制御装置５０はまた、アドレス・レジスタ／アド
レス変換器から絶対アドレス・ビット１８−２８を受け
取る（これらのビットは図９のレジスタ１０１及び７４
に記憶される）。キャッシュ・ディレクトリ制御装置に
おいて前述の比較結果が一致する場合は、キャッシュ・
ディレクトリ制御装置６２はキャッシュ制御装置５０
に、データ・アドレスを含むキャッシュ・ディレクトリ
列を知らせる。この列情報は（比較器１０７により）キ
ャッシュ／ＩＰＢ制御装置５０内のレジスタ６４と比較
される。制御装置５０は主メモリからキャッシュへの最
後のインページ・オペレーションで使用された列を含ん
でいる。更に、別の比較が（比較器１０９により）レジ
スタ１０１内のアドレス・ビット１８−２４とキャッシ
ュ制御装置内のレジスタ１４３（図９）の行情報との間
で行われる。キャッシュ制御装置は最後のインページ・
オペレーションからのアドレス・ビット１８−２４を含
む。どちらか一方の比較結果が不一致な場合には、デー
タは全てキャッシュ・メモリ１４に含まれることにな
る。また、両方の比較結果が一致する場合は、入力に一
致するキャッシュ・ディレクトリに関連する１２８バイ
トのブロック・データは、一部がキャッシュ・メモリ
に、また一部がインページ・バッファに配置され、更に
キャッシュ・メモリ或いはインページ・バッファのどち
らが実際にどのデータを含むかを決定するための分析が
更に行われなければならない。特に、４ダブル・ワード
（１ダブル・ワードは８バイト・データに相当する）は
キャッシュ・メモリに配置され、残りの１２ダブル・ワ
ードはインページ・バッファに配置される。各ダブル・
ワードはアドレス・ビット２５−２８により論理的にア
ドレス可能である。次に本発明の実施例において、これ
らのダブル・ワードが配置され、またアクセスされる様
子について説明する。
ス・システム１０の回路について更に詳細に説明する。
後に詳述されるように、キャッシュ／ＩＰＢ制御装置５
０及びクロック・セレクタ制御装置２７はプロセッサ・
クロックのセットをインページ・バッファ１２及びキャ
ッシュ・メモリ１４に提供し、一方、プロセッサ２６は
キャッシュ・メモリ１４或いはインページ・バッファ１
２に在中するデータを処理するか、或いは主メモリ２０
内に記憶される他のデータを要求せずに他の作業を行
う。プロセッサ２６、プロセッサ／メモリ・インタフェ
ース制御装置（６０）、アドレス・レジスタ／アドレス
変換ユニット（５３）及びキャッシュ／ＩＰＢディレク
トリ制御装置６２は常にプロセッサ・クロックを使用す
る。プロセッサがデータを要求すると、プロセッサはデ
ータ読出し要求をプロセッサ／メモリ・インタフェース
制御装置（６０）に送り、要求データの仮想アドレスを
アドレス・レジスタ／アドレス変換器５３に送る。変換
器５３はアドレス変換ルック・アサイド・バッファ・テ
ーブルを含み、最初の２０ビットが（変換ルック・アサ
イド・バッファ・テーブルから）この要求データが主メ
モリ２０内に見い出せることを示すと、アドレス・レジ
スタ／アドレス変換器は仮想アドレスを主メモリ２０内
のデータの絶対アドレスを示す２６ビット絶対アドレス
（アドレスビット６から３１）に変換する。２６ビット
だけが実施例において使用される理由は、これが主メモ
リの容量に相当するからである。この絶対アドレスはキ
ャッシュ／ＩＰＢディレクトリ制御装置６２に送られ、
要求データがキャッシュ・メモリ或いはインページ・バ
ッファ内で発見されるかどうか判断する。キャッシュ／
ＩＰＢディレクトリは現在キャッシュ・メモリ及びイン
ページ・バッファに含まれる全てのデータのリスト或い
はディレクトリを含んでいる。キャッシュ／ＩＰＢディ
レクトリは４列に分かれており、各列は１２８入力を保
持する。各入力はアドレス・ビット１８−２４を使用し
てアドレスされる。各入力はアドレス・ビット６−１７
で構成される１２ビットのアドレスと入力のステータス
（有効、無効、変更済み、オフ・ライン）を示す他の制
御ビットを含む。これらの１２ビット・アドレスは全１
２８バイト・ブロックのデータのアドレスを示し、これ
らはキャッシュに全て記憶されるか或いは一部がキャッ
シュ内に残りがインページ・バッファ内に記憶される。
次にキャッシュ／ＩＰＢディレクトリ制御装置６２は、
アドレス・ビット１８−２４を使用して４列のそれぞれ
に対応する入力を読み出し、（比較器５１により）アド
レス入力をアドレス・レジスタ／アドレス変換器からの
絶対アドレス・ビット６−１７と比較し、また各入力の
ステータスをテストする。もし比較結果が一致すると、
データがキャッシュ・メモリ１４或いはインページ・バ
ッファ１２内で発見されたことを示し、次のステップで
これらの内のどちらにデータが実際に含まれるかを判断
する。この判断はキャッシュ／ＩＰＢ制御装置５０によ
り次のように行われる。新たな１２８バイトのブロック
・ページ或いはラインが主メモリからインページ・バッ
ファ及びキャッシュ・メモリに転送されると（インペー
ジ・オペレーションとしても知られる）、キャッシュ／
ＩＰＢ制御装置５０内のレジスタ６４及び１４３（図
９）が、最も最近転送されたデータ・ブロック（これは
インページ・バッファ及びキャッシュ・メモリ間で分離
される）の絶対アドレスを含むキャッシュ／ＩＰＢディ
レクトリ内ロケーションを示す列及び行情報（アドレス
・ビット１８−２４）により更新される。キャッシュ／
ＩＰＢ制御装置５０はまた、アドレス・レジスタ／アド
レス変換器から絶対アドレス・ビット１８−２８を受け
取る（これらのビットは図９のレジスタ１０１及び７４
に記憶される）。キャッシュ・ディレクトリ制御装置に
おいて前述の比較結果が一致する場合は、キャッシュ・
ディレクトリ制御装置６２はキャッシュ制御装置５０
に、データ・アドレスを含むキャッシュ・ディレクトリ
列を知らせる。この列情報は（比較器１０７により）キ
ャッシュ／ＩＰＢ制御装置５０内のレジスタ６４と比較
される。制御装置５０は主メモリからキャッシュへの最
後のインページ・オペレーションで使用された列を含ん
でいる。更に、別の比較が（比較器１０９により）レジ
スタ１０１内のアドレス・ビット１８−２４とキャッシ
ュ制御装置内のレジスタ１４３（図９）の行情報との間
で行われる。キャッシュ制御装置は最後のインページ・
オペレーションからのアドレス・ビット１８−２４を含
む。どちらか一方の比較結果が不一致な場合には、デー
タは全てキャッシュ・メモリ１４に含まれることにな
る。また、両方の比較結果が一致する場合は、入力に一
致するキャッシュ・ディレクトリに関連する１２８バイ
トのブロック・データは、一部がキャッシュ・メモリ
に、また一部がインページ・バッファに配置され、更に
キャッシュ・メモリ或いはインページ・バッファのどち
らが実際にどのデータを含むかを決定するための分析が
更に行われなければならない。特に、４ダブル・ワード
（１ダブル・ワードは８バイト・データに相当する）は
キャッシュ・メモリに配置され、残りの１２ダブル・ワ
ードはインページ・バッファに配置される。各ダブル・
ワードはアドレス・ビット２５−２８により論理的にア
ドレス可能である。次に本発明の実施例において、これ
らのダブル・ワードが配置され、またアクセスされる様
子について説明する。
【００２３】各１２８バイト・ブロックのデータは主メ
モリからキャッシュ・メモリに移動されると、６４バイ
トずつ分割される。これはアドレス・ビット２５により
定義される。このサブ分割はインページ・オペレーショ
ン中にデータが主メモリから転送される方法により引き
起こされる。すなわち、各サブ分割内のデータは他方の
サブ分割内のデータが転送される以前に全部転送され
る。キャッシュ制御装置内のレジスタ１４３は最後のイ
ンページ・オペレーションからのアドレス・ビット２５
−２６及び最後のインページ・オペレーション中にイン
ページ・バッファに転送される最初の４ダブル・ワード
を示すポイントを含む。比較は最初に、このレジスタ１
４３からのアドレス・ビット２５とアドレス・レジスタ
／アドレス変換器５３から転送されるアドレス・ビット
２５との間で行われる。これが一致しない場合は、対象
のダブル・ワードはその全てがインページ・バッファ内
に含まれる６４バイト・ブロックの一部である。対象の
ダブル・ワードがインページ・バッファ内に配置されて
いると判定された後に更にチェックが行われ、このイン
ページ・バッファが最後のインページ・オペレーション
からのデータにより充填処理されている最中かを判定す
る。インページ・バッファがまだ前回のインページ・オ
ペレーションで多忙な場合には、プロセッサ／メモリ・
インタフェース制御装置６０は遅延制御シーケンスを開
始し、プロセッサをウェイト状態にする。この前回のイ
ンページ・オペレーションが完了すると、プロセッサ／
メモリ・インタフェース制御装置はそれをプロセッサに
通知し、プロセッサは同じデータ要求を発する。前回の
インページ・オペレーションが完了するか、或いはイン
ページ・オペレーションが処理されていない場合には、
アドレス・レジスタ／アドレス変換器からのアドレス・
ビット２５−２７はインページ・バッファをアドレスし
て１対のダブル・ワード入力をＩＰＢレジスタ４７に読
み出すために使用される。ＩＰＢレジスタ４７の内容は
次にキャッシュ制御装置の制御の下で、１対のマルチプ
レクサ４３及び６８により経路を指定される。もしデー
タがキャッシュ・メモリ１４から既に送られており、イ
ンページ・オペレーションが完了されているために遅延
が発生しない場合は、データはプロセッサ２６に即座に
到達する。ここで、キャッシュ・メモリ及びインページ
・バッファから各々のデータ転送レジスタ、記憶データ
・レジスタ４５及びＩＰＢレジスタ４７へのデータ転送
は、キャッシュ／ＩＰＢディレクトリ制御装置６２及び
キャッシュ／ＩＰＢ制御装置５０によるアドレス情報の
処理と同時に発生し、プロセッサにより引き続いて行わ
れるデータの読出しを促進する。しかし、キャッシュ／
ＩＰＢ制御装置５０はプロセッサが要求した正確なデー
タを元来知らないために、キャッシュ制御装置は正確な
データの最終決定を待機している各々のレジスタに対
し、全ての可能性のある候補を転送する。キャッシュ・
メモリからのこれらの候補は次の要領で決定される。１
つのダブル・ワードがキャッシュ・メモリ内の４列のそ
れぞれからアドレス・ビット１８−２８を使用して読み
出される。この内のアドレス・ビット１８−２４はキャ
ッシュ／ＩＰＢディレクトリ５２内の４列に直接相当す
る。これらの４ダブル・ワードのデータは次に記憶デー
タ・レジスタ／インページ・バッファ４５にラッチさ
れ、キャッシュ・ディレクトリからの列一致情報がキャ
ッシュ／ＩＰＢ制御装置により受信されてレジスタ１０
５に記憶されるまで保持される。キャッシュ／ＩＰＢ制
御装置がダブル・ワードがキャッシュ・メモリ１４に配
置されていると判断すると、キャッシュ／ＩＰＢ制御装
置は記憶データ・レジスタ４５から列一致情報を使用し
て適当なダブル・ワードを指示し、これをシフト器４１
及びプロセッサに送る。インページ・バッファからの候
補はアドレス・ビット２５−２７を使用して読み出さ
れ、ＩＰＢレジスタ４７にラッチされる。もしキャッシ
ュ／ＩＰＢ制御装置が、ダブル・ワードがインページ・
バッファに配置されていると判断すると、キャッシュ／
ＩＰＢ制御装置はアドレス・ビット２８を使用して、Ｉ
ＰＢレジスタ４７から適当なダブル・ワードを指示し、
これをシフト器４１及びプロセッサ１４に転送する。
モリからキャッシュ・メモリに移動されると、６４バイ
トずつ分割される。これはアドレス・ビット２５により
定義される。このサブ分割はインページ・オペレーショ
ン中にデータが主メモリから転送される方法により引き
起こされる。すなわち、各サブ分割内のデータは他方の
サブ分割内のデータが転送される以前に全部転送され
る。キャッシュ制御装置内のレジスタ１４３は最後のイ
ンページ・オペレーションからのアドレス・ビット２５
−２６及び最後のインページ・オペレーション中にイン
ページ・バッファに転送される最初の４ダブル・ワード
を示すポイントを含む。比較は最初に、このレジスタ１
４３からのアドレス・ビット２５とアドレス・レジスタ
／アドレス変換器５３から転送されるアドレス・ビット
２５との間で行われる。これが一致しない場合は、対象
のダブル・ワードはその全てがインページ・バッファ内
に含まれる６４バイト・ブロックの一部である。対象の
ダブル・ワードがインページ・バッファ内に配置されて
いると判定された後に更にチェックが行われ、このイン
ページ・バッファが最後のインページ・オペレーション
からのデータにより充填処理されている最中かを判定す
る。インページ・バッファがまだ前回のインページ・オ
ペレーションで多忙な場合には、プロセッサ／メモリ・
インタフェース制御装置６０は遅延制御シーケンスを開
始し、プロセッサをウェイト状態にする。この前回のイ
ンページ・オペレーションが完了すると、プロセッサ／
メモリ・インタフェース制御装置はそれをプロセッサに
通知し、プロセッサは同じデータ要求を発する。前回の
インページ・オペレーションが完了するか、或いはイン
ページ・オペレーションが処理されていない場合には、
アドレス・レジスタ／アドレス変換器からのアドレス・
ビット２５−２７はインページ・バッファをアドレスし
て１対のダブル・ワード入力をＩＰＢレジスタ４７に読
み出すために使用される。ＩＰＢレジスタ４７の内容は
次にキャッシュ制御装置の制御の下で、１対のマルチプ
レクサ４３及び６８により経路を指定される。もしデー
タがキャッシュ・メモリ１４から既に送られており、イ
ンページ・オペレーションが完了されているために遅延
が発生しない場合は、データはプロセッサ２６に即座に
到達する。ここで、キャッシュ・メモリ及びインページ
・バッファから各々のデータ転送レジスタ、記憶データ
・レジスタ４５及びＩＰＢレジスタ４７へのデータ転送
は、キャッシュ／ＩＰＢディレクトリ制御装置６２及び
キャッシュ／ＩＰＢ制御装置５０によるアドレス情報の
処理と同時に発生し、プロセッサにより引き続いて行わ
れるデータの読出しを促進する。しかし、キャッシュ／
ＩＰＢ制御装置５０はプロセッサが要求した正確なデー
タを元来知らないために、キャッシュ制御装置は正確な
データの最終決定を待機している各々のレジスタに対
し、全ての可能性のある候補を転送する。キャッシュ・
メモリからのこれらの候補は次の要領で決定される。１
つのダブル・ワードがキャッシュ・メモリ内の４列のそ
れぞれからアドレス・ビット１８−２８を使用して読み
出される。この内のアドレス・ビット１８−２４はキャ
ッシュ／ＩＰＢディレクトリ５２内の４列に直接相当す
る。これらの４ダブル・ワードのデータは次に記憶デー
タ・レジスタ／インページ・バッファ４５にラッチさ
れ、キャッシュ・ディレクトリからの列一致情報がキャ
ッシュ／ＩＰＢ制御装置により受信されてレジスタ１０
５に記憶されるまで保持される。キャッシュ／ＩＰＢ制
御装置がダブル・ワードがキャッシュ・メモリ１４に配
置されていると判断すると、キャッシュ／ＩＰＢ制御装
置は記憶データ・レジスタ４５から列一致情報を使用し
て適当なダブル・ワードを指示し、これをシフト器４１
及びプロセッサに送る。インページ・バッファからの候
補はアドレス・ビット２５−２７を使用して読み出さ
れ、ＩＰＢレジスタ４７にラッチされる。もしキャッシ
ュ／ＩＰＢ制御装置が、ダブル・ワードがインページ・
バッファに配置されていると判断すると、キャッシュ／
ＩＰＢ制御装置はアドレス・ビット２８を使用して、Ｉ
ＰＢレジスタ４７から適当なダブル・ワードを指示し、
これをシフト器４１及びプロセッサ１４に転送する。
【００２４】アドレス・ビット２５上で一致が発生する
場合は、対象のダブル・ワードはその一部がインページ
・バッファ内に、また残りがキャッシュ・メモリ内に含
まれる６４バイト・ブロックの一部である。更に演算が
要求され、この対象のダブル・ワードがインページ・バ
ッファ内か或いはキャッシュ・メモリ内に配置されるか
を決定する。キャッシュ制御装置レジスタ１４３内のア
ドレス・ビット２６は６４バイト・ブロックの内のイン
ページ・バッファに含まれる４ダブル・ワードを示す。
この６４バイト・ブロック内の他の４ダブル・ワードは
キャッシュ・メモリ内に配置される。もしキャッシュ／
ＩＰＢ制御装置がダブル・ワードがインページ・バッフ
ァ内に配置されると判断すると、データが上述のように
インページ・バッファから読み出される。しかし、キャ
ッシュ／ＩＰＢ制御装置がダブル・ワードがキャッシュ
・メモリ内に配置されていると判断すると、キャッシュ
配列の４列（キャッシュ・ディレクトリ内の４列に相当
する）から記憶データ・レジスタに読み出されたデータ
が選択される。この読出しはアドレス・レジスタ／アド
レス変換器からのアドレス・ビット１８−２８を使用し
て行われる。次に、キャッシュ・ディレクトリ制御装置
からの列一致情報がキャッシュ／ＩＰＢ制御装置により
使用されてマルチプレクサをゲートし、記憶データ・レ
ジスタから適切なデータが経路指定される。これは４キ
ャッシュ列に相当するデータ・レジスタ内の４ダブル・
ワードの内の１つを選択することにより行われる。そし
て、経路指定されたデータはシフト器４１に送られ、最
終的にプロセッサに到達する。
場合は、対象のダブル・ワードはその一部がインページ
・バッファ内に、また残りがキャッシュ・メモリ内に含
まれる６４バイト・ブロックの一部である。更に演算が
要求され、この対象のダブル・ワードがインページ・バ
ッファ内か或いはキャッシュ・メモリ内に配置されるか
を決定する。キャッシュ制御装置レジスタ１４３内のア
ドレス・ビット２６は６４バイト・ブロックの内のイン
ページ・バッファに含まれる４ダブル・ワードを示す。
この６４バイト・ブロック内の他の４ダブル・ワードは
キャッシュ・メモリ内に配置される。もしキャッシュ／
ＩＰＢ制御装置がダブル・ワードがインページ・バッフ
ァ内に配置されると判断すると、データが上述のように
インページ・バッファから読み出される。しかし、キャ
ッシュ／ＩＰＢ制御装置がダブル・ワードがキャッシュ
・メモリ内に配置されていると判断すると、キャッシュ
配列の４列（キャッシュ・ディレクトリ内の４列に相当
する）から記憶データ・レジスタに読み出されたデータ
が選択される。この読出しはアドレス・レジスタ／アド
レス変換器からのアドレス・ビット１８−２８を使用し
て行われる。次に、キャッシュ・ディレクトリ制御装置
からの列一致情報がキャッシュ／ＩＰＢ制御装置により
使用されてマルチプレクサをゲートし、記憶データ・レ
ジスタから適切なデータが経路指定される。これは４キ
ャッシュ列に相当するデータ・レジスタ内の４ダブル・
ワードの内の１つを選択することにより行われる。そし
て、経路指定されたデータはシフト器４１に送られ、最
終的にプロセッサに到達する。
【００２５】キャッシュ／ＩＰＢ制御装置において、キ
ャッシュ／ＩＰＢディレクトリ制御装置からの列情報と
保管されている列情報との間で、或いはアドレス・レジ
スタ／アドレス変換器ユニットからのアドレス・ビット
１８−２４と保管されているアドレス・ビット１８−２
４との間で一致が発生しない場合は、キャッシュ制御装
置はアクセスされるキャッシュ・ラインが全てキャッシ
ュ内に配置されており、ビット２５−２６を使用したア
ドレス比較はもはや必要ないものと判断する。データは
キャッシュ・メモリからプロセッサに上述のように経路
指定される。
ャッシュ／ＩＰＢディレクトリ制御装置からの列情報と
保管されている列情報との間で、或いはアドレス・レジ
スタ／アドレス変換器ユニットからのアドレス・ビット
１８−２４と保管されているアドレス・ビット１８−２
４との間で一致が発生しない場合は、キャッシュ制御装
置はアクセスされるキャッシュ・ラインが全てキャッシ
ュ内に配置されており、ビット２５−２６を使用したア
ドレス比較はもはや必要ないものと判断する。データは
キャッシュ・メモリからプロセッサに上述のように経路
指定される。
【００２６】キャッシュ・ディレクトリ制御装置は４列
入力の何れかにおいて不一致が発生したと判断すると、
キャッシュ／ＩＰＢ制御装置及び主メモリ制御装置に不
一致状態を通知する。インページ・バッファが前回のイ
ンページ・オペレーションに未だ従事している場合は、
プロセッサ／メモリ・インタフェース制御装置６０は遅
延制御シーケンスを開始し、プロセッサはウェイト状態
となる。前回のインページ・オペレーションが完了する
と、プロセッサ／メモリ・インタフェース制御装置はプ
ロセッサにこれを通知し、プロセッサはデータのための
同じ要求を再び行う。主メモリ制御装置８０は次にキャ
ッシュ・メモリ及びインページ・バッファに送信するた
めの（インページ・オペレーションのための）１２８バ
イト・ブロックのデータのフェッチを開始する。このフ
ェッチ・オペレーションはキャッシュ・メモリ或いはイ
ンページ・バッファからのデータのフェッチよりも時間
を要し、その結果、他のオペレーションは主メモリから
データがアクセスされるのを待機する間に達成される。
入力の何れかにおいて不一致が発生したと判断すると、
キャッシュ／ＩＰＢ制御装置及び主メモリ制御装置に不
一致状態を通知する。インページ・バッファが前回のイ
ンページ・オペレーションに未だ従事している場合は、
プロセッサ／メモリ・インタフェース制御装置６０は遅
延制御シーケンスを開始し、プロセッサはウェイト状態
となる。前回のインページ・オペレーションが完了する
と、プロセッサ／メモリ・インタフェース制御装置はプ
ロセッサにこれを通知し、プロセッサはデータのための
同じ要求を再び行う。主メモリ制御装置８０は次にキャ
ッシュ・メモリ及びインページ・バッファに送信するた
めの（インページ・オペレーションのための）１２８バ
イト・ブロックのデータのフェッチを開始する。このフ
ェッチ・オペレーションはキャッシュ・メモリ或いはイ
ンページ・バッファからのデータのフェッチよりも時間
を要し、その結果、他のオペレーションは主メモリから
データがアクセスされるのを待機する間に達成される。
【００２７】次に、メモリからのデータ・フェッチ処理
が行われる間に開始されるオペレーションについて詳述
する。キャッシュ・ディレクトリ制御装置は次に、キャ
ッシュ内の１２８バイト・ブロック・データに関する４
つの現キャッシュ・ディレクトリ入力の内の１つを選択
する。これらは最近、データ要求アドレスと比較され
て、主メモリからフェッチされる新たなデータにより置
換されたものである。この置換は各入力のステータス・
ビット及びキャッシュ・ディレクトリの各行に含まれる
ＬＲＵビットに基づいて行われる。ステータス・ビット
により示されるキャッシュ・ディレクトリ内の有効或い
は無効入力はキャッシュ内の１２８バイト・ブロックを
表し、これは現在、主メモリのデータと何等変更の無い
内容、或いは未使用データをそれぞれ含む。変更入力は
プロセッサにより変更されたものの、まだ主メモリに書
き込まれていない１２８バイト・ブロック・データを表
す。オフ・ライン入力は永久に使用されることのないキ
ャッシュ内の１２８バイト・アドレス・ブロックである
（例えば、故障キャッシュ・メモリ・セルなどによ
る）。有効変更入力或いはオフ・ライン入力に優先し
て、無効入力が選択される可能性がある。無効入力が使
用できない場合は、ＬＲＵビットに基づいて有効或いは
変更入力が選択される。無効或いは有効入力が選択され
ると、キャッシュ内の対応するメモリ・ロケーションに
存在するデータがインページ・オペレーション中にオー
バライトされる。変更入力が選択されると、キャッシュ
内の対応するメモリ・ロケーションに存在するデータは
除去され、スワップ・バッファ配列８２内に記憶され
る。これはインページ・オペレーションによるオーバラ
イト以前に実施され、まだ主メモリ内に存在しない変更
データの損失を回避する。この種のキャッシュ・データ
の扱いにおいては、主メモリからのデータの更新は、変
更データを含む１２８バイト・ブロック・データがキャ
ッシュ・メモリから除去されて、新たな１２８バイト・
ブロックのための空間を生成するまで延期される。変更
入力が置換のために選択される場合は、キャッシュ・メ
モリからの元の１２８バイト・ブロックはキャッシュ・
メモリからスワップ・バッファ配列８２に移動され、主
メモリからフェッチされる新たな１２８バイト・ブロッ
クのための空間を生成する。このオペレーションはアウ
トページ・オペレーションと称される。スワップ・バッ
ファ８０は別の一時データ記憶メモリであり、キャッシ
ュ・メモリと主メモリとの間のデータ転送期間中に一時
的にデータを保持する。アウトページ・オペレーション
の一部として、キャッシュ・ディレクトリ制御装置はア
ドレス・ビット６−２４を主メモリに提供する。これは
アウトページ・オペレーション期間中にキャッシュ・メ
モリから移動される１２８バイト・ブロック・データを
表す。ビット６−１７はアウトページ・オペレーション
に関係するキャッシュ・ディレクトリ入力から到来し、
またビット１８−２４はキャッシュ・ディレクトリをア
ドレスするために使用された時と同じビットである。
が行われる間に開始されるオペレーションについて詳述
する。キャッシュ・ディレクトリ制御装置は次に、キャ
ッシュ内の１２８バイト・ブロック・データに関する４
つの現キャッシュ・ディレクトリ入力の内の１つを選択
する。これらは最近、データ要求アドレスと比較され
て、主メモリからフェッチされる新たなデータにより置
換されたものである。この置換は各入力のステータス・
ビット及びキャッシュ・ディレクトリの各行に含まれる
ＬＲＵビットに基づいて行われる。ステータス・ビット
により示されるキャッシュ・ディレクトリ内の有効或い
は無効入力はキャッシュ内の１２８バイト・ブロックを
表し、これは現在、主メモリのデータと何等変更の無い
内容、或いは未使用データをそれぞれ含む。変更入力は
プロセッサにより変更されたものの、まだ主メモリに書
き込まれていない１２８バイト・ブロック・データを表
す。オフ・ライン入力は永久に使用されることのないキ
ャッシュ内の１２８バイト・アドレス・ブロックである
（例えば、故障キャッシュ・メモリ・セルなどによ
る）。有効変更入力或いはオフ・ライン入力に優先し
て、無効入力が選択される可能性がある。無効入力が使
用できない場合は、ＬＲＵビットに基づいて有効或いは
変更入力が選択される。無効或いは有効入力が選択され
ると、キャッシュ内の対応するメモリ・ロケーションに
存在するデータがインページ・オペレーション中にオー
バライトされる。変更入力が選択されると、キャッシュ
内の対応するメモリ・ロケーションに存在するデータは
除去され、スワップ・バッファ配列８２内に記憶され
る。これはインページ・オペレーションによるオーバラ
イト以前に実施され、まだ主メモリ内に存在しない変更
データの損失を回避する。この種のキャッシュ・データ
の扱いにおいては、主メモリからのデータの更新は、変
更データを含む１２８バイト・ブロック・データがキャ
ッシュ・メモリから除去されて、新たな１２８バイト・
ブロックのための空間を生成するまで延期される。変更
入力が置換のために選択される場合は、キャッシュ・メ
モリからの元の１２８バイト・ブロックはキャッシュ・
メモリからスワップ・バッファ配列８２に移動され、主
メモリからフェッチされる新たな１２８バイト・ブロッ
クのための空間を生成する。このオペレーションはアウ
トページ・オペレーションと称される。スワップ・バッ
ファ８０は別の一時データ記憶メモリであり、キャッシ
ュ・メモリと主メモリとの間のデータ転送期間中に一時
的にデータを保持する。アウトページ・オペレーション
の一部として、キャッシュ・ディレクトリ制御装置はア
ドレス・ビット６−２４を主メモリに提供する。これは
アウトページ・オペレーション期間中にキャッシュ・メ
モリから移動される１２８バイト・ブロック・データを
表す。ビット６−１７はアウトページ・オペレーション
に関係するキャッシュ・ディレクトリ入力から到来し、
またビット１８−２４はキャッシュ・ディレクトリをア
ドレスするために使用された時と同じビットである。
【００２８】しかし、インページ或いはアウトページ・
オペレーションが発生する以前に、インページ・バッフ
ァ内の内容はキャッシュ配列に移動される。このオペレ
ーションはキャッシュ制御装置が不一致状態を通知され
ると、同装置により開始され、これはインページ・バッ
ファ・アンロード・オペレーションとして知られる。イ
ンページ・バッファは（キャッシュ・メモリと比較し
て）小サイズであるためにアクセス・タイムが非常に速
く、その結果、キャッシュ・メモリが１書込サイクルに
要する時間で、２対のダブル・ワードがインページ・バ
ッファからアクセスされる。これらの２対のダブル・ワ
ードはＩＰＢレジスタ４７及びＩＰＢレジスタ７０に記
憶され、合計４ダブル・ワードがキャッシュ・メモリの
入力にバス１２３（図２参照）を介して（キャッシュ・
マルチプレクサ７２を通じてゲート後に）提供される。
これはキャッシュ・メモリがキャッシュ制御装置の制御
の下で書込みオペレーションを担う準備が整ったときに
実施される。インページ・バッファ・アンロード・オペ
レーションの最初の時点では、１２ダブル・ワードはイ
ンページ・バッファ内に存在するので、インページ・バ
ッファの内容をキャッシュ・メモリに完全に転送するた
めに３書込みサイクルが必要となるだけである（１サイ
クル当たり４ダブル・ワード）。この転送の間に、キャ
ッシュ・メモリはアドレス・カウンタ７４によりアドレ
スされる。このカウンタの最上位ビットの初期値はアン
ロード・オペレーションの開始時はアドレス・ビット２
５−２６にセットされ、このアドレス・ビットはキャッ
シュ制御装置により前回のインページ・オペレーション
からレジスタ１４３に保管される（アドレス・ビット２
７−２８は書込みオペレーション中はキャッシュ内で使
用されない）。このカウンタ７４は最初の書込みサイク
ルの後に両ビットを変更して第２書込みサイクルに備
え、次にこれらのビットの最下位ビットだけを変更して
第３書込みサイクルに備える。レジスタ１４３からのア
ドレス・ビット１８−２４もまた、キャッシュ配列のへ
のアドレスを完了するために使用される。インページ・
バッファは３ビット・カウンタ７６（図９の１０３と同
様）によりアドレスされ、この最上位ビットもアンロー
ド・オペレーションの開始時は当初アドレス・ビット２
５−２６にセットされる。このビットはキャッシュ制御
装置により保管され、最下位ビットはゼロにセットされ
る。このカウンタは２つの最下位ビットをモジューロ４
で５回繰り返して加算し、その間、最上位ビットはこの
カウンタの中間ビットの最初の変換と同時に１度だけ変
更される。このようにしてキャッシュとインページ・バ
ッファとで分けられる６４バイト・ブロックに関するイ
ンページ・バッファ内の２対のダブル・ワードが最初に
アンロードされる。次に、インページ・バッファ内に全
てが含まれる他方の６４バイト・ブロックがアンロード
される。全部のインページ・バッファ・アンロード・オ
ペレーションは迅速に発生し、インページ・バッファの
追加に先行するアウトページ及びインページ・オペレー
ションのタイミングは影響を受けない。
オペレーションが発生する以前に、インページ・バッフ
ァ内の内容はキャッシュ配列に移動される。このオペレ
ーションはキャッシュ制御装置が不一致状態を通知され
ると、同装置により開始され、これはインページ・バッ
ファ・アンロード・オペレーションとして知られる。イ
ンページ・バッファは（キャッシュ・メモリと比較し
て）小サイズであるためにアクセス・タイムが非常に速
く、その結果、キャッシュ・メモリが１書込サイクルに
要する時間で、２対のダブル・ワードがインページ・バ
ッファからアクセスされる。これらの２対のダブル・ワ
ードはＩＰＢレジスタ４７及びＩＰＢレジスタ７０に記
憶され、合計４ダブル・ワードがキャッシュ・メモリの
入力にバス１２３（図２参照）を介して（キャッシュ・
マルチプレクサ７２を通じてゲート後に）提供される。
これはキャッシュ・メモリがキャッシュ制御装置の制御
の下で書込みオペレーションを担う準備が整ったときに
実施される。インページ・バッファ・アンロード・オペ
レーションの最初の時点では、１２ダブル・ワードはイ
ンページ・バッファ内に存在するので、インページ・バ
ッファの内容をキャッシュ・メモリに完全に転送するた
めに３書込みサイクルが必要となるだけである（１サイ
クル当たり４ダブル・ワード）。この転送の間に、キャ
ッシュ・メモリはアドレス・カウンタ７４によりアドレ
スされる。このカウンタの最上位ビットの初期値はアン
ロード・オペレーションの開始時はアドレス・ビット２
５−２６にセットされ、このアドレス・ビットはキャッ
シュ制御装置により前回のインページ・オペレーション
からレジスタ１４３に保管される（アドレス・ビット２
７−２８は書込みオペレーション中はキャッシュ内で使
用されない）。このカウンタ７４は最初の書込みサイク
ルの後に両ビットを変更して第２書込みサイクルに備
え、次にこれらのビットの最下位ビットだけを変更して
第３書込みサイクルに備える。レジスタ１４３からのア
ドレス・ビット１８−２４もまた、キャッシュ配列のへ
のアドレスを完了するために使用される。インページ・
バッファは３ビット・カウンタ７６（図９の１０３と同
様）によりアドレスされ、この最上位ビットもアンロー
ド・オペレーションの開始時は当初アドレス・ビット２
５−２６にセットされる。このビットはキャッシュ制御
装置により保管され、最下位ビットはゼロにセットされ
る。このカウンタは２つの最下位ビットをモジューロ４
で５回繰り返して加算し、その間、最上位ビットはこの
カウンタの中間ビットの最初の変換と同時に１度だけ変
更される。このようにしてキャッシュとインページ・バ
ッファとで分けられる６４バイト・ブロックに関するイ
ンページ・バッファ内の２対のダブル・ワードが最初に
アンロードされる。次に、インページ・バッファ内に全
てが含まれる他方の６４バイト・ブロックがアンロード
される。全部のインページ・バッファ・アンロード・オ
ペレーションは迅速に発生し、インページ・バッファの
追加に先行するアウトページ及びインページ・オペレー
ションのタイミングは影響を受けない。
【００２９】データ転送シーケンスを継続するために、
インページ・バッファ１２、記憶データ・レジスタ４
５、ＩＰＢレジスタ４７及び７０、スワップ・バッファ
８２及びメモリ・サブシステム１９間のデータ転送は、
メモリ・クロックのセットのタイミングで発生する（こ
れはプロセッサ・クロック１８のセットより速いサイク
ルで動作する）。ここでAlvarez II等による米国特許第
４９５３０７７号では、プロセッサ・オペレーションの
ためにプロセッサ・クロック或いは従来のシステム・ク
ロックのセットを、また主メモリからキャッシュ・メモ
リへのデータ転送用にメモリ・クロック或いは高速転送
クロックのセットを使用することを開示している（ここ
ではインページ・バッファは存在しない）。本発明では
同様に２セットのクロックを使用する。米国特許第４９
５３０７７号は本発明の一部として参照され、更に２セ
ットのクロックの生成に関する詳しい説明を含んでい
る。
インページ・バッファ１２、記憶データ・レジスタ４
５、ＩＰＢレジスタ４７及び７０、スワップ・バッファ
８２及びメモリ・サブシステム１９間のデータ転送は、
メモリ・クロックのセットのタイミングで発生する（こ
れはプロセッサ・クロック１８のセットより速いサイク
ルで動作する）。ここでAlvarez II等による米国特許第
４９５３０７７号では、プロセッサ・オペレーションの
ためにプロセッサ・クロック或いは従来のシステム・ク
ロックのセットを、また主メモリからキャッシュ・メモ
リへのデータ転送用にメモリ・クロック或いは高速転送
クロックのセットを使用することを開示している（ここ
ではインページ・バッファは存在しない）。本発明では
同様に２セットのクロックを使用する。米国特許第４９
５３０７７号は本発明の一部として参照され、更に２セ
ットのクロックの生成に関する詳しい説明を含んでい
る。
【００３０】アウトページ・オペレーションがキャッシ
ュ／ＩＰＢディレクトリ制御装置６２により指令される
と、キャッシュ／ＩＰＢ制御装置はアドレス・レジスタ
／アドレス変換器５３からのアドレス・ビット１８−２
４を使用して、キャッシュ・メモリをアドレスする。ビ
ット２５−２７は全てゼロにセットされる。キャッシュ
・アドレス・カウンタ７４はビット２５−２７を保持
し、メモリ・クロックにより７回加算される。これによ
り合計８対のダブル・ワードがキャッシュ・メモリから
記憶データ・レジスタ４５及びエラー訂正レジスタ８８
を介し、スワップ・バッファ配列８２に転送される。こ
れはキャッシュ／ＩＰＢディレクトリ制御装置６２及び
主記憶制御装置８０の制御の下で、データ・レジスタ４
５及び８８用のメモリ・クロックのセットを使用し、ス
ワップ・バッファをアドレス及び書込むことにより実施
される。その後、新たなデータが主メモリからキャッシ
ュ・メモリ及びインページ・バッファへ書き込まれた後
に、スワップ・バッファからのデータのアンロードが発
生する。
ュ／ＩＰＢディレクトリ制御装置６２により指令される
と、キャッシュ／ＩＰＢ制御装置はアドレス・レジスタ
／アドレス変換器５３からのアドレス・ビット１８−２
４を使用して、キャッシュ・メモリをアドレスする。ビ
ット２５−２７は全てゼロにセットされる。キャッシュ
・アドレス・カウンタ７４はビット２５−２７を保持
し、メモリ・クロックにより７回加算される。これによ
り合計８対のダブル・ワードがキャッシュ・メモリから
記憶データ・レジスタ４５及びエラー訂正レジスタ８８
を介し、スワップ・バッファ配列８２に転送される。こ
れはキャッシュ／ＩＰＢディレクトリ制御装置６２及び
主記憶制御装置８０の制御の下で、データ・レジスタ４
５及び８８用のメモリ・クロックのセットを使用し、ス
ワップ・バッファをアドレス及び書込むことにより実施
される。その後、新たなデータが主メモリからキャッシ
ュ・メモリ及びインページ・バッファへ書き込まれた後
に、スワップ・バッファからのデータのアンロードが発
生する。
【００３１】スワップ・バッファに移動されたブロック
・データに関するキャッシュ・メモリ・ロケーション
は、インページ・オペレーション中に主メモリから新た
なデータを収容するために解放され、主メモリはキャッ
シュ・メモリ及びインページ・バッファに対するデータ
転送の準備が整う。インページ・オペレーションは、ス
ワップ・バッファへの転送が完了するか、或いはアウト
ページ・オペレーションが発生しなかった場合は主メモ
リからデータが使用可能になる時に開始される（主メモ
リからのデータ・フェッチは以前に開始されており、ス
ワップ・バッファへの転送が完了していればデータは追
加的な遅延なしに使用可能となる）。主メモリ制御装置
は以前にアドレス・レジスタ／アドレス変換器からアド
レス・ビット６−２６を受け取っており、プロセッサに
より要求されるデータを識別する。主メモリは、インペ
ージ・オペレーション用のデータがメモリ・カード上の
２つの密接に関係するバンク内に含まれる２つの６４バ
イト・ブロック・データとしてフェッチされるように構
成される。これはビット６−２５を使用して、データの
フェッチを開始する。ビット２６は保管され、最初にキ
ャッシュ・メモリに転送されるダブル・ワード対を示す
ために使用される（アドレス・ビット２７はゼロにセッ
トされる）。１対のダブル・ワード（１カッド・ワー
ド）がメモリ・データ・レジスタ８９にラッチされ、エ
ラー訂正マトリクス９０及びエラー訂正レジスタ８８に
転送され、次に記憶データ・レジスタ４５に、そして最
後にキャッシュ・メモリに転送される。このパイプライ
ン化データ転送は、主記憶装置及びキャッシュ制御装置
上のメモリ・クロックの制御の下で全て発生する。次
に、第２番目のダブル・ワード対（別のカッド・ワー
ド）がメモリ・データ・レジスタ８９にラッチされ、第
１番目の対に続いて直ちにキャッシュ・メモリ１４に転
送される。キャッシュ・メモリは当初、アドレス・レジ
スタ／アドレス変換器からのアドレス・ビット１８−２
６によりインページ・オペレーションのためにアドレス
され、最初の書込みサイクルに備える。ビット２５−２
６はキャッシュ・アドレス・カウンタの最上位ビットに
ラッチされ（最下位ビットは当初ゼロにセットされ
る）、第１番目のダブル・ワード対をキャッシュ・メモ
リ内にロードした後に、このカウンタの最下位ビット
（アドレス・ビット２７に相当する）は第２番目のダブ
ル・ワード対がキャッシュにロードされるようにセット
される。キャッシュ／ＩＰＢディレクトリ制御装置はク
ロック・セレクタに対し、キャッシュ・メモリにプロセ
ッサ・クロックを提供するように信号を送る。プロセッ
サ／メモリ・インタフェース制御装置６０はプロセッサ
に、キャッシュ・メモリからのデータの読出しが可能で
あることを通知する。キャッシュ／ＩＰＢディレクトリ
制御装置６２は選択されるキャッシュ／ＩＰＢディレク
トリ入力を、アドレス・レジスタ／アドレス変換器から
の新たなアドレス・ビット６−１７の値により更新し、
入力のための有効ステータスを示すステータス・ビット
を記憶する。キャッシュ／ＩＰＢ制御装置５０はレジス
タ６４に列一致情報を保管し、アドレス・ビット１８−
２６はインページ・バッファに記憶される第１番目の４
ダブル・ワードを指示するように変更され、レジスタ１
４３に保管される（アドレス・ビット２６に対応するキ
ャッシュ・アドレス・カウンタの中間ビットは反転され
る）。次に、残りの６対のダブル・ワードがこのインペ
ージ・オペレーション中に転送される。第３番目のダブ
ル・ワードは上述のようにメモリ・データ・レジスタ８
９及びエラー訂正レジスタ８８に転送され、次にＩＰＢ
レジスタ４７に経路指定される。インページ・バッファ
・アドレス・カウンタ７６の最上位ビットにはアドレス
・レジスタ／アドレス変換器からのアドレス・ビット２
５−２６がロードされており、最下位ビットはインペー
ジ・オペレーションの最初はゼロにセットされる。イン
ページ・バッファ・アドレス・カウンタはキャッシュ・
アドレス・カウンタと同じデータ転送サイクルで２つの
最下位ビットをモジューロ４で加算を開始し、第３番目
のデータ転送中にインページ・バッファ内にロードされ
る最初のダブル・ワード対を指示する。このカウンタは
同様にして残りのダブル・ワードの転送のために加算さ
れるが、ビット２５は他方の６４バイト・ブロックに切
り替えるために１度変更され、メモリからの第５番目及
び残りのダブル・ワード転送に備える。このアドレス・
シーケンスはデータが主メモリから順序付けされる様子
と一致する。インページ・バッファへのデータ転送が完
了すると、キャッシュ／ＩＰＢ制御装置はプロセッサ・
クロックをインページ・バッファ及びインページ・レジ
スタに切り替え、プロセッサがインページ・バッファを
アクセスすることを許可する。
・データに関するキャッシュ・メモリ・ロケーション
は、インページ・オペレーション中に主メモリから新た
なデータを収容するために解放され、主メモリはキャッ
シュ・メモリ及びインページ・バッファに対するデータ
転送の準備が整う。インページ・オペレーションは、ス
ワップ・バッファへの転送が完了するか、或いはアウト
ページ・オペレーションが発生しなかった場合は主メモ
リからデータが使用可能になる時に開始される（主メモ
リからのデータ・フェッチは以前に開始されており、ス
ワップ・バッファへの転送が完了していればデータは追
加的な遅延なしに使用可能となる）。主メモリ制御装置
は以前にアドレス・レジスタ／アドレス変換器からアド
レス・ビット６−２６を受け取っており、プロセッサに
より要求されるデータを識別する。主メモリは、インペ
ージ・オペレーション用のデータがメモリ・カード上の
２つの密接に関係するバンク内に含まれる２つの６４バ
イト・ブロック・データとしてフェッチされるように構
成される。これはビット６−２５を使用して、データの
フェッチを開始する。ビット２６は保管され、最初にキ
ャッシュ・メモリに転送されるダブル・ワード対を示す
ために使用される（アドレス・ビット２７はゼロにセッ
トされる）。１対のダブル・ワード（１カッド・ワー
ド）がメモリ・データ・レジスタ８９にラッチされ、エ
ラー訂正マトリクス９０及びエラー訂正レジスタ８８に
転送され、次に記憶データ・レジスタ４５に、そして最
後にキャッシュ・メモリに転送される。このパイプライ
ン化データ転送は、主記憶装置及びキャッシュ制御装置
上のメモリ・クロックの制御の下で全て発生する。次
に、第２番目のダブル・ワード対（別のカッド・ワー
ド）がメモリ・データ・レジスタ８９にラッチされ、第
１番目の対に続いて直ちにキャッシュ・メモリ１４に転
送される。キャッシュ・メモリは当初、アドレス・レジ
スタ／アドレス変換器からのアドレス・ビット１８−２
６によりインページ・オペレーションのためにアドレス
され、最初の書込みサイクルに備える。ビット２５−２
６はキャッシュ・アドレス・カウンタの最上位ビットに
ラッチされ（最下位ビットは当初ゼロにセットされ
る）、第１番目のダブル・ワード対をキャッシュ・メモ
リ内にロードした後に、このカウンタの最下位ビット
（アドレス・ビット２７に相当する）は第２番目のダブ
ル・ワード対がキャッシュにロードされるようにセット
される。キャッシュ／ＩＰＢディレクトリ制御装置はク
ロック・セレクタに対し、キャッシュ・メモリにプロセ
ッサ・クロックを提供するように信号を送る。プロセッ
サ／メモリ・インタフェース制御装置６０はプロセッサ
に、キャッシュ・メモリからのデータの読出しが可能で
あることを通知する。キャッシュ／ＩＰＢディレクトリ
制御装置６２は選択されるキャッシュ／ＩＰＢディレク
トリ入力を、アドレス・レジスタ／アドレス変換器から
の新たなアドレス・ビット６−１７の値により更新し、
入力のための有効ステータスを示すステータス・ビット
を記憶する。キャッシュ／ＩＰＢ制御装置５０はレジス
タ６４に列一致情報を保管し、アドレス・ビット１８−
２６はインページ・バッファに記憶される第１番目の４
ダブル・ワードを指示するように変更され、レジスタ１
４３に保管される（アドレス・ビット２６に対応するキ
ャッシュ・アドレス・カウンタの中間ビットは反転され
る）。次に、残りの６対のダブル・ワードがこのインペ
ージ・オペレーション中に転送される。第３番目のダブ
ル・ワードは上述のようにメモリ・データ・レジスタ８
９及びエラー訂正レジスタ８８に転送され、次にＩＰＢ
レジスタ４７に経路指定される。インページ・バッファ
・アドレス・カウンタ７６の最上位ビットにはアドレス
・レジスタ／アドレス変換器からのアドレス・ビット２
５−２６がロードされており、最下位ビットはインペー
ジ・オペレーションの最初はゼロにセットされる。イン
ページ・バッファ・アドレス・カウンタはキャッシュ・
アドレス・カウンタと同じデータ転送サイクルで２つの
最下位ビットをモジューロ４で加算を開始し、第３番目
のデータ転送中にインページ・バッファ内にロードされ
る最初のダブル・ワード対を指示する。このカウンタは
同様にして残りのダブル・ワードの転送のために加算さ
れるが、ビット２５は他方の６４バイト・ブロックに切
り替えるために１度変更され、メモリからの第５番目及
び残りのダブル・ワード転送に備える。このアドレス・
シーケンスはデータが主メモリから順序付けされる様子
と一致する。インページ・バッファへのデータ転送が完
了すると、キャッシュ／ＩＰＢ制御装置はプロセッサ・
クロックをインページ・バッファ及びインページ・レジ
スタに切り替え、プロセッサがインページ・バッファを
アクセスすることを許可する。
【００３２】プロセッサ２６がキャッシュ・メモリにデ
ータを書き込むことを望む場合、プロセッサはデータ書
込み要求を制御装置６０に、またプロセッサが書き込み
たい仮想アドレスを変換器５３に送信する。このアドレ
スは上述したデータ読出しの場合と同様にして処理さ
れ、データが書き込まれるべき場所、すなわち現在その
アドレスを示すデータを記憶するメモリ装置が決定され
る。ディレクトリ列が一致する場合は、データはキャッ
シュ・メモリ或いはインページ・バッファへ経路指定さ
れる。これはキャッシュ／ＩＰＢ制御装置及びキャッシ
ュ／ＩＰＢディレクトリ制御装置の制御の下で、適切な
デマルチプレクサ及びマルチプレクサを通じて、キャッ
シュ・メモリ或いはインページ・バッファの書込み入力
へ至る。これらの書込みオペレーションは読出しオペレ
ーションで述べたのと同様にして分析される。ディレク
トリ列が不一致（ミス）の場合は、インページ及び可能
性としてアウトページ制御シーケンスが開始され、プロ
セッサは、インページ・オペレーションからの最初の２
対のダブル・ワードがキャッシュ・メモリに転送される
と、同様にしてキャッシュ・メモリにデータを書き込む
ことを許可される。処理ユニットの書込みオペレーショ
ン完了時に、書込みデータを含む入力に対してディレク
トリ・ステータスは変更済みに変更される。
ータを書き込むことを望む場合、プロセッサはデータ書
込み要求を制御装置６０に、またプロセッサが書き込み
たい仮想アドレスを変換器５３に送信する。このアドレ
スは上述したデータ読出しの場合と同様にして処理さ
れ、データが書き込まれるべき場所、すなわち現在その
アドレスを示すデータを記憶するメモリ装置が決定され
る。ディレクトリ列が一致する場合は、データはキャッ
シュ・メモリ或いはインページ・バッファへ経路指定さ
れる。これはキャッシュ／ＩＰＢ制御装置及びキャッシ
ュ／ＩＰＢディレクトリ制御装置の制御の下で、適切な
デマルチプレクサ及びマルチプレクサを通じて、キャッ
シュ・メモリ或いはインページ・バッファの書込み入力
へ至る。これらの書込みオペレーションは読出しオペレ
ーションで述べたのと同様にして分析される。ディレク
トリ列が不一致（ミス）の場合は、インページ及び可能
性としてアウトページ制御シーケンスが開始され、プロ
セッサは、インページ・オペレーションからの最初の２
対のダブル・ワードがキャッシュ・メモリに転送される
と、同様にしてキャッシュ・メモリにデータを書き込む
ことを許可される。処理ユニットの書込みオペレーショ
ン完了時に、書込みデータを含む入力に対してディレク
トリ・ステータスは変更済みに変更される。
【００３３】キャッシュ・メモリへの４ダブル・ワード
のロード及びインページ・バッファへの１２ダブル・ワ
ードのロードは、プロセッサに対してインページ・オペ
レーションの完了以前にキャッシュ・メモリへの読出し
或いは書込みオペレーションを許可する。数多くの状況
において、インページ・オペレーション後にキャッシュ
・メモリに含まれるデータは、最初に要求されたデータ
だけではなく、要求データのアドレス以降のデータによ
り構成される。その結果、プロセッサがシーケンシャル
にデータを使用すれば、キャッシュ・メモリに対する引
き続くプロセッサ・オペレーションは、最後のインペー
ジ・オペレーションの開始の間に、キャッシュ内に記憶
されるいくつかの或いは全てのデータを使用する可能性
がある。従って、典型的にはキャッシュ内のデータが尽
きるまでプロセッサはインページ・バッファをアクセス
する必要はなく、多くの場合、この遅延はプロセッサに
遅延を引き起こすことなく、インページ・バッファに対
するインページ・オペレーションを完了するするのに十
分である。データが非シーケンシャルにフェッチ或いは
記憶される場合は、引き続き要求されるデータはキャッ
シュ・メモリ内に全体的に含まれる別の１２８バイト・
ブロックに存在する可能性がある。同様に、インページ
・バッファはインページ・バッファに対するインページ
・オペレーションが完了するまでアクセスされる必要は
ない。１２８バイト・ブロックのデータをインページ・
バッファとキャッシュ・メモリとの間で分け合う別の利
点としては、次回の１２８バイト・ブロック・データを
主メモリからフェッチしインページングに備える間に、
インページ・バッファのキャッシュ・メモリへのアンロ
ードが発生する点である。
のロード及びインページ・バッファへの１２ダブル・ワ
ードのロードは、プロセッサに対してインページ・オペ
レーションの完了以前にキャッシュ・メモリへの読出し
或いは書込みオペレーションを許可する。数多くの状況
において、インページ・オペレーション後にキャッシュ
・メモリに含まれるデータは、最初に要求されたデータ
だけではなく、要求データのアドレス以降のデータによ
り構成される。その結果、プロセッサがシーケンシャル
にデータを使用すれば、キャッシュ・メモリに対する引
き続くプロセッサ・オペレーションは、最後のインペー
ジ・オペレーションの開始の間に、キャッシュ内に記憶
されるいくつかの或いは全てのデータを使用する可能性
がある。従って、典型的にはキャッシュ内のデータが尽
きるまでプロセッサはインページ・バッファをアクセス
する必要はなく、多くの場合、この遅延はプロセッサに
遅延を引き起こすことなく、インページ・バッファに対
するインページ・オペレーションを完了するするのに十
分である。データが非シーケンシャルにフェッチ或いは
記憶される場合は、引き続き要求されるデータはキャッ
シュ・メモリ内に全体的に含まれる別の１２８バイト・
ブロックに存在する可能性がある。同様に、インページ
・バッファはインページ・バッファに対するインページ
・オペレーションが完了するまでアクセスされる必要は
ない。１２８バイト・ブロックのデータをインページ・
バッファとキャッシュ・メモリとの間で分け合う別の利
点としては、次回の１２８バイト・ブロック・データを
主メモリからフェッチしインページングに備える間に、
インページ・バッファのキャッシュ・メモリへのアンロ
ードが発生する点である。
【００３４】次に図３−図８を参照して、上述の事象の
タイミングに関して説明する。図３はインページ・バッ
ファのアンロード及びプロセッサのデータ要求の結果生
じるインページ・オペレーション期間中のタイミングを
示す。プロセッサ及びメモリ・クロックのセットは偶数
及び奇数パルス発信器がゲートされたものである。偶数
及び奇数発信器は互いに１８０度位相が異なる。プロセ
ッサ・クロックの最も共通なサイクル・タイムは区間当
たり４パルスであり、一方、メモリ・クロックの場合は
３パルスである。プロセッサ・クロックの０、１、２及
び３（ＰＣ−０、ＰＣ−１、ＰＣ−２及びＰＣ−３）は
各プロセッサ・サイクル当たり１パルスからなり、それ
ぞれゼロ、第１、第２及び第３番目のパルスに相当す
る。メモリ・クロックの０、１及び２（ＭＣ−０、ＭＣ
−１及びＭＣ−２）は各メモリ・サイクル当たり１パル
スからなり、それぞれゼロ、第１及び第２番目のパルス
に相当する。プロセッサ・サイクルはメモリ・サイクル
よりも長いために、プロセッサ・クロックとメモリ・ク
ロックのほとんどのサイクルは同時には開始されない。
しばしば、余分のタイミング・パルス、例えばＰＣ−
４、ＰＣ−５、ＰＣ−６及びＰＣ−７などがプロセッサ
・サイクルに追加される。これらの余分なタイミング・
パルスは、プロセッサが実行に４パルスよりも長い時間
を要するマイクロワードを処理する時、及びプロセッサ
が１メモリ・サイクルと１プロセッサ・サイクルの開始
を揃えたい時に追加される。後者の場合には、これらの
追加のパルスはメモリ及びプロセッサの両サイクルに対
し、インページ・オペレーションの場合は２プロセッサ
・サイクル遅れて揃うように指示し、またアウトページ
・オペレーションでは１プロセッサ・サイクル遅れて揃
うように指示する。図３の“偶奇偶奇”パルスは、プロ
セッサ・クロックが交互に偶数及び奇数であることを示
すが、８パルス・サイクルが要求される時にはプロセッ
サ上で実行される特定のマイクロプログラムの調査無し
には特定できない。
タイミングに関して説明する。図３はインページ・バッ
ファのアンロード及びプロセッサのデータ要求の結果生
じるインページ・オペレーション期間中のタイミングを
示す。プロセッサ及びメモリ・クロックのセットは偶数
及び奇数パルス発信器がゲートされたものである。偶数
及び奇数発信器は互いに１８０度位相が異なる。プロセ
ッサ・クロックの最も共通なサイクル・タイムは区間当
たり４パルスであり、一方、メモリ・クロックの場合は
３パルスである。プロセッサ・クロックの０、１、２及
び３（ＰＣ−０、ＰＣ−１、ＰＣ−２及びＰＣ−３）は
各プロセッサ・サイクル当たり１パルスからなり、それ
ぞれゼロ、第１、第２及び第３番目のパルスに相当す
る。メモリ・クロックの０、１及び２（ＭＣ−０、ＭＣ
−１及びＭＣ−２）は各メモリ・サイクル当たり１パル
スからなり、それぞれゼロ、第１及び第２番目のパルス
に相当する。プロセッサ・サイクルはメモリ・サイクル
よりも長いために、プロセッサ・クロックとメモリ・ク
ロックのほとんどのサイクルは同時には開始されない。
しばしば、余分のタイミング・パルス、例えばＰＣ−
４、ＰＣ−５、ＰＣ−６及びＰＣ−７などがプロセッサ
・サイクルに追加される。これらの余分なタイミング・
パルスは、プロセッサが実行に４パルスよりも長い時間
を要するマイクロワードを処理する時、及びプロセッサ
が１メモリ・サイクルと１プロセッサ・サイクルの開始
を揃えたい時に追加される。後者の場合には、これらの
追加のパルスはメモリ及びプロセッサの両サイクルに対
し、インページ・オペレーションの場合は２プロセッサ
・サイクル遅れて揃うように指示し、またアウトページ
・オペレーションでは１プロセッサ・サイクル遅れて揃
うように指示する。図３の“偶奇偶奇”パルスは、プロ
セッサ・クロックが交互に偶数及び奇数であることを示
すが、８パルス・サイクルが要求される時にはプロセッ
サ上で実行される特定のマイクロプログラムの調査無し
には特定できない。
【００３５】図２は回路１０を更に詳しく表した図であ
り、プロセッサ２６は主メモリ２０からインページ・バ
ッファ１２及びキャッシュ・メモリ１４を介してデータ
をアクセスする。図３はタイミングを示す。特に指定が
ない場合には、次に示すオペレーションは全てプロセッ
サ・クロック１８を使用する。プロセッサ２６がデータ
を要求すると、プロセッサはデータ要求をプロセッサ／
メモリ・インタフェース制御装置６０にライン１４７を
介して送り、データのアドレスをアドレス・レジスタ変
換器５３に送る。データ・アドレスの一部はキャッシュ
・ディレクトリ５２をアドレスするために使用される。
キャッシュ・ディレクトリは現在キャッシュ・メモリ１
４及びインページ・バッファ１２に記憶されている全て
のワードのアドレスを含む。アドレスの残りのビットは
比較器５１によりキャッシュ・ディレクトリ５２の内容
と比較され、要求データがキャッシュ・メモリ１４或い
はインページ・バッファ１２のどちらかに含まれている
か判定する。
り、プロセッサ２６は主メモリ２０からインページ・バ
ッファ１２及びキャッシュ・メモリ１４を介してデータ
をアクセスする。図３はタイミングを示す。特に指定が
ない場合には、次に示すオペレーションは全てプロセッ
サ・クロック１８を使用する。プロセッサ２６がデータ
を要求すると、プロセッサはデータ要求をプロセッサ／
メモリ・インタフェース制御装置６０にライン１４７を
介して送り、データのアドレスをアドレス・レジスタ変
換器５３に送る。データ・アドレスの一部はキャッシュ
・ディレクトリ５２をアドレスするために使用される。
キャッシュ・ディレクトリは現在キャッシュ・メモリ１
４及びインページ・バッファ１２に記憶されている全て
のワードのアドレスを含む。アドレスの残りのビットは
比較器５１によりキャッシュ・ディレクトリ５２の内容
と比較され、要求データがキャッシュ・メモリ１４或い
はインページ・バッファ１２のどちらかに含まれている
か判定する。
【００３６】上述のプロセッサ要求は並行して発生する
３つのオペレーションを開始し、これらはキャッシュ・
メモリ或いはインページ・バッファの一方から要求デー
タを読み出し、ヒット或いはミスが発生するか判定す
る。最初のオペレーションは第１プロセッサ・サイクル
（１ＰＣ−０）のゼロ・パルス時に開始され、この時キ
ャッシュ／ＩＰＢディレクトリ制御装置６２はキャッシ
ュ／ＩＰＢディレクトリ５２内の読み出すべきロケーシ
ョンのアドレスを提供することにより、キャッシュ・デ
ィレクトリの内容の読出しを開始する。このロケーショ
ンのアドレスは第１プロセッサ・サイクルの第２パルス
時（１ＰＣ−２）に読み出され、ヒット或いはミスが第
１プロセッサ・サイクルの第３パルス時（１ＰＣ−３）
に判定される（不一致タイミング参照）。第２オペレー
ションは１ＰＣ−１時点で発生する。すなわち、アドレ
ス・ビット２５−２７がインページ・バッファに提供さ
れ、プロセッサにより要求されるデータを読み出す（イ
ンページ・バッファのアドレス・タイミング参照）。１
ＰＣ−２時点でインページ・バッファから読み出された
データがＩＰＢレジスタ４７にラッチされる。第３オペ
レーションもまた、１ＰＣ−１時点で発生し、この時ア
ドレス・ビット１８−２８がキャッシュ配列に提供さ
れ、プロセッサにより要求されるデータの読出しを実施
する（キャッシュ配列のアドレス・タイミング参照）。
次に、１ＰＣ−２時点でキャッシュ・メモリから読み出
されたデータが記憶データ・レジスタ４５にラッチされ
る（記憶データ・レジスタのクロック・タイミング参
照）。データが実際にキャッシュ・メモリ或いはインペ
ージ・バッファ内に在中したかを判定するために、上述
の第１オペレーションにおいてキャッシュ・ディレクト
リ内で行われる比較は１ＰＣー３パルスで実施される。
この並行オペレーションはヒット事象の際のデータ・ア
クセスを早める役割をする。
３つのオペレーションを開始し、これらはキャッシュ・
メモリ或いはインページ・バッファの一方から要求デー
タを読み出し、ヒット或いはミスが発生するか判定す
る。最初のオペレーションは第１プロセッサ・サイクル
（１ＰＣ−０）のゼロ・パルス時に開始され、この時キ
ャッシュ／ＩＰＢディレクトリ制御装置６２はキャッシ
ュ／ＩＰＢディレクトリ５２内の読み出すべきロケーシ
ョンのアドレスを提供することにより、キャッシュ・デ
ィレクトリの内容の読出しを開始する。このロケーショ
ンのアドレスは第１プロセッサ・サイクルの第２パルス
時（１ＰＣ−２）に読み出され、ヒット或いはミスが第
１プロセッサ・サイクルの第３パルス時（１ＰＣ−３）
に判定される（不一致タイミング参照）。第２オペレー
ションは１ＰＣ−１時点で発生する。すなわち、アドレ
ス・ビット２５−２７がインページ・バッファに提供さ
れ、プロセッサにより要求されるデータを読み出す（イ
ンページ・バッファのアドレス・タイミング参照）。１
ＰＣ−２時点でインページ・バッファから読み出された
データがＩＰＢレジスタ４７にラッチされる。第３オペ
レーションもまた、１ＰＣ−１時点で発生し、この時ア
ドレス・ビット１８−２８がキャッシュ配列に提供さ
れ、プロセッサにより要求されるデータの読出しを実施
する（キャッシュ配列のアドレス・タイミング参照）。
次に、１ＰＣ−２時点でキャッシュ・メモリから読み出
されたデータが記憶データ・レジスタ４５にラッチされ
る（記憶データ・レジスタのクロック・タイミング参
照）。データが実際にキャッシュ・メモリ或いはインペ
ージ・バッファ内に在中したかを判定するために、上述
の第１オペレーションにおいてキャッシュ・ディレクト
リ内で行われる比較は１ＰＣー３パルスで実施される。
この並行オペレーションはヒット事象の際のデータ・ア
クセスを早める役割をする。
【００３７】図３の場合には、ミスがキャッシュ／ＩＰ
Ｂディレクトリ制御装置６２により検出され、キャッシ
ュ／ＩＰＢ制御装置５０は図３の点線領域３１内のステ
ップにより示されるアンロード・インページ・バッファ
・シーケンスを開始し、主メモリは次のラインのデータ
のフェッチを行う。主メモリのフェッチはキャッシュ／
ＩＰＢディレクトリ制御装置６２がフェッチ・コマンド
を主メモリ制御装置８０及びアドレス・レジスタに送信
することにより開始される（アドレス変換器５３に対し
アドレスを主メモリ制御装置に送信するよう指示す
る）。プロセッサ・クロックのセットは主メモリ制御装
置８０に提供され、キャッシュ／ＩＰＢディレクトリ制
御装置６２及びアドレス・レジスタ／アドレス変換器５
３との通信を許可する。次に主メモリ制御装置はアドレ
ス・ビット６−２５及び対メモリカード選択信号を主メ
モリ２０に２ＰＣ−４で送信し、データ・ラインのフェ
ッチを起動し、一方、インページ・バッファの内容はキ
ャッシュ・メモリに次のように読み出される。フェッチ
・オペレーションの性質は本発明にとって重要ではな
く、従来より主メモリからの種々のタイプのフェッチ・
オペレーションが知られている。
Ｂディレクトリ制御装置６２により検出され、キャッシ
ュ／ＩＰＢ制御装置５０は図３の点線領域３１内のステ
ップにより示されるアンロード・インページ・バッファ
・シーケンスを開始し、主メモリは次のラインのデータ
のフェッチを行う。主メモリのフェッチはキャッシュ／
ＩＰＢディレクトリ制御装置６２がフェッチ・コマンド
を主メモリ制御装置８０及びアドレス・レジスタに送信
することにより開始される（アドレス変換器５３に対し
アドレスを主メモリ制御装置に送信するよう指示す
る）。プロセッサ・クロックのセットは主メモリ制御装
置８０に提供され、キャッシュ／ＩＰＢディレクトリ制
御装置６２及びアドレス・レジスタ／アドレス変換器５
３との通信を許可する。次に主メモリ制御装置はアドレ
ス・ビット６−２５及び対メモリカード選択信号を主メ
モリ２０に２ＰＣ−４で送信し、データ・ラインのフェ
ッチを起動し、一方、インページ・バッファの内容はキ
ャッシュ・メモリに次のように読み出される。フェッチ
・オペレーションの性質は本発明にとって重要ではな
く、従来より主メモリからの種々のタイプのフェッチ・
オペレーションが知られている。
【００３８】２ＰＣ−１時点で、ダブル・ワードがイン
ページ・バッファよりアドレスされる（インページ・バ
ッファ・アドレス・タイミング参照）。これらの２ダブ
ル・ワードはＩＰＢレジスタ４７に２ＰＣ−２でラッチ
される（ＩＰＢレジスタ４７クロック・タイミング参
照）。また、２ＰＣ−１では、キャッシュ・メモリにＩ
ＰＢレジスタからキャッシュ・メモリにロードされる最
初の４ダブル・ワードに相当するアドレス・ビット１８
−２６が提供される（キャッシュ・メモリ・アドレス・
タイミング参照）。次に、２つの事象が並行して２ＰＣ
−３で発生する。すなわち、ＩＰＢレジスタ４７の内容
がＩＰＢレジスタ７０に読み出され（ＩＰＢレジスタ７
０クロック・タイミング参照）、ＩＰＢレジスタ４７に
は別のアドレスが提供される（インページ・バッファ・
アドレス・タイミング参照）。２ＰＣ−４では、ＩＰＢ
レジスタ４７はインページ・バッファから読み出される
第２ダブル・ワード対をラッチする（ＩＰＢレジスタ４
７クロック・タイミング参照）。２ＰＣ−５では、２つ
のオペレーションが並行して発生する。すなわち、第３
のアドレスがインページ・バッファに提供され（インペ
ージ・バッファ・アドレス・タイミング参照）、ＩＰＢ
レジスタ４７及び７０の内容がキャッシュ・メモリにキ
ャッシュ書込ストローブにより書き込まれる（キャッシ
ュ書込ストローブ・タイミング参照）。３ＰＣ−０で
は、ＩＰＢレジスタ４７はインページ・バッファからの
第３ダブル・ワード対をラッチする（ＩＰＢレジスタ４
７クロック・タイミング参照）。３ＰＣ−１では、３つ
の事象が並行して発生する。すなわち、ＩＰＢレジスタ
７０がＩＰＢレジスタ４７の内容をラッチし（ＩＰＢレ
ジスタ７０クロック・タイミング参照）、インページ・
バッファは第４ダブル・ワード対の第４アドレスを提供
され（インページ・バッファ・アドレス・タイミング参
照）、キャッシュ配列は４ダブル・ワードの第２グルー
プのキャッシュ・メモリへの書込みに備え、第２アドレ
スを提供される（キャッシュ・メモリ・アドレス・タイ
ミング参照）。３ＰＣ−２では、ＩＰＢレジスタ４７は
インページ・バッファから読み出される第４ダブル・ワ
ード対をラッチする（ＩＰＢレジスタ４７クロック・タ
イミング参照）。３ＰＣ−３では、２つの事象が並行し
て発生する。すなわち、第５ダブル・ワード対を読み出
すためにアドレスがインページ・バッファに提供され
（インページ・バッファ・アドレス・タイミング参
照）、ＩＰＢレジスタ４７及び７０の内容をキャッシュ
・メモリに書き込むためにキャッシュ書込ストローブが
発生される（キャッシュ書込ストローブ・タイミング参
照）。第４プロセッサ・サイクル中に発生するオペレー
ションは第３プロセッサ・サイクル中の場合と比較し
て、第３及び第４ダブル・ワード対の代わりに第５及び
第６ダブル・ワード対がインページ・バッファからキャ
ッシュ・メモリに転送される以外は同様である。この時
点で、６カッド・ワードが全てキャッシュ・メモリに転
送され、主メモリからのデータのインページのための空
間が生成される。
ページ・バッファよりアドレスされる（インページ・バ
ッファ・アドレス・タイミング参照）。これらの２ダブ
ル・ワードはＩＰＢレジスタ４７に２ＰＣ−２でラッチ
される（ＩＰＢレジスタ４７クロック・タイミング参
照）。また、２ＰＣ−１では、キャッシュ・メモリにＩ
ＰＢレジスタからキャッシュ・メモリにロードされる最
初の４ダブル・ワードに相当するアドレス・ビット１８
−２６が提供される（キャッシュ・メモリ・アドレス・
タイミング参照）。次に、２つの事象が並行して２ＰＣ
−３で発生する。すなわち、ＩＰＢレジスタ４７の内容
がＩＰＢレジスタ７０に読み出され（ＩＰＢレジスタ７
０クロック・タイミング参照）、ＩＰＢレジスタ４７に
は別のアドレスが提供される（インページ・バッファ・
アドレス・タイミング参照）。２ＰＣ−４では、ＩＰＢ
レジスタ４７はインページ・バッファから読み出される
第２ダブル・ワード対をラッチする（ＩＰＢレジスタ４
７クロック・タイミング参照）。２ＰＣ−５では、２つ
のオペレーションが並行して発生する。すなわち、第３
のアドレスがインページ・バッファに提供され（インペ
ージ・バッファ・アドレス・タイミング参照）、ＩＰＢ
レジスタ４７及び７０の内容がキャッシュ・メモリにキ
ャッシュ書込ストローブにより書き込まれる（キャッシ
ュ書込ストローブ・タイミング参照）。３ＰＣ−０で
は、ＩＰＢレジスタ４７はインページ・バッファからの
第３ダブル・ワード対をラッチする（ＩＰＢレジスタ４
７クロック・タイミング参照）。３ＰＣ−１では、３つ
の事象が並行して発生する。すなわち、ＩＰＢレジスタ
７０がＩＰＢレジスタ４７の内容をラッチし（ＩＰＢレ
ジスタ７０クロック・タイミング参照）、インページ・
バッファは第４ダブル・ワード対の第４アドレスを提供
され（インページ・バッファ・アドレス・タイミング参
照）、キャッシュ配列は４ダブル・ワードの第２グルー
プのキャッシュ・メモリへの書込みに備え、第２アドレ
スを提供される（キャッシュ・メモリ・アドレス・タイ
ミング参照）。３ＰＣ−２では、ＩＰＢレジスタ４７は
インページ・バッファから読み出される第４ダブル・ワ
ード対をラッチする（ＩＰＢレジスタ４７クロック・タ
イミング参照）。３ＰＣ−３では、２つの事象が並行し
て発生する。すなわち、第５ダブル・ワード対を読み出
すためにアドレスがインページ・バッファに提供され
（インページ・バッファ・アドレス・タイミング参
照）、ＩＰＢレジスタ４７及び７０の内容をキャッシュ
・メモリに書き込むためにキャッシュ書込ストローブが
発生される（キャッシュ書込ストローブ・タイミング参
照）。第４プロセッサ・サイクル中に発生するオペレー
ションは第３プロセッサ・サイクル中の場合と比較し
て、第３及び第４ダブル・ワード対の代わりに第５及び
第６ダブル・ワード対がインページ・バッファからキャ
ッシュ・メモリに転送される以外は同様である。この時
点で、６カッド・ワードが全てキャッシュ・メモリに転
送され、主メモリからのデータのインページのための空
間が生成される。
【００３９】次に、主メモリからインページ・バッファ
及びキャッシュ・メモリへのデータの実際のインページ
ングのための回路及びタイミングに付いて説明する（点
線３３内）。メモリ・クロックが主メモリ、メモリ・デ
ータ・レジスタ（ＭＤＲ）８９、エラー訂正レジスタ
（ＥＣＲ）８８、ＩＰＢレジスタ４７及び７０、記憶デ
ータ・レジスタ４５及びアドレス・カウンタに提供さ
れ、書込み制御がキャッシュ・メモリ及びインページ・
バッファに提供される。２ＭＣ−２では、以前に主メモ
リからフェッチされた第１ダブル・ワード対（キャッシ
ュ・メモリに転送される予定）がＭＤＲレジスタにラッ
チされる。３ＭＣ−１では、ＥＣＲレジスタがＭＤＲか
らＥＣＣマトリクスを通じて到来する第１ダブル・ワー
ド対をラッチする。３ＭＣ−２では、（キャッシュ・メ
モリに転送される予定の）第２ダブル・ワード対が主メ
モリからＭＤＲレジスタにラッチされる。４ＭＣ−０で
は、ＥＣＲレジスタ８８の内容がＳＤＲレジスタ４５に
ラッチされ、第１ダブル・ワード対をキャッシュ・メモ
リ内に書き込むためのアドレスがキャッシュ・メモリに
提供される（キャッシュ配列アドレス・タイミング参
照）。４ＭＣ−１では、ＥＣＲがＭＤＲからＥＣＣマト
リクスを通じて到来する第２ダブル・ワード対をラッチ
する。４ＭＣ−２では、ＭＤＲは主メモリからの第３ダ
ブル・ワード対（インページ・バッファに転送される予
定）をラッチし、またキャッシュ書込ストローブがキャ
ッシュ・メモリに提供され、現在第１ダブル・ワード対
を含むＳＤＲの内容を書き込む。更に、ＳＤＲは５ＭＣ
−０において（第２ダブル・ワード対のための）１つの
データ転送だけを受諾し、キャッシュ・アドレスはイン
クリメントされて第２ダブル・ワード対を書き込む用意
をする。第２ダブル・ワード対は５ＭＣ−２においてキ
ャッシュに書き込まれ、これがインページ・オペレーシ
ョンに関連するキャッシュへの最後の書込みとなる。６
ＭＣ−０でインクリメントされるキャッシュ・アドレス
の値は、次に６ＭＣ−１において列一致情報と共に保管
される。８ＰＣ−０（これは５ＭＣ−０と同時）では、
プロセッサ通知信号がプロセッサに対して１サイクル分
だけプロセッサ／メモリ・インタフェース制御装置によ
り活性化され、プロセッサが続くプロセッサ・サイクル
においてデータ要求を再出力すべきであることを指摘す
る。以降で更に詳細に述べられるように、現在プロセッ
サはキャッシュ・メモリ内のデータをアクセスできる状
態にある。８ＰＣ−３では、キャッシュ・ディレクトリ
がアドレス・レジスタ／アドレス変換器５３からのアド
レス・ビット６−１７により更新される。
及びキャッシュ・メモリへのデータの実際のインページ
ングのための回路及びタイミングに付いて説明する（点
線３３内）。メモリ・クロックが主メモリ、メモリ・デ
ータ・レジスタ（ＭＤＲ）８９、エラー訂正レジスタ
（ＥＣＲ）８８、ＩＰＢレジスタ４７及び７０、記憶デ
ータ・レジスタ４５及びアドレス・カウンタに提供さ
れ、書込み制御がキャッシュ・メモリ及びインページ・
バッファに提供される。２ＭＣ−２では、以前に主メモ
リからフェッチされた第１ダブル・ワード対（キャッシ
ュ・メモリに転送される予定）がＭＤＲレジスタにラッ
チされる。３ＭＣ−１では、ＥＣＲレジスタがＭＤＲか
らＥＣＣマトリクスを通じて到来する第１ダブル・ワー
ド対をラッチする。３ＭＣ−２では、（キャッシュ・メ
モリに転送される予定の）第２ダブル・ワード対が主メ
モリからＭＤＲレジスタにラッチされる。４ＭＣ−０で
は、ＥＣＲレジスタ８８の内容がＳＤＲレジスタ４５に
ラッチされ、第１ダブル・ワード対をキャッシュ・メモ
リ内に書き込むためのアドレスがキャッシュ・メモリに
提供される（キャッシュ配列アドレス・タイミング参
照）。４ＭＣ−１では、ＥＣＲがＭＤＲからＥＣＣマト
リクスを通じて到来する第２ダブル・ワード対をラッチ
する。４ＭＣ−２では、ＭＤＲは主メモリからの第３ダ
ブル・ワード対（インページ・バッファに転送される予
定）をラッチし、またキャッシュ書込ストローブがキャ
ッシュ・メモリに提供され、現在第１ダブル・ワード対
を含むＳＤＲの内容を書き込む。更に、ＳＤＲは５ＭＣ
−０において（第２ダブル・ワード対のための）１つの
データ転送だけを受諾し、キャッシュ・アドレスはイン
クリメントされて第２ダブル・ワード対を書き込む用意
をする。第２ダブル・ワード対は５ＭＣ−２においてキ
ャッシュに書き込まれ、これがインページ・オペレーシ
ョンに関連するキャッシュへの最後の書込みとなる。６
ＭＣ−０でインクリメントされるキャッシュ・アドレス
の値は、次に６ＭＣ−１において列一致情報と共に保管
される。８ＰＣ−０（これは５ＭＣ−０と同時）では、
プロセッサ通知信号がプロセッサに対して１サイクル分
だけプロセッサ／メモリ・インタフェース制御装置によ
り活性化され、プロセッサが続くプロセッサ・サイクル
においてデータ要求を再出力すべきであることを指摘す
る。以降で更に詳細に述べられるように、現在プロセッ
サはキャッシュ・メモリ内のデータをアクセスできる状
態にある。８ＰＣ−３では、キャッシュ・ディレクトリ
がアドレス・レジスタ／アドレス変換器５３からのアド
レス・ビット６−１７により更新される。
【００４０】５ＭＣ−１ では、第３ダブル・ワード対
がエラー訂正マトリクス（ＥＣＣ Ｇｅｎ／Ｃｏｒｒ９
０）の出力からＥＣＲレジスタ８８にラッチされる。６
ＭＣ−０では、前述のキャッシュ・ディレクトリ・オペ
レーションと同時に、ＩＰＢレジスタ４１がＥＣＲレジ
スタから第３ダブル・ワード対をラッチし、アドレスが
インページ・バッファに提供されて、インページ・バッ
ファへの第３ダブル・ワード対の書き込みに備える。ア
ドレスをインページ・バッファへ提供するインページ・
バッファ・アドレス・カウンタもまたクロック・パルス
４ＭＣ−０及び５ＭＣ−０で計数される。但し、この時
点ではこのアドレスはインページ・バッファの読出し或
いは書込みオペレーション用には使用されない。インペ
ージ・バッファ・アドレス・カウンタは４ＭＣ−０にお
いて、アドレス・ビット２５−２７がキャッシュ・アド
レス・カウンタと同じ値で起動し、両者は上述のクロッ
ク・パルスの期間中は同時にインクリメントされ、これ
はこのアドレスが第３番目のデータ転送のために実際に
使用されるまで、インページ・バッファ・アドレス・カ
ウンタを設定しインクリメントする直接的な手段を提供
する。６ＭＣ−２では、最初の書込ストローブがインペ
ージ・バッファに提供され、インページ・バッファ内に
第３ダブル・ワード対を書き込む。インページ・バッフ
ァ・アドレス及び書込ストローブに関する前述のタイミ
ング・シーケンスは、６ダブル・ワード対が全てインペ
ージ・バッファに転送されるまで繰り返される。１１Ｍ
Ｃ−２では、バッファ充填信号がセットされ、これはイ
ンページ・オペレーションが完了し、インページ・バッ
ファがプロセッサからのデータ要求を受諾するために解
放されたことを示す。
がエラー訂正マトリクス（ＥＣＣ Ｇｅｎ／Ｃｏｒｒ９
０）の出力からＥＣＲレジスタ８８にラッチされる。６
ＭＣ−０では、前述のキャッシュ・ディレクトリ・オペ
レーションと同時に、ＩＰＢレジスタ４１がＥＣＲレジ
スタから第３ダブル・ワード対をラッチし、アドレスが
インページ・バッファに提供されて、インページ・バッ
ファへの第３ダブル・ワード対の書き込みに備える。ア
ドレスをインページ・バッファへ提供するインページ・
バッファ・アドレス・カウンタもまたクロック・パルス
４ＭＣ−０及び５ＭＣ−０で計数される。但し、この時
点ではこのアドレスはインページ・バッファの読出し或
いは書込みオペレーション用には使用されない。インペ
ージ・バッファ・アドレス・カウンタは４ＭＣ−０にお
いて、アドレス・ビット２５−２７がキャッシュ・アド
レス・カウンタと同じ値で起動し、両者は上述のクロッ
ク・パルスの期間中は同時にインクリメントされ、これ
はこのアドレスが第３番目のデータ転送のために実際に
使用されるまで、インページ・バッファ・アドレス・カ
ウンタを設定しインクリメントする直接的な手段を提供
する。６ＭＣ−２では、最初の書込ストローブがインペ
ージ・バッファに提供され、インページ・バッファ内に
第３ダブル・ワード対を書き込む。インページ・バッフ
ァ・アドレス及び書込ストローブに関する前述のタイミ
ング・シーケンスは、６ダブル・ワード対が全てインペ
ージ・バッファに転送されるまで繰り返される。１１Ｍ
Ｃ−２では、バッファ充填信号がセットされ、これはイ
ンページ・オペレーションが完了し、インページ・バッ
ファがプロセッサからのデータ要求を受諾するために解
放されたことを示す。
【００４１】２対のダブル・ワードが上述のようにキャ
ッシュに書き込まれ、プロセッサ・クロックのセットが
キャッシュ・アドレス・カウンタ７４、ＳＤＲ４５及び
キャッシュ書込み制御装置に提供されると、メモリ・ク
ロックのセットはこれらから切り放される。９ＰＣ−０
及び前述のタイミング・シーケンスにおける６ＭＣ−１
と同時に、プロセッサ２６はデータ要求を再出力する。
９ＰＣ−１において要求データを読み出すためにアドレ
スが提供され、これは１ＰＣ−１で提供されるアドレス
と同じである。ＳＤＲ４５は９ＰＣ−２でキャッシュ・
メモリからのデータをラッチし、このデータはキャッシ
ュ／ＩＰＢ制御装置の制御の下で前述のマルチプレクサ
を通じてシフト器４１そして次にプロセッサ２６に経路
指定される。
ッシュに書き込まれ、プロセッサ・クロックのセットが
キャッシュ・アドレス・カウンタ７４、ＳＤＲ４５及び
キャッシュ書込み制御装置に提供されると、メモリ・ク
ロックのセットはこれらから切り放される。９ＰＣ−０
及び前述のタイミング・シーケンスにおける６ＭＣ−１
と同時に、プロセッサ２６はデータ要求を再出力する。
９ＰＣ−１において要求データを読み出すためにアドレ
スが提供され、これは１ＰＣ−１で提供されるアドレス
と同じである。ＳＤＲ４５は９ＰＣ−２でキャッシュ・
メモリからのデータをラッチし、このデータはキャッシ
ュ／ＩＰＢ制御装置の制御の下で前述のマルチプレクサ
を通じてシフト器４１そして次にプロセッサ２６に経路
指定される。
【００４２】上述の事象はキャッシュ・メモリへのイン
ページ・バッファのアンロードを引き起こし、直後に主
メモリからの新たなライン・データがキャッシュ・メモ
リの別のロケーション及びインページ・バッファ内に書
き込まれる。こうした処理は置換されるキャッシュが無
効或いは有効且つ未変更ステータスを有するシナリオに
基づく。しかし、このラインが変更ステータスを有する
場合は、変更データはインページ・オペレーション以前
にスワップ・バッファ８２に移動されること（アウトペ
ージ）により保管され、引き続いてインページ・オペレ
ーションの完了直後にこのデータは主メモリに移動され
る。
ページ・バッファのアンロードを引き起こし、直後に主
メモリからの新たなライン・データがキャッシュ・メモ
リの別のロケーション及びインページ・バッファ内に書
き込まれる。こうした処理は置換されるキャッシュが無
効或いは有効且つ未変更ステータスを有するシナリオに
基づく。しかし、このラインが変更ステータスを有する
場合は、変更データはインページ・オペレーション以前
にスワップ・バッファ８２に移動されること（アウトペ
ージ）により保管され、引き続いてインページ・オペレ
ーションの完了直後にこのデータは主メモリに移動され
る。
【００４３】図４はプロセッサのデータ要求の結果生じ
るアウトページ・オペレーションに関する事象のタイミ
ングを示す。インページ・バッファの前回のアンロード
のタイミング・シーケンスは、上述のように、前回のプ
ロセッサ・サイクル２−４で発生する。アウトページ・
オペレーションは２ＭＣ−１で開始される。この時、ア
ドレスがキャッシュ・メモリに提供され、キャッシュか
らスワップ・バッファ８２に転送される第１ダブル・ワ
ード対が読み出される。３ＭＣ−３では、ＳＤＲ４５が
キャッシュから読み出される第１ダブル・ワード対をラ
ッチし、主メモリ制御装置はスワップ・バッファ８２に
アドレスを提供する。３ＭＣ−１では、キャッシュ・メ
モリへのアドレスは、第２ダブル・ワード対がキャッシ
ュ配列から読み出されるようにキャッシュ・アドレス・
カウンタ内でインクリメントされる。３ＭＣ−２では、
スワップ・バッファ書込ストローブが発生し、ＳＤＲの
内容をスワップ・バッファに書き込む。キャッシュ・ア
ドレス、ＳＤＲ、スワップ・バッファ・アドレス及びス
ワップ・バッファ書込ストローブに関する上述のタイミ
ング・シーケンスは、８対のダブル・ワードがキャッシ
ュからスワップ・バッファに転送されるまで繰り返され
る。アウトページ・オペレーションに関連するディレク
トリ入力のアドレス・ビット６−１７は、後に（１３Ｐ
Ｃ−０で）、続くインページ・オペレーションの間に、
また図３で示されるディレクトリの更新以前に、アドレ
ス・レジスタ／アドレス変換からのアドレス・ビット８
−２４と共に主メモリ制御装置に転送される。上述のイ
ンページ・オペレーションはアウトページ・オペレーシ
ョンの直後に続いて実施され、図３で示されるのと同じ
タイミング・シーケンスを使用する。関連するプロセッ
サ及びメモリ・サイクルは、インページ・オペレーショ
ンの発生時及びプロセッサが再要求が可能なこと及びキ
ャッシュ・メモリからデータを読み出し可能なことを通
知される時に変化する。
るアウトページ・オペレーションに関する事象のタイミ
ングを示す。インページ・バッファの前回のアンロード
のタイミング・シーケンスは、上述のように、前回のプ
ロセッサ・サイクル２−４で発生する。アウトページ・
オペレーションは２ＭＣ−１で開始される。この時、ア
ドレスがキャッシュ・メモリに提供され、キャッシュか
らスワップ・バッファ８２に転送される第１ダブル・ワ
ード対が読み出される。３ＭＣ−３では、ＳＤＲ４５が
キャッシュから読み出される第１ダブル・ワード対をラ
ッチし、主メモリ制御装置はスワップ・バッファ８２に
アドレスを提供する。３ＭＣ−１では、キャッシュ・メ
モリへのアドレスは、第２ダブル・ワード対がキャッシ
ュ配列から読み出されるようにキャッシュ・アドレス・
カウンタ内でインクリメントされる。３ＭＣ−２では、
スワップ・バッファ書込ストローブが発生し、ＳＤＲの
内容をスワップ・バッファに書き込む。キャッシュ・ア
ドレス、ＳＤＲ、スワップ・バッファ・アドレス及びス
ワップ・バッファ書込ストローブに関する上述のタイミ
ング・シーケンスは、８対のダブル・ワードがキャッシ
ュからスワップ・バッファに転送されるまで繰り返され
る。アウトページ・オペレーションに関連するディレク
トリ入力のアドレス・ビット６−１７は、後に（１３Ｐ
Ｃ−０で）、続くインページ・オペレーションの間に、
また図３で示されるディレクトリの更新以前に、アドレ
ス・レジスタ／アドレス変換からのアドレス・ビット８
−２４と共に主メモリ制御装置に転送される。上述のイ
ンページ・オペレーションはアウトページ・オペレーシ
ョンの直後に続いて実施され、図３で示されるのと同じ
タイミング・シーケンスを使用する。関連するプロセッ
サ及びメモリ・サイクルは、インページ・オペレーショ
ンの発生時及びプロセッサが再要求が可能なこと及びキ
ャッシュ・メモリからデータを読み出し可能なことを通
知される時に変化する。
【００４４】インページ・オペレーションの完了後、以
前にスワップ・バッファに転送された８カッド・ワード
が以下のように主メモリに転送される。２０ＭＣ−０に
おいて、主メモリ制御装置は読み出すべき、そして主メ
モリに転送すべき第１カッド・ワードのスワップ・バッ
ファにアドレスを提供する。２０ＭＣ−２では、ＭＤＲ
はスワップ・バッファからデータをラッチし、２１ＭＣ
−１ではＥＣＲはＥＣＣマトリクスを介する転送の後、
ＭＤＲからデータをラッチする。２２ＭＣ−０では、Ｅ
ＣＲからのデータは主メモリ内のレジスタ（図示せず）
により受け取られる。このシーケンスはその後、６４バ
イト或いは４カッド・ワードが主メモリ内のレジスタに
記憶されるまで３回繰り返される。次に、主メモリ制御
装置は書込ストローブをこのレジスタに出力し、データ
を主メモリに書き込む。この処理は残りの４カッド・ワ
ードに対しても繰り返される。スワップ・バッファが主
メモリにアンロードされるこのオペレーションの間、主
メモリからのフェッチのためのプロセッサ要求はスワッ
プ・バッファのアンロードが完了するまで遅延される。
前にスワップ・バッファに転送された８カッド・ワード
が以下のように主メモリに転送される。２０ＭＣ−０に
おいて、主メモリ制御装置は読み出すべき、そして主メ
モリに転送すべき第１カッド・ワードのスワップ・バッ
ファにアドレスを提供する。２０ＭＣ−２では、ＭＤＲ
はスワップ・バッファからデータをラッチし、２１ＭＣ
−１ではＥＣＲはＥＣＣマトリクスを介する転送の後、
ＭＤＲからデータをラッチする。２２ＭＣ−０では、Ｅ
ＣＲからのデータは主メモリ内のレジスタ（図示せず）
により受け取られる。このシーケンスはその後、６４バ
イト或いは４カッド・ワードが主メモリ内のレジスタに
記憶されるまで３回繰り返される。次に、主メモリ制御
装置は書込ストローブをこのレジスタに出力し、データ
を主メモリに書き込む。この処理は残りの４カッド・ワ
ードに対しても繰り返される。スワップ・バッファが主
メモリにアンロードされるこのオペレーションの間、主
メモリからのフェッチのためのプロセッサ要求はスワッ
プ・バッファのアンロードが完了するまで遅延される。
【００４５】プロセッサ・データ要求結果がヒットであ
ると、キャッシュ／ＩＰＢ制御装置５０はキャッシュ・
メモリ１４或いはインページ・バッファ１２のどちらが
現在このデータを有するかを判定しなければならない。
図５はプロセッサ読出し要求に関する事象のタイミング
を表し、ここでは要求データはインページ・バッファ内
に見い出される。ＰＣ−１においてアドレスがアドレス
・レジスタ／アドレス変換器５３から受信され、キャッ
シュ・メモリ及びインページ・バッファの両方に提供さ
れる。ＰＣ−２では、ＩＰＢレジスタ及びＳＤＲの両者
はそれぞれインページ・バッファ及びキャッシュ・メモ
リからのデータをラッチする。比較器はアドレス・ビッ
ト１８−２６の現在値、保管値及び列一致情報を使用し
て、データがインページ・バッファ内に存在すると判定
し、ＰＣ−３で“ＩＰＢレジスタをプロセッサへゲー
ト”信号を活動化する。この信号はＩＰＢレジスタ４７
の内容をシフト器及び次にプロセッサへ転送するために
使用される。プロセッサは次に、別の読出し或いは書込
み要求を続くプロセッサ・サイクルで出力できる。
ると、キャッシュ／ＩＰＢ制御装置５０はキャッシュ・
メモリ１４或いはインページ・バッファ１２のどちらが
現在このデータを有するかを判定しなければならない。
図５はプロセッサ読出し要求に関する事象のタイミング
を表し、ここでは要求データはインページ・バッファ内
に見い出される。ＰＣ−１においてアドレスがアドレス
・レジスタ／アドレス変換器５３から受信され、キャッ
シュ・メモリ及びインページ・バッファの両方に提供さ
れる。ＰＣ−２では、ＩＰＢレジスタ及びＳＤＲの両者
はそれぞれインページ・バッファ及びキャッシュ・メモ
リからのデータをラッチする。比較器はアドレス・ビッ
ト１８−２６の現在値、保管値及び列一致情報を使用し
て、データがインページ・バッファ内に存在すると判定
し、ＰＣ−３で“ＩＰＢレジスタをプロセッサへゲー
ト”信号を活動化する。この信号はＩＰＢレジスタ４７
の内容をシフト器及び次にプロセッサへ転送するために
使用される。プロセッサは次に、別の読出し或いは書込
み要求を続くプロセッサ・サイクルで出力できる。
【００４６】図６はプロセッサ読出し要求に関する事象
のタイミングを表し、ここでは要求データはキャッシュ
内に見い出される。このタイミング・シーケンスは、前
述の比較オペレーションの結果として“ＩＰＢレジスタ
をプロセッサへゲート”信号の代わりに“ＳＤＲレジス
タをプロセッサへゲート”信号を活動化する以外は図５
と同じである。
のタイミングを表し、ここでは要求データはキャッシュ
内に見い出される。このタイミング・シーケンスは、前
述の比較オペレーションの結果として“ＩＰＢレジスタ
をプロセッサへゲート”信号の代わりに“ＳＤＲレジス
タをプロセッサへゲート”信号を活動化する以外は図５
と同じである。
【００４７】図７はプロセッサ書込み要求に関する事象
のタイミングを示し、ここでは書き込まれるデータ・ロ
ケーションはインページ・バッファ内に見い出される。
アドレス・レジスタ／アドレス変換器から受け取られる
アドレスが、キャッシュ・メモリ及びインページ・バッ
ファの両者にＰＣ−１で提供される。比較器はアドレス
・ビット１８−２６の現在値、保管値及び列一致情報を
使用して、データがインページ・バッファ内に存在する
と判定し、ＰＣ−３で“ＩＰＢレジスタをプロセッサへ
ゲート”信号を活動化する。次にインページ・バッファ
書込みストローブがＰＣ−０において、プロセッサによ
り提供されたデータをインページ・バッファに書き込む
ために与えられる。プロセッサは次に別の読出し或いは
書込み要求を続くプロセッサ・サイクルにおいて出力で
きる。
のタイミングを示し、ここでは書き込まれるデータ・ロ
ケーションはインページ・バッファ内に見い出される。
アドレス・レジスタ／アドレス変換器から受け取られる
アドレスが、キャッシュ・メモリ及びインページ・バッ
ファの両者にＰＣ−１で提供される。比較器はアドレス
・ビット１８−２６の現在値、保管値及び列一致情報を
使用して、データがインページ・バッファ内に存在する
と判定し、ＰＣ−３で“ＩＰＢレジスタをプロセッサへ
ゲート”信号を活動化する。次にインページ・バッファ
書込みストローブがＰＣ−０において、プロセッサによ
り提供されたデータをインページ・バッファに書き込む
ために与えられる。プロセッサは次に別の読出し或いは
書込み要求を続くプロセッサ・サイクルにおいて出力で
きる。
【００４８】図８はプロセッサ書込み要求に関する事象
のタイミングを示し、ここでは書き込まれるデータ・ロ
ケーションはキャッシュ・メモリ内に見い出される。こ
のタイミング・シーケンスは、インページ・バッファ書
込み制御＃１の代わりにキャッシュ書込み制御＃１が活
動化され、また前述の比較オペレーションの結果として
インページ・バッファ書込みストローブの代わりにキャ
ッシュ書込みストローブが発生する以外は図７の場合と
同じである。
のタイミングを示し、ここでは書き込まれるデータ・ロ
ケーションはキャッシュ・メモリ内に見い出される。こ
のタイミング・シーケンスは、インページ・バッファ書
込み制御＃１の代わりにキャッシュ書込み制御＃１が活
動化され、また前述の比較オペレーションの結果として
インページ・バッファ書込みストローブの代わりにキャ
ッシュ書込みストローブが発生する以外は図７の場合と
同じである。
【００４９】図１０Ａ及び１０Ｂはクロック・セレクタ
制御装置の詳細を示し、これは適切なプロセッサ或いは
メモリ・クロックを図２に示される構成装置に提供す
る。クロック・セレクタ制御装置への入力はプロセッサ
或いはメモリ・クロック（図１及び図３参照）、及びキ
ャッシュ／ＩＰＢ制御装置５０からの出力（回路は図２
及び図９、タイミングは図３ー図８参照）である。後者
はインページ・バッファ・ストローブ、インページ・バ
ッファ・アドレス・カウンタ、ＩＰＢレジスタ４７クロ
ック、キャッシュ・メモリ・ストローブ、キャッシュ・
メモリ・アドレス・カウンタ及び記憶データ・レジスタ
４５クロックに適用する適切なプロセッサ及びメモリ・
クロックを選択する（図２参照）。
制御装置の詳細を示し、これは適切なプロセッサ或いは
メモリ・クロックを図２に示される構成装置に提供す
る。クロック・セレクタ制御装置への入力はプロセッサ
或いはメモリ・クロック（図１及び図３参照）、及びキ
ャッシュ／ＩＰＢ制御装置５０からの出力（回路は図２
及び図９、タイミングは図３ー図８参照）である。後者
はインページ・バッファ・ストローブ、インページ・バ
ッファ・アドレス・カウンタ、ＩＰＢレジスタ４７クロ
ック、キャッシュ・メモリ・ストローブ、キャッシュ・
メモリ・アドレス・カウンタ及び記憶データ・レジスタ
４５クロックに適用する適切なプロセッサ及びメモリ・
クロックを選択する（図２参照）。
【００５０】これまでの説明により、本発明によるデー
タ・アクセス・システムが開示された。しかし、数多く
の変更及び置換が本発明の範中から逸脱すること無く可
能である。例えば、本発明はマルチプロセッサ・システ
ムに拡張できる。こうした拡張において、図示されたシ
ステム構成装置は各プロセッサに対し、メモリ・サブ・
システム１９以外は全て繰り返される。データ、アドレ
ス及び制御インタフェースは示されたものと同様であ
る。キャッシュ・メモリ間のデータの保全性はキャッシ
ュ／ＩＰＢディレクトリ制御装置内の追加手段を通じて
保持される。これらの手段はキャッシュ／ＩＰＢディレ
クトリ内の各入力に対し実施されるコピー・ビットを含
み、これはプロセッサ間において潜在的に共有され変更
されない１２８バイト・ブロックのデータを示す。ま
た、キャッシュ／ＩＰＢディレクトリを検索するために
他の遠隔プロセッサからのアドレスを送信するためのメ
カニズムが要求され、他のプロセッサにより要求される
ブロック・データがローカル・プロセッサに関与するキ
ャッシュ・メモリ内に存在するかを判定することが必要
である。キャッシュ・メモリ内のブロック・データを無
効にし、これらを別のキャッシュ・メモリに送る手段も
場合により含まれる。上述のインページ・バッファの実
施は、データの保全メカニズムに対する何等の変更も必
要としない。なぜなら、キャッシュ／ＩＰＢディレクト
リは、キャッシュ・メモリ及びインページ・バッファ間
で分けられる１個の１２８バイト・ブロックと同様に、
キャッシュ・メモリに含まれる全ての１２８ブロックに
対するデータの保全性を保証するための付加的情報を含
むからである。従って、本発明は図に基づき開示されて
きたがこれに限るものではなく、特許請求の範囲に示す
範中において有効である。
タ・アクセス・システムが開示された。しかし、数多く
の変更及び置換が本発明の範中から逸脱すること無く可
能である。例えば、本発明はマルチプロセッサ・システ
ムに拡張できる。こうした拡張において、図示されたシ
ステム構成装置は各プロセッサに対し、メモリ・サブ・
システム１９以外は全て繰り返される。データ、アドレ
ス及び制御インタフェースは示されたものと同様であ
る。キャッシュ・メモリ間のデータの保全性はキャッシ
ュ／ＩＰＢディレクトリ制御装置内の追加手段を通じて
保持される。これらの手段はキャッシュ／ＩＰＢディレ
クトリ内の各入力に対し実施されるコピー・ビットを含
み、これはプロセッサ間において潜在的に共有され変更
されない１２８バイト・ブロックのデータを示す。ま
た、キャッシュ／ＩＰＢディレクトリを検索するために
他の遠隔プロセッサからのアドレスを送信するためのメ
カニズムが要求され、他のプロセッサにより要求される
ブロック・データがローカル・プロセッサに関与するキ
ャッシュ・メモリ内に存在するかを判定することが必要
である。キャッシュ・メモリ内のブロック・データを無
効にし、これらを別のキャッシュ・メモリに送る手段も
場合により含まれる。上述のインページ・バッファの実
施は、データの保全メカニズムに対する何等の変更も必
要としない。なぜなら、キャッシュ／ＩＰＢディレクト
リは、キャッシュ・メモリ及びインページ・バッファ間
で分けられる１個の１２８バイト・ブロックと同様に、
キャッシュ・メモリに含まれる全ての１２８ブロックに
対するデータの保全性を保証するための付加的情報を含
むからである。従って、本発明は図に基づき開示されて
きたがこれに限るものではなく、特許請求の範囲に示す
範中において有効である。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
主メモリ・データへのコンピュータ・プロセッサによる
アクセス・スピードを改善できる。
主メモリ・データへのコンピュータ・プロセッサによる
アクセス・スピードを改善できる。
【図１】本発明によるコンピュータ・システムのデータ
・アクセス要素のブロック図である。
・アクセス要素のブロック図である。
【図２】図２Ａと図２Ｂの結合を示す図である。
【図２Ａ】図１の更に詳細なブロック図である。
【図２Ｂ】図１の更に詳細なブロック図である。
【図３】図３Ａと図３Ｂと図３Ｃの結合を示す図であ
る。
る。
【図３Ａ】図２で示す要素のインページ・バッファのア
ンロード及びインページ・オペレーションのタイミング
図である。
ンロード及びインページ・オペレーションのタイミング
図である。
【図３Ｂ】図２で示す要素のインページ・バッファのア
ンロード及びインページ・オペレーションのタイミング
図である。
ンロード及びインページ・オペレーションのタイミング
図である。
【図３Ｃ】図２で示す要素のインページ・バッファのア
ンロード及びインページ・オペレーションのタイミング
図である。
ンロード及びインページ・オペレーションのタイミング
図である。
【図４】図４Ａと図４Ｂと図４Ｃの結合を示す図であ
る。
る。
【図４Ａ】図２で示す要素のアウトページ・オペレーシ
ョンのタイミング図である。
ョンのタイミング図である。
【図４Ｂ】図２で示す要素のアウトページ・オペレーシ
ョンのタイミング図である。
ョンのタイミング図である。
【図４Ｃ】図２で示す要素のアウトページ・オペレーシ
ョンのタイミング図である。
ョンのタイミング図である。
【図５】図２で示す要素に関するプロセッサ要求データ
がインページ・バッファ内に存在する場合のプロセッサ
読出し要求及びその結果事象のタイミング図である。
がインページ・バッファ内に存在する場合のプロセッサ
読出し要求及びその結果事象のタイミング図である。
【図６】図２で示す要素に関するプロセッサ要求データ
がキャッシュ・メモリ内に存在する場合のプロセッサ読
出し要求及びその結果事象のタイミング図である。
がキャッシュ・メモリ内に存在する場合のプロセッサ読
出し要求及びその結果事象のタイミング図である。
【図７】図２で示す要素に関するデータがインページ・
バッファ内に書き込まれる場合のプロセッサ書込み要求
のタイミング図である。
バッファ内に書き込まれる場合のプロセッサ書込み要求
のタイミング図である。
【図８】図２で示す要素に関するデータがキャッシュ・
メモリ内に書き込まれる場合のプロセッサ書込み要求の
タイミング図である。
メモリ内に書き込まれる場合のプロセッサ書込み要求の
タイミング図である。
【図９】図９Ａと図９Ｂの結合を示す図である。
【図９Ａ】図２のキャッシュ／インページ・バッファ制
御装置の詳細ブロック図である。
御装置の詳細ブロック図である。
【図９Ｂ】図２のキャッシュ／インページ・バッファ制
御装置の詳細ブロック図である。
御装置の詳細ブロック図である。
【図１０Ａ】図２のクロック・セレクタ制御装置の詳細
なデジタル論理図である。
なデジタル論理図である。
【図１０Ｂ】図２のクロック・セレクタ制御装置の詳細
なデジタル論理図である。
なデジタル論理図である。
１０・・・データ・アクセス・システム １２・・・インページ・バッファ １４・・・キャッシュ・メモリ １６・・・メモリ・クロック １８・・・プロセッサ・クロック １９・・・メモリ・サブシステム ２０・・・主メモリ ２２・・・データ・ライン ２４・・・データ・ライン ２６・・・プロセッサ ２７・・・クロック・セレクタ制御装置 ２８・・・データ・ライン ３０・・・データ・ライン ５０・・・キャッシュ／インページ・バッファ制御装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マニュアル・ジョセフ・アルバレズ、セ カンド アメリカ合衆国ニューヨーク州、ビンガ ムトン、ボックス 361、アール・ディ ー、ナンバー４ (72)発明者 グレン・デビット・ギルダ アメリカ合衆国ニューヨーク州、エンデ ィコット、アパートメント ３、コベン トリ・ロード 15番地 (56)参考文献 特開 昭63−292348（ＪＰ，Ａ) 米国特許4964041（ＵＳ，Ａ)
Claims (29)
- 【請求項１】データ・プロセッサと、 主メモリと、 前記主メモリに接続されて該主メモリからデータを受信
し、前記プロセッサに接続されて該プロセッサにデータ
を転送するキャッシュ・メモリと、 前記主メモリに接続されて該主メモリからデータを受信
し、前記キャッシュ・メモリに接続されて該キャッシュ
・メモリにデータを転送するデータ・バッファと、 前記主メモリからのブロック・データの一部を前記キャ
ッシュ・メモリに転送し、前記データの前記一部は前記
プロセッサによりアクセスされ、前記転送は前記データ
・バッファへの前転送なしに実行され、前記ブロック・
データの別部分を前記データ・バッファへ転送する手段
と、 を具備することを特徴とするコンピュータ・システム。 - 【請求項２】前記プロセッサは前記データ・バッファに
接続され、該データ・バッファからデータを読み出すこ
とを特徴とする請求項１記載のコンピュータ・システ
ム。 - 【請求項３】前記転送手段は前記プロセッサが前記キャ
ッシュ・メモリ内の前記ブロック・データの前記一部を
アクセスする間に、前記ブロック・データの前記別部分
を前記データ・バッファへ転送することを特徴とする請
求項１記載のコンピュータ・システム。 - 【請求項４】前記プロセッサが前記キャッシュ・メモリ
内の前記ブロック・データの前記一部をアクセスするタ
イミングを制御するための前記プロセッサに接続される
第１クロック手段と、 前記主メモリから前記キャッシュ・メモリ及び前記デー
タ・バッファへのデータ転送のタイミングを制御するた
めの前記主メモリに接続される第２クロック手段とを具
備し、前記第１クロック手段は前記第２クロック手段と
異なるサイクル・タイムを有することを特徴とする請求
項１記載のコンピュータ・システム。 - 【請求項５】前記ブロック・データの前記一部は前記ブ
ロック・データの前記別部分が前記データ・バッファへ
転送される以前に前記キャッシュ・メモリへ転送される
ことを特徴とする請求項１記載のコンピュータ・システ
ム。 - 【請求項６】前記ブロック・データの前記一部はプロセ
ッサからの前記ブロック・データの前記一部に含まれる
データに対する要求に応答して、前記キャッシュ・メモ
リへ転送されることを特徴とする請求項１記載のコンピ
ュータ・システム。 - 【請求項７】前記ブロック・データの前記別部分を前記
データ・バッファから前記キャッシュ・メモリに転送す
る手段を具備することを特徴とする請求項１記載のコン
ピュータ・システム。 - 【請求項８】コンピュータ・プロセッサによるメモリ内
データへのアクセス方法において、 前記プロセッサにより要求されるデータをインページ・
バッファをバイパスしてキャッシュへ転送し、 該キャッシュへ前記要求データを転送後、別のデータを
インページ・バッファへ転送し、 前記別のデータが前記インページ・バッファに転送され
る間に、前記プロセッサが前記キャッシュ内の前記要求
データをアクセスすることを特徴とする方法。 - 【請求項９】前記インページ・バッファへ前記別のデー
タを転送後、前記プロセッサが前記インページ・バッフ
ァをアクセスすることを特徴とする請求項８記載の方
法。 - 【請求項１０】前記プロセッサは前記キャッシュ内の前
記要求データを第１のクロック・サイクルにより決定さ
れる第１のレートで読出し、前記別のデータは第２のク
ロック・サイクルにより決定される第２のレートで前記
インページ・バッファに転送されることを特徴とする請
求項８記載の方法。 - 【請求項１１】前記メモリから異なるデータをフェッチ
する間に、前記別のデータを前記インページ・バッファ
から前記キャッシュに転送することを特徴とする請求項
８記載の方法。 - 【請求項１２】データ・プロセッサと、 前記プロセッサに接続されて該プロセッサのオペレーシ
ョンをタイミング制御する第１クロック手段と、 主メモリと、 前記主メモリに接続されて該主メモリからデータを受信
し、前記プロセッサに接続されて該プロセッサにデータ
を転送するキャッシュ・メモリと、 前記主メモリに接続されて該主メモリからデータを受信
し、前記キャッシュ・メモリに接続されて該キャッシュ
・メモリにデータを転送し、前記プロセッサに接続され
て該プロセッサにデータを転送するデータ・バッファ
と、 前記主メモリから前記キャッシュ・メモリ及び前記デー
タ・バッファへのデータ転送をタイミング制御するため
に前記主メモリに接続される第２クロック手段とを具備
し、前記第１クロック手段は前記第２クロック手段と異
なるサイクル・タイムを有し、 前記データ・バッファを異なるオペレーションの間に前
記第１クロック手段及び前記第２クロック手段によりタ
イミング制御し、前記キャッシュ・メモリを異なるオペ
レーションの間に前記第１クロック手段及び前記第２ク
ロック手段によりタイミング制御する手段を具備するこ
とを特徴とするコンピュータ・システム。 - 【請求項１３】前記タイミング制御手段は、 前記第２クロック手段の提供により前記データ・バッフ
ァをタイミング制御し、前記主メモリの前記データ・バ
ッファへのデータ転送を許可する手段と、 前記第１クロック手段の提供により前記データ・バッフ
ァをタイミング制御し、前記プロセッサの前記データ・
バッファからのデータ読出しを許可する手段と、 前記第１クロック手段の提供により前記キャッシュ・メ
モリをタイミング制御し、前記プロセッサの前記キャッ
シュ・メモリからのデータ読出しを許可する手段と、 を具備することを特徴とする請求項１２記載のコンピュ
ータ・システム。 - 【請求項１４】前記タイミング制御手段は、 前記第２クロック手段の提供により前記データ・バッフ
ァをタイミング制御し、前記主メモリ・データの前記デ
ータ・バッファへの転送を許可し、 前記第２クロック手段が提供されて前記データ・バッフ
ァがタイミング制御され、前記主メモリ・データが前記
データ・バッファへ転送される間に、前記第１クロック
手段の提供により前記キャッシュ・メモリをタイミング
制御し、前記プロセッサの前記キャッシュ・メモリから
のデータ読出しを許可することを特徴とする請求項１２
記載のコンピュータ・システム。 - 【請求項１５】前記主メモリ・データのブロックの一部
を予め前記データ・バッファへ転送すること無しに前記
キャッシュ・メモリに転送する手段を具備することを特
徴とする請求項１２記載のコンピュータ・システム。 - 【請求項１６】前記第２クロック手段が前記キャッシュ
・メモリをタイミング制御するために提供される間に、
前記プロセッサにより要求されるデータを前記データ・
バッファをバイパスして前記キャッシュ・メモリへ転送
し、次に前記第１クロック手段を前記キャッシュ・メモ
リに提供し、前記プロセッサが前記キャッシュ・メモリ
から前記要求データを読み出すことを許可する手段を具
備することを特徴とする請求項１２記載のコンピュータ
・システム。 - 【請求項１７】前記第１クロック手段が同時に提供され
て前記データ・バッファ及び前記キャッシュ・メモリを
タイミング制御し、前記プロセッサによる前記データ・
バッファ及び前記キャッシュ・メモリからのデータの読
出しを許可することを特徴とする請求項１２記載のコン
ピュータ・システム。 - 【請求項１８】前記タイミング制御手段は、 前記キャッシュ・メモリ及び前記データ・バッファへの
アクセスを制御する手段と、 前記制御手段に接続されて前記第１クロック手段或いは
前記第２クロック手段のどちらか一方を選択する手段と
を具備し、少なくとも部分的には前記制御手段の出力に
基づき、前記データ・バッファ及び前記キャッシュ・メ
モリをタイミング制御することを特徴とする請求項１２
記載のコンピュータ・システム。 - 【請求項１９】前記第１クロック手段及び前記第２クロ
ック手段は共有基本クロックのセグメントであることを
特徴とする請求項１２記載のコンピュータ・システム。 - 【請求項２０】ブロック・データの一部を前記キャッシ
ュ・メモリに、また前記ブロック・データの別部分を前
記データ・バッファに転送し、引き続き別のブロック・
データが主メモリからフェッチされる間に、前記ブロッ
ク・データの前記別部分を前記データ・バッファから前
記キャッシュ・メモリに転送することを特徴とする請求
項１２記載のコンピュータ・システム。 - 【請求項２１】前記主メモリからのデータ出力の制御手
段と、 前記制御手段のオペレーションを前記第１クロック手段
によりタイミング制御することにより前記制御手段が前
記プロセッサから発生される通信に応答することを可能
とし、また前記制御手段のオペレーションを前記第２ク
ロック手段によりタイミング制御することにより前記主
メモリから前記キャッシュ・メモリ及び前記データ・バ
ッファへのデータ転送を可能とする手段と、 を具備することを特徴とする請求項１２記載のコンピュ
ータ・システム。 - 【請求項２２】前記データ・バッファはインページ・バ
ッファであり、前記キャッシュ・メモリよりも小容量で
あることを特徴とする請求項１２記載のコンピュータ・
システム。 - 【請求項２３】前記第１クロック手段は複数の同一のサ
イクル・タイムを有するオーバラップすることのない周
期的なタイミング信号により構成されることを特徴とす
る請求項１２記載のコンピュータ・システム。 - 【請求項２４】前記第２クロック手段は複数の同一のサ
イクル・タイムを有するオーバラップすることのない周
期的なタイミング信号により構成されることを特徴とす
る請求項１２記載のコンピュータ・システム。 - 【請求項２５】データ・プロセッサと、 前記プロセッサに接続されて該プロセッサのオペレーシ
ョンをタイミング制御する第１クロック手段と、 主メモリと、 前記主メモリに接続されて該主メモリからデータを受信
し、前記プロセッサに接続されて該プロセッサにデータ
を転送するキャッシュ・メモリと、 前記主メモリに接続されて該主メモリからデータを受信
し、前記キャッシュ・メモリに接続されて該キャッシュ
・メモリにデータを転送し、前記プロセッサに接続され
て該プロセッサにデータを転送するデータ・バッファ
と、 前記主メモリから前記キャッシュ・メモリ及び前記デー
タ・バッファへのデータ転送をタイミング制御するため
に前記主メモリに接続される第２クロック手段とを具備
し、前記第１クロック手段は前記第２クロック手段と異
なるサイクル・タイムを有し、 前記第２クロック手段の提供により前記データ・バッフ
ァをタイミング制御して、前記主メモリから生ずるデー
タの前記データ・バッファへの転送を許可し、また前記
第２クロック手段により前記データ・バッファがタイミ
ング制御され、前記主メモリから発生する前記データが
前記データ・バッファへ転送される間に、前記第１クロ
ック手段の提供により前記キャッシュ・メモリをタイミ
ング制御し、前記プロセッサの前記キャッシュ・メモリ
からのデータ読出しを許可することを特徴とするコンピ
ュータ・システム。 - 【請求項２６】データ・プロセッサと、 主メモリと、 前記主メモリに接続されて該主メモリからデータを受信
し、前記プロセッサに接続されて該プロセッサにデータ
を転送するキャッシュ・メモリと、 前記主メモリに接続されて該主メモリからデータを受信
し、前記キャッシュ・メモリに接続されて該キャッシュ
・メモリにデータを転送するデータ・バッファと、 ブロック・データの一部を前記キャッシュ・メモリに転
送し、前記ブロック・データの別部分を前記データ・バ
ッファへ転送し、引き続き別のブロック・データが前記
主メモリからフェッチされる間に、前記ブロック・デー
タの前記別部分を前記データ・バッファから前記キャッ
シュ・メモリに転送する手段と、 を具備することを特徴とするコンピュータ・システム。 - 【請求項２７】前記ブロック・データの前記一部は、前
記ブロック・データの前記別部分が前記データ・バッフ
ァに転送される以前に前記キャッシュ・メモリに転送さ
れることを特徴とする請求項２６記載のコンピュータ・
システム。 - 【請求項２８】前記ブロック・データの前記一部は、プ
ロセッサからの前記ブロック・データの前記一部に含ま
れるデータに対する要求に応答して、前記キャッシュ・
メモリへ転送されることを特徴とする請求項２６記載の
コンピュータ・システム。 - 【請求項２９】前記データ・バッファへ転送される前記
ブロック・データの前記別部分は、前記プロセッサが前
記キャッシュ・メモリ内の前記ブロック・データの前記
一部を処理後、直ちに前記プロセッサにより要求される
ことを特徴とする請求項２６記載のコンピュータ・シス
テム。
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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1992
- 1992-02-17 JP JP4029781A patent/JP2553274B2/ja not_active Expired - Lifetime
Also Published As
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| US5454093A (en) | 1995-09-26 |
| JPH08202620A (ja) | 1996-08-09 |
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