JP2717674B2 - バスマスタ - Google Patents
バスマスタInfo
- Publication number
- JP2717674B2 JP2717674B2 JP63209592A JP20959288A JP2717674B2 JP 2717674 B2 JP2717674 B2 JP 2717674B2 JP 63209592 A JP63209592 A JP 63209592A JP 20959288 A JP20959288 A JP 20959288A JP 2717674 B2 JP2717674 B2 JP 2717674B2
- Authority
- JP
- Japan
- Prior art keywords
- cache
- burst
- signal
- bus master
- tag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般にはバスマスタに関し、特に、バースト
転送モードの動作を有するバスマスタに関する。
転送モードの動作を有するバスマスタに関する。
［従来の技術］ 大部分の集積回路メモリ装置では、各記憶セルは固有
のアクセス・アドレスを用いて個別にアクセスされる。
しかし、いくつかの集積回路メモリでは、いくつかの他
の記憶セルが同時にアクセスされ、その内容は一時的に
バッファに保持される。通常、これらの「余分な」記憶
セルのアクセス・アドレスは１または２ビットだけ最初
の（original）アクセス・アドレスとは異なる。しか
し、これらのセルに対する次のアクセスはアクセス・ア
ドレスを変えないで単に付加的なアクセス・サイクルを
実行するだけで実現できる。技術上、これらのメモリは
「ニブルモード」と呼ばれる。他のいくつかの集積回路
メモリでは、最初のアクセス・アドレスの一部が１つ
（またはそれ以上）の次のアクセスに対して「想定」す
ることができるので、そのアドレスの最下部だけデコー
ド等をするだけでよい。したがって、最初のアクセスが
一旦なされると、「関連した」記憶セルに対する次のア
クセスはかなり遅くなる。これらの種類のメモリはしば
しば「カラム・モード」または「スタティック・カラ
ム」と呼ばれる。このような性能が向上したメモリ装置
を用いて構成されたメモリシステムでは、その効果はメ
モリがｍ個の「バースト」のいくつかのオペランドの高
速転送を維持できることである。ここで、ｍは２のｎ乗
（two to the n power）、ｎは整数であり選択されたメ
モリ装置の特性で決まる。
のアクセス・アドレスを用いて個別にアクセスされる。
しかし、いくつかの集積回路メモリでは、いくつかの他
の記憶セルが同時にアクセスされ、その内容は一時的に
バッファに保持される。通常、これらの「余分な」記憶
セルのアクセス・アドレスは１または２ビットだけ最初
の（original）アクセス・アドレスとは異なる。しか
し、これらのセルに対する次のアクセスはアクセス・ア
ドレスを変えないで単に付加的なアクセス・サイクルを
実行するだけで実現できる。技術上、これらのメモリは
「ニブルモード」と呼ばれる。他のいくつかの集積回路
メモリでは、最初のアクセス・アドレスの一部が１つ
（またはそれ以上）の次のアクセスに対して「想定」す
ることができるので、そのアドレスの最下部だけデコー
ド等をするだけでよい。したがって、最初のアクセスが
一旦なされると、「関連した」記憶セルに対する次のア
クセスはかなり遅くなる。これらの種類のメモリはしば
しば「カラム・モード」または「スタティック・カラ
ム」と呼ばれる。このような性能が向上したメモリ装置
を用いて構成されたメモリシステムでは、その効果はメ
モリがｍ個の「バースト」のいくつかのオペランドの高
速転送を維持できることである。ここで、ｍは２のｎ乗
（two to the n power）、ｎは整数であり選択されたメ
モリ装置の特性で決まる。
［発明が解決しようとする課題］ キャッシュを有するシステムでは、このバースト・モ
ードの動作によってキャッシュ線（cache lines）全体
の高速充填（filling）が促進される。しかし、バース
ト動作は、キャッシュ線の全部のエントリが無効である
場合にのみ開始されるべきである。同様に、キャッシュ
線の主要でないエントリをキャッシュするためにさらに
データ処理を遅延させなければならない場合は、バース
ト動作は開始されるべきでない。
ードの動作によってキャッシュ線（cache lines）全体
の高速充填（filling）が促進される。しかし、バース
ト動作は、キャッシュ線の全部のエントリが無効である
場合にのみ開始されるべきである。同様に、キャッシュ
線の主要でないエントリをキャッシュするためにさらに
データ処理を遅延させなければならない場合は、バース
ト動作は開始されるべきでない。
したがって、本発明の目的は選択的に開始されるバー
スト・モードを有するバス・マスタを提供することであ
る。
スト・モードを有するバス・マスタを提供することであ
る。
［課題を解決するための手段］ これらのおよび他の目的は、バス・マスタによって与
えられるバースト要求信号に応答してバーストのオペラ
ンドを転送できるメモリとともに用いるバス・マスタに
おいて達成できる。好適な形式では、バス・マスタは、
複数個のキャッシュ線の各々に、一組のオペランド、前
記キャッシュ線の各オペランドに共通のアドレス・タ
グ、およびセットされたとき前記キャッシュ線のオペラ
ンドの各々の有効性を示す一組の有効ビットを記憶する
キャッシュ、選択アクセス・アドレスを有する選択オペ
ランドが前記キャッシュに記憶されているかどうかを判
別するために前記キャッシュをアクセスし、キャッシュ
線の１つのアドレス・タグが前記選択アクセス・アドレ
スのタグ部と同じ場合はタグ・ヒット信号を与え、前記
１つのキャッシュ線の選択有効ビットがセットされる場
合は有効エントリビットを与えるキャッシュ制御ロジッ
ク、並びに前記キャッシュ制御ロジックがタグ・ヒット
信号または有効エントリ信号を与えない場合、前記バー
スト要求信号をメモリに与えるバースト制御ロジックを
含む。
えられるバースト要求信号に応答してバーストのオペラ
ンドを転送できるメモリとともに用いるバス・マスタに
おいて達成できる。好適な形式では、バス・マスタは、
複数個のキャッシュ線の各々に、一組のオペランド、前
記キャッシュ線の各オペランドに共通のアドレス・タ
グ、およびセットされたとき前記キャッシュ線のオペラ
ンドの各々の有効性を示す一組の有効ビットを記憶する
キャッシュ、選択アクセス・アドレスを有する選択オペ
ランドが前記キャッシュに記憶されているかどうかを判
別するために前記キャッシュをアクセスし、キャッシュ
線の１つのアドレス・タグが前記選択アクセス・アドレ
スのタグ部と同じ場合はタグ・ヒット信号を与え、前記
１つのキャッシュ線の選択有効ビットがセットされる場
合は有効エントリビットを与えるキャッシュ制御ロジッ
ク、並びに前記キャッシュ制御ロジックがタグ・ヒット
信号または有効エントリ信号を与えない場合、前記バー
スト要求信号をメモリに与えるバースト制御ロジックを
含む。
［実施例］ 第１図には、バス・マスタ12およびメモリ・システム
13を有するデータ処理システム10が示されている。この
メモリ・システム13はバス・マスタ12によって与えられ
たバースト要求（BREQ）信号に応答してｍ個のバースト
によりデータ・バス14を介してオペランドを転送でき
る。オペランドはアドレス・バス16を介してバス・マス
タ12によって与えられた選択されたアクセス・アドレス
についての集合モジュロ（clustered modulo）ｍであ
る。ここで、ｍは2nであり、ｎは整数でメモリ13の特性
によって決まる。このようなバースト転送に対するタイ
ミングおよびプロトコルを説明するタイミング図が第２
図に示されている。
13を有するデータ処理システム10が示されている。この
メモリ・システム13はバス・マスタ12によって与えられ
たバースト要求（BREQ）信号に応答してｍ個のバースト
によりデータ・バス14を介してオペランドを転送でき
る。オペランドはアドレス・バス16を介してバス・マス
タ12によって与えられた選択されたアクセス・アドレス
についての集合モジュロ（clustered modulo）ｍであ
る。ここで、ｍは2nであり、ｎは整数でメモリ13の特性
によって決まる。このようなバースト転送に対するタイ
ミングおよびプロトコルを説明するタイミング図が第２
図に示されている。
第３図に示されたバス・マスタ12の好適実施例では、
アドレス・レジスタ18はメモリ13とバッファ20の間で転
送されるべき各オペランドに対するアクセス・アドレス
を格納（記憶）する。モジュロｍ加算器22は、バースト
制御器24によって与えられた増分（INC）信号に応答し
て、アドレス・レジスタ18内に格納されたアクセス・ア
ドレスの適当な組のｎビットをｍを法として増加させる
ように設けられている。
アドレス・レジスタ18はメモリ13とバッファ20の間で転
送されるべき各オペランドに対するアクセス・アドレス
を格納（記憶）する。モジュロｍ加算器22は、バースト
制御器24によって与えられた増分（INC）信号に応答し
て、アドレス・レジスタ18内に格納されたアクセス・ア
ドレスの適当な組のｎビットをｍを法として増加させる
ように設けられている。
第５図に示されたバースト開始ロジック36によって与
えられたバースト開始（BRST）信号に応答して、バース
ト制御器24は最初にBREQ信号を与えて、メモリ13に、バ
ス・マスタ12はメモリ13が現在のアクセス・サイクルの
後バースト内の次のオペランドにより続行することを望
んでいることを示す。現在のアクセス・サイクルの最後
で、メモリ13がそれが次のオペランドを「バースト」で
きることを決定した場合、バースト確認（BACK）信号お
よびサイクル終了（TERM）信号の両方をほぼ同時に与え
ることによってそのように示す。そうでなければ、単に
TERM信号を与える。
えられたバースト開始（BRST）信号に応答して、バース
ト制御器24は最初にBREQ信号を与えて、メモリ13に、バ
ス・マスタ12はメモリ13が現在のアクセス・サイクルの
後バースト内の次のオペランドにより続行することを望
んでいることを示す。現在のアクセス・サイクルの最後
で、メモリ13がそれが次のオペランドを「バースト」で
きることを決定した場合、バースト確認（BACK）信号お
よびサイクル終了（TERM）信号の両方をほぼ同時に与え
ることによってそのように示す。そうでなければ、単に
TERM信号を与える。
BACK信号およびTERM信号の両方の受信に応答して、バ
ースト制御器24は再びBREQ信号をメモリ13に与える。さ
らに、バースト制御器24はほぼ同時にINC信号を加算器2
2に与えてアドレス・レジスタ18に格納されたアクセス
・アドレスを「順序づける」。TERM信号を受信したこと
に応答して、またはｍ−１個のオペランドがバースト転
送された後、バースト制御器24はBREQ信号またはINC信
号のいづれかを与えるのを中止する。第４図はバースト
制御器24の動作を状態図で示す。
ースト制御器24は再びBREQ信号をメモリ13に与える。さ
らに、バースト制御器24はほぼ同時にINC信号を加算器2
2に与えてアドレス・レジスタ18に格納されたアクセス
・アドレスを「順序づける」。TERM信号を受信したこと
に応答して、またはｍ−１個のオペランドがバースト転
送された後、バースト制御器24はBREQ信号またはINC信
号のいづれかを与えるのを中止する。第４図はバースト
制御器24の動作を状態図で示す。
第５図には従来の形式のセット連想キャッシュ26が示
されている。このキャッシュ26は、複数個のキャッシュ
線28の各々に、一組のオペランド、キャッシュ線28のオ
ペランドの各々に共通のアドレス・タグ（TAG）、およ
び各々がセット（SET）されたときキャッシュ線28の各
々のオペランドの有効性を示す一組の有効（VALID）ビ
ットを記憶する。一般に、キャッシュ26は、アクセス・
アドレス（ACCESS ADDRESS）のタグ（TAG）、インデッ
クス（INDEX）およびエントリ選択（ENTRY）部を用いて
従来の態様でアクセスされる。インデックスされたキャ
ッシュ線28のアドレスTAGが選択されたアクセス・アド
レス（ACCESS ADDRESS）のTAG部と同じ場合は、タグ比
較器（TAG COMPARATOR）30はタグ・ヒット（TAG HIT）
信号を与える。ほぼ同時に、インデックスされたキャッ
シュ線28の選択されたエントリ（ENTRY）の有効（VARI
D）ビットがセット（SET）される場合、ANDゲート32は
エントリ・ヒット（ENTRY HIT）信号を与える。タグ・
ヒットおよびエントリ・ヒット信号は、選択アクセス・
アドレスを有するオペランドがキュッシュ26内に存する
かどうかを判別するためにキャッシュ制御ロジック（図
示せず）によって用いられる。
されている。このキャッシュ26は、複数個のキャッシュ
線28の各々に、一組のオペランド、キャッシュ線28のオ
ペランドの各々に共通のアドレス・タグ（TAG）、およ
び各々がセット（SET）されたときキャッシュ線28の各
々のオペランドの有効性を示す一組の有効（VALID）ビ
ットを記憶する。一般に、キャッシュ26は、アクセス・
アドレス（ACCESS ADDRESS）のタグ（TAG）、インデッ
クス（INDEX）およびエントリ選択（ENTRY）部を用いて
従来の態様でアクセスされる。インデックスされたキャ
ッシュ線28のアドレスTAGが選択されたアクセス・アド
レス（ACCESS ADDRESS）のTAG部と同じ場合は、タグ比
較器（TAG COMPARATOR）30はタグ・ヒット（TAG HIT）
信号を与える。ほぼ同時に、インデックスされたキャッ
シュ線28の選択されたエントリ（ENTRY）の有効（VARI
D）ビットがセット（SET）される場合、ANDゲート32は
エントリ・ヒット（ENTRY HIT）信号を与える。タグ・
ヒットおよびエントリ・ヒット信号は、選択アクセス・
アドレスを有するオペランドがキュッシュ26内に存する
かどうかを判別するためにキャッシュ制御ロジック（図
示せず）によって用いられる。
タグ・ヒット信号に応答して、バースト開始ロジック
36のNANDゲート34はANDゲート38をディスエーブル（使
用禁止）しバースト開始BRST信号（第３図）を防ぐ。イ
ンデックスされたキャッシュ線28の有効ビットのいずれ
かがセットされた場合は、ORゲート40によって与えられ
た有効エントリ（VALID ENTRY）信号に応答してNANDゲ
ート34もANDゲート38を使用禁止にする。こうして、タ
グ・ヒット信号も有効エントリ信号もない場合にのみ、
BRST信号がANDゲート38によって与えられる。
36のNANDゲート34はANDゲート38をディスエーブル（使
用禁止）しバースト開始BRST信号（第３図）を防ぐ。イ
ンデックスされたキャッシュ線28の有効ビットのいずれ
かがセットされた場合は、ORゲート40によって与えられ
た有効エントリ（VALID ENTRY）信号に応答してNANDゲ
ート34もANDゲート38を使用禁止にする。こうして、タ
グ・ヒット信号も有効エントリ信号もない場合にのみ、
BRST信号がANDゲート38によって与えられる。
第６図には、第５図のバースト開始ロジック36の有効
エントリ検出部の修正形式が示されている。この修正形
式では、アクセス・アドレスのエントリ部はINC信号
（第３図）に応答して第２のモジュロｍ加算器22′によ
って増分され、１オブ４マルチプレクサ40′に与えて選
択エントリに「続く」（モジュロ４）インデックスされ
たキャッシュ線28のエントリの有効ビットを選択する。
マルチプレクサ40′によって与えられた生成有効エント
リ信号はORゲート40（第５図）によって与えられる有効
エントリ信号の代りにまたはそれとの一定の論理結合に
おいてNANDゲート34に与え、インデックスされたキャッ
シュ線28の次のエントリが有効の場合はBRST信号が与え
られないようにしてもよい。しかし、キャッシュ線28全
体以下のバースト充填を促進するためには、バースト制
御器24（第３図）の状態図（第４図）を幾分修正して、
バースト動作が開始された後のBRST信号の終了によって
バースト制御器24を最初の状態に戻すようにしなければ
ならない。
エントリ検出部の修正形式が示されている。この修正形
式では、アクセス・アドレスのエントリ部はINC信号
（第３図）に応答して第２のモジュロｍ加算器22′によ
って増分され、１オブ４マルチプレクサ40′に与えて選
択エントリに「続く」（モジュロ４）インデックスされ
たキャッシュ線28のエントリの有効ビットを選択する。
マルチプレクサ40′によって与えられた生成有効エント
リ信号はORゲート40（第５図）によって与えられる有効
エントリ信号の代りにまたはそれとの一定の論理結合に
おいてNANDゲート34に与え、インデックスされたキャッ
シュ線28の次のエントリが有効の場合はBRST信号が与え
られないようにしてもよい。しかし、キャッシュ線28全
体以下のバースト充填を促進するためには、バースト制
御器24（第３図）の状態図（第４図）を幾分修正して、
バースト動作が開始された後のBRST信号の終了によって
バースト制御器24を最初の状態に戻すようにしなければ
ならない。
不整列または可変サイズのオペランドの転送およびキ
ャッシングが可能なシステムにおいては、要求されたオ
ペランドが１本のキャッシュ線28以上に広がる（スパ
ン）、すなわちオペランドの第１部分が所定のインデッ
クスを有するキャッシュ線28の「最後」に格納され、オ
ペランドの残りはインデックス＋１を有するキャッシュ
線28の「最初」に格納されるという事態が生じる。この
ような事態では、第５図のバースト開始ロジック36は、
インデックス＋１キャッシュ線28の充填を開始する前に
インデックス・キャッシュ線28全体をバースト充填しよ
うとすることが起る。したがって、インデックス・キャ
ッシュ線28が完全に充填されるまでオペランド全体を得
ることができないかもしれない。この遅延を防ぐために
は、第７図に示されたようなバースト延期ロジック42は
ディスエーブル信号を介してANDゲート38（第５図）を
選択的にディスエーブル（使用禁止）するように備える
ことができる。図示された形式では、アクセス・アドレ
ス（第５図）のエントリおよびバイト選択部およびオペ
ランド・サイズ信号（たとえば、米国特許第4633437号
におけるようにコード化されたS1、S0）が要求オペラン
ドが２つのキャッシュ線28にまたがることを示す場合に
のみバースト延期ロジック42はディスエーブル信号を与
える。
ャッシングが可能なシステムにおいては、要求されたオ
ペランドが１本のキャッシュ線28以上に広がる（スパ
ン）、すなわちオペランドの第１部分が所定のインデッ
クスを有するキャッシュ線28の「最後」に格納され、オ
ペランドの残りはインデックス＋１を有するキャッシュ
線28の「最初」に格納されるという事態が生じる。この
ような事態では、第５図のバースト開始ロジック36は、
インデックス＋１キャッシュ線28の充填を開始する前に
インデックス・キャッシュ線28全体をバースト充填しよ
うとすることが起る。したがって、インデックス・キャ
ッシュ線28が完全に充填されるまでオペランド全体を得
ることができないかもしれない。この遅延を防ぐために
は、第７図に示されたようなバースト延期ロジック42は
ディスエーブル信号を介してANDゲート38（第５図）を
選択的にディスエーブル（使用禁止）するように備える
ことができる。図示された形式では、アクセス・アドレ
ス（第５図）のエントリおよびバイト選択部およびオペ
ランド・サイズ信号（たとえば、米国特許第4633437号
におけるようにコード化されたS1、S0）が要求オペラン
ドが２つのキャッシュ線28にまたがることを示す場合に
のみバースト延期ロジック42はディスエーブル信号を与
える。
本発明は好適実施例について説明したけれども、本発
明の精神および範囲から離れることなしに別の代替実施
例が可能である。たとえば、ディスエーブル信号（第５
図）についてたった１つの目的（バースト延期）だけを
説明したけれども、この信号（または複数のディスエー
ブルもしくはイネーブル信号）は、バースト動作モード
が選択的にディスエーブルされ、キャッシュ26自身が選
択的にディスエーブル（凍結（frozen））され、または
オペランド自身が何かの理由でキャッシュ不可能になっ
た場合には常にバースト開始BRST信号を防ぐために用い
ることもできる。同様に、インデックスされたキャッシ
ュ線28の有効内容を基礎として有効エントリ信号（第５
図および第６図）を発生するためには他の基準が望まし
い場合もある。場合によっては、メモリの極端に遅い応
答時間、バス上の過度の転送アクティビティ、または過
度（異常）なキャッシュ・アクティビティのような他の
条件を、適当なロジックを用いてバースト開始BRST信号
の発生を選択的にディスエーブルするのに効果的に用い
てもよい。
明の精神および範囲から離れることなしに別の代替実施
例が可能である。たとえば、ディスエーブル信号（第５
図）についてたった１つの目的（バースト延期）だけを
説明したけれども、この信号（または複数のディスエー
ブルもしくはイネーブル信号）は、バースト動作モード
が選択的にディスエーブルされ、キャッシュ26自身が選
択的にディスエーブル（凍結（frozen））され、または
オペランド自身が何かの理由でキャッシュ不可能になっ
た場合には常にバースト開始BRST信号を防ぐために用い
ることもできる。同様に、インデックスされたキャッシ
ュ線28の有効内容を基礎として有効エントリ信号（第５
図および第６図）を発生するためには他の基準が望まし
い場合もある。場合によっては、メモリの極端に遅い応
答時間、バス上の過度の転送アクティビティ、または過
度（異常）なキャッシュ・アクティビティのような他の
条件を、適当なロジックを用いてバースト開始BRST信号
の発生を選択的にディスエーブルするのに効果的に用い
てもよい。
第１図は本発明に従って構成されたバス・マスタを有す
るデータ処理システムのブロック図を示す。 第２図は第１図に示されたデータ処理システムの動作の
タイミング図を示す。 第３図は第１図に示されたバスマスタのバースト制御ロ
ジックの好適な形式のブロック図を示す。 第４図は第３図に示されたバスマスタのバースト制御器
の動作の状態図を示す。 第５図はバースト開始ロジックの好適形式を示す回路図
である。 第６図は第５図のバースト開始ロジックの修正された形
式を示す回路図である。 第７図はバースト延期ロジックの好適形式を示す回路図
である。 10……データ処理システム、12……バスマスタ、13……
メモリシステム、14……データバス、16……アドレスバ
ス、18……アドレスレジスタ、20……バッファ、22,2
2′……モジュロｍ加算器、24……バースト制御器、26
……キャッシュ、28……キャッシュ線、30……比較器、
32……ANDゲート、34……NANDゲート、36……バースト
開始論理、38……ANDゲート、40……ORゲート、40′…
…１オブ４マルチプレクサ、42……バースト延期論理。
るデータ処理システムのブロック図を示す。 第２図は第１図に示されたデータ処理システムの動作の
タイミング図を示す。 第３図は第１図に示されたバスマスタのバースト制御ロ
ジックの好適な形式のブロック図を示す。 第４図は第３図に示されたバスマスタのバースト制御器
の動作の状態図を示す。 第５図はバースト開始ロジックの好適形式を示す回路図
である。 第６図は第５図のバースト開始ロジックの修正された形
式を示す回路図である。 第７図はバースト延期ロジックの好適形式を示す回路図
である。 10……データ処理システム、12……バスマスタ、13……
メモリシステム、14……データバス、16……アドレスバ
ス、18……アドレスレジスタ、20……バッファ、22,2
2′……モジュロｍ加算器、24……バースト制御器、26
……キャッシュ、28……キャッシュ線、30……比較器、
32……ANDゲート、34……NANDゲート、36……バースト
開始論理、38……ANDゲート、40……ORゲート、40′…
…１オブ４マルチプレクサ、42……バースト延期論理。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・ディー・ウィルソン アメリカ合衆国カリフォルニア州 94063、レッドウッド・シティ、フィフ ス・アベニュー 961 (56)参考文献 特開 昭57−50378（ＪＰ，Ａ) 特開 昭57−105879（ＪＰ，Ａ) 特開 昭63−146143（ＪＰ，Ａ)
Claims (3)
- 【請求項１】バスマスタによって与えられるバースト要
求信号に応答してバーストのオペランドをバスマスタに
転送できるメモリとともに用いるバスマスタであって、 第１の複数個のキャッシュ線の各々に、第２の複数の前
記オペランド、各々のキャッシュ線に対するアドレス・
タグ、および各々セットされたときそれぞれのキャッシ
ュ線の前記オペランドのそれぞれ１つの有効性を示す第
３の複数の有効ビットを記憶するキャッシュ、 前記キャッシュに結合され、選択アクセス・アドレスを
有する前記第２の複数のオペランドにおける選択オペラ
ンドが前記キャッシュに記憶されているかどうかを判別
するために前記キャッシュをアクセスするキャッシュ制
御手段であって、前記キャッシュ線の１つのアドレス・
タグが前記選択アクセス・アドレスのタグ部と同じ場合
はタグ・ヒット信号を与え、前記１つのキャッシュ線の
前記第３の複数の有効ビットの内の少なくとも１つがセ
ットされる場合は有効エントリ信号を与える前記キャッ
シュ制御手段、および 前記キャッシュ制御手段に結合され、前記キャッシュ制
御手段がタグ・ヒット信号または有効エントリ信号を与
えない場合、前記バースト要求信号をメモリに与えるこ
とにより前記１つのキャッシュ線のバースト充填による
置き換えを防止するバースト制御手段、 を備える前記バスマスタ。 - 【請求項２】前記１つのキャッシュ線の少なくとも１つ
のオペランドに対する有効ビットがセットされた場合の
みキャッシュ制御手段が有効エントリ信号を与える、特
許請求の範囲第１項に記載のバスマスタ。 - 【請求項３】前記バースト制御手段は、ディスエーブル
信号に応答して前記バースト要求信号をメモリに与える
のを選択的に防止される、特許請求の範囲第１項に記載
のバスマスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/099,366 US4910656A (en) | 1987-09-21 | 1987-09-21 | Bus master having selective burst initiation |
| US99,366 | 1987-09-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0195346A JPH0195346A (ja) | 1989-04-13 |
| JP2717674B2 true JP2717674B2 (ja) | 1998-02-18 |
Family
ID=22274654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209592A Expired - Lifetime JP2717674B2 (ja) | 1987-09-21 | 1988-08-25 | バスマスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4910656A (ja) |
| JP (1) | JP2717674B2 (ja) |
| KR (1) | KR970007269B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337385B1 (en) * | 1988-04-12 | 1995-06-21 | Nec Corporation | Cache memory controller associated with a microprocessor |
| US5155824A (en) * | 1989-05-15 | 1992-10-13 | Motorola, Inc. | System for transferring selected data words between main memory and cache with multiple data words and multiple dirty bits for each address |
| US5185694A (en) * | 1989-06-26 | 1993-02-09 | Motorola, Inc. | Data processing system utilizes block move instruction for burst transferring blocks of data entries where width of data blocks varies |
| US5467460A (en) * | 1990-02-14 | 1995-11-14 | Intel Corporation | M&A for minimizing data transfer to main memory from a writeback cache during a cache miss |
| US5282274A (en) * | 1990-05-24 | 1994-01-25 | International Business Machines Corporation | Translation of multiple virtual pages upon a TLB miss |
| CA2057446C (en) * | 1991-04-04 | 1998-02-17 | Brian Neil Baker | Shared memory access and data structure access control |
| US5283883A (en) * | 1991-10-17 | 1994-02-01 | Sun Microsystems, Inc. | Method and direct memory access controller for asynchronously reading/writing data from/to a memory with improved throughput |
| US5682515A (en) * | 1993-01-25 | 1997-10-28 | Benchmarq Microelectronics, Inc. | Low power set associative cache memory with status inhibit of cache data output |
| EP0624844A2 (en) * | 1993-05-11 | 1994-11-17 | International Business Machines Corporation | Fully integrated cache architecture |
| US5555392A (en) * | 1993-10-01 | 1996-09-10 | Intel Corporation | Method and apparatus for a line based non-blocking data cache |
| US5813028A (en) * | 1993-10-12 | 1998-09-22 | Texas Instruments Incorporated | Cache read miss request invalidation prevention method |
| TW243509B (en) * | 1994-01-31 | 1995-03-21 | Ibm | Data processor with memory cache and method of operation |
| US5651138A (en) * | 1994-08-31 | 1997-07-22 | Motorola, Inc. | Data processor with controlled burst memory accesses and method therefor |
| US5651134A (en) * | 1994-10-26 | 1997-07-22 | Ncr Corporation | Method for configuring a cache memory to store only data, only code, or code and data based on the operating characteristics of the application program |
| US5651136A (en) * | 1995-06-06 | 1997-07-22 | International Business Machines Corporation | System and method for increasing cache efficiency through optimized data allocation |
| US5809530A (en) * | 1995-11-13 | 1998-09-15 | Motorola, Inc. | Method and apparatus for processing multiple cache misses using reload folding and store merging |
| US5822763A (en) * | 1996-04-19 | 1998-10-13 | Ibm Corporation | Cache coherence protocol for reducing the effects of false sharing in non-bus-based shared-memory multiprocessors |
| US6523095B1 (en) * | 1996-07-22 | 2003-02-18 | Motorola, Inc. | Method and data processing system for using quick decode instructions |
| US6212605B1 (en) * | 1997-03-31 | 2001-04-03 | International Business Machines Corporation | Eviction override for larx-reserved addresses |
| US6519684B1 (en) * | 1999-11-23 | 2003-02-11 | Motorola, Inc. | Low overhead method for selecting and updating an entry in a cache memory |
| US6557083B1 (en) * | 2000-06-30 | 2003-04-29 | Intel Corporation | Memory system for multiple data types |
| US6724391B1 (en) | 2000-06-30 | 2004-04-20 | Intel Corporation | Mechanism for implementing Z-compression transparently |
| US7269719B2 (en) * | 2002-10-30 | 2007-09-11 | Stmicroelectronics, Inc. | Predicated execution using operand predicates |
| US7191162B2 (en) * | 2003-10-21 | 2007-03-13 | Texas Instruments Incorporated | FIFO interface for flag-initiated DMA frame synchro-burst operation |
| US8943273B1 (en) * | 2008-08-14 | 2015-01-27 | Marvell International Ltd. | Method and apparatus for improving cache efficiency |
| CN110034988B (zh) * | 2019-03-26 | 2021-08-24 | 西安抟微科技有限公司 | 数据传输方法及装置、存储介质、处理器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750378A (en) * | 1980-09-05 | 1982-03-24 | Nec Corp | Control system of data processor |
| JPS57105879A (en) * | 1980-12-23 | 1982-07-01 | Hitachi Ltd | Control system for storage device |
| US4513367A (en) * | 1981-03-23 | 1985-04-23 | International Business Machines Corporation | Cache locking controls in a multiprocessor |
| US4504902A (en) * | 1982-03-25 | 1985-03-12 | At&T Bell Laboratories | Cache arrangement for direct memory access block transfer |
| WO1984002799A1 (en) * | 1982-12-30 | 1984-07-19 | Ibm | A hierarchical memory system including separate cache memories for storing data and instructions |
| CA1232986A (en) * | 1984-04-16 | 1988-02-16 | Toshinori Hotta | Supervising and controlling system for a communication station in a tdma communication system |
| US4763243A (en) * | 1984-06-21 | 1988-08-09 | Honeywell Bull Inc. | Resilient bus system |
| KR900007564B1 (ko) * | 1984-06-26 | 1990-10-15 | 모토로라 인코포레이티드 | 동적 버스를 갖는 데이터 처리기 |
| US4794524A (en) * | 1984-07-03 | 1988-12-27 | Zilog, Inc. | Pipelined single chip microprocessor having on-chip cache and on-chip memory management unit |
| US4688166A (en) * | 1984-08-03 | 1987-08-18 | Motorola Computer Systems, Inc. | Direct memory access controller supporting multiple input/output controllers and memory units |
| US4775955A (en) * | 1985-10-30 | 1988-10-04 | International Business Machines Corporation | Cache coherence mechanism based on locking |
| US4811209A (en) * | 1986-07-31 | 1989-03-07 | Hewlett-Packard Company | Cache memory with multiple valid bits for each data indication the validity within different contents |
| US4802086A (en) * | 1987-01-09 | 1989-01-31 | Motorola, Inc. | FINUFO cache replacement method and apparatus |
-
1987
- 1987-09-21 US US07/099,366 patent/US4910656A/en not_active Expired - Lifetime
-
1988
- 1988-08-25 JP JP63209592A patent/JP2717674B2/ja not_active Expired - Lifetime
- 1988-09-19 KR KR1019880012083A patent/KR970007269B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4910656A (en) | 1990-03-20 |
| JPH0195346A (ja) | 1989-04-13 |
| KR890005740A (ko) | 1989-05-16 |
| KR970007269B1 (ko) | 1997-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2717674B2 (ja) | バスマスタ | |
| US5586294A (en) | Method for increased performance from a memory stream buffer by eliminating read-modify-write streams from history buffer | |
| JP2553274B2 (ja) | 高速データ・アクセス・システム | |
| US5388247A (en) | History buffer control to reduce unnecessary allocations in a memory stream buffer | |
| JP2571067B2 (ja) | バスマスタ | |
| US5659713A (en) | Memory stream buffer with variable-size prefetch depending on memory interleaving configuration | |
| US5371870A (en) | Stream buffer memory having a multiple-entry address history buffer for detecting sequential reads to initiate prefetching | |
| US5752272A (en) | Memory access control device with prefetch and read out block length control functions | |
| JP3289661B2 (ja) | キャッシュメモリシステム | |
| US5490113A (en) | Memory stream buffer | |
| US6718441B2 (en) | Method to prefetch data from system memory using a bus interface unit | |
| JP2838210B2 (ja) | バスマスタ | |
| US4912631A (en) | Burst mode cache with wrap-around fill | |
| EP3876103B1 (en) | Data processing sytem having a shared cache | |
| US5502828A (en) | Reducing memory access in a multi-cache multiprocessing environment with each cache mapped into different areas of main memory to avoid contention | |
| US5860117A (en) | Apparatus and method to improve primary memory latencies using an eviction buffer to store write requests | |
| JPH0336645A (ja) | メモリ装置 | |
| EP0470738B1 (en) | Cache memory system and operating method | |
| US5452418A (en) | Method of using stream buffer to perform operation under normal operation mode and selectively switching to test mode to check data integrity during system operation | |
| JPH06342400A (ja) | プロセッサ・メモリのアドレス制御方法 | |
| JP3967921B2 (ja) | データ処理装置及びデータ処理システム | |
| US5813028A (en) | Cache read miss request invalidation prevention method | |
| JPH01229345A (ja) | データ処理装置 | |
| JP2689920B2 (ja) | 演算処理システムに用いられるプリフェッチバッファ装置 | |
| JPH04369061A (ja) | キャッシュメモリの制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |