JP2689920B2 - 演算処理システムに用いられるプリフェッチバッファ装置 - Google Patents
演算処理システムに用いられるプリフェッチバッファ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は演算処理システムに関
し、特には演算処理装置、メインメモリおよびキャッシ
ュメモリを具備する演算処理システムに関する。
し、特には演算処理装置、メインメモリおよびキャッシ
ュメモリを具備する演算処理システムに関する。
【０００２】
【従来の技術】図３は演算処理システムの従来例を示す
ブロック図、図４はダイレクトマップ方式が適用された
キャッシュメモリ周辺を示すブロック図である。図３に
おいてキャッシュメモリシステムは、キャッシュメモリ
２０７および比較器２１２からなり、演算部２０１とメ
インメモリ２１５との間に位置しメモリアクセスの高速
化を実現することにより演算処理システムの性能を向上
させる。
ブロック図、図４はダイレクトマップ方式が適用された
キャッシュメモリ周辺を示すブロック図である。図３に
おいてキャッシュメモリシステムは、キャッシュメモリ
２０７および比較器２１２からなり、演算部２０１とメ
インメモリ２１５との間に位置しメモリアクセスの高速
化を実現することにより演算処理システムの性能を向上
させる。
【０００３】次に図３の演算処理システムの動作を例に
あげてキャッシュシステムの動作について説明する。演
算部２０１は、アドレスバス２０２とデータバス２０３
を用いてメモリアクセスを行う。演算部２０１は、アド
レスをアドレスバス２０２に出力するとともに、メモリ
アクセスの状態を外部に示す制御信号２０４，２０５，
２０６を出力する。また、演算部２０１がメモリ２０
７，２１５からデータを読み出す場合は、データバス２
０３を読み込み用に使用し、演算部２０１がメモリへデ
ータを書き込む場合は、データバス２０３を書き込み用
に用いる。
あげてキャッシュシステムの動作について説明する。演
算部２０１は、アドレスバス２０２とデータバス２０３
を用いてメモリアクセスを行う。演算部２０１は、アド
レスをアドレスバス２０２に出力するとともに、メモリ
アクセスの状態を外部に示す制御信号２０４，２０５，
２０６を出力する。また、演算部２０１がメモリ２０
７，２１５からデータを読み出す場合は、データバス２
０３を読み込み用に使用し、演算部２０１がメモリへデ
ータを書き込む場合は、データバス２０３を書き込み用
に用いる。
【０００４】キャッシュメモリ２０７は、それぞれライ
ンとよばれる複数のメモリ単位を具備している。各ライ
ンはそれぞれタグアドレス、バリッドフラグおよびデー
タを記憶するためのメモリ領域であるタグアドレス記憶
部２０８，バリッドフラグ記憶部２０９，データ記憶部
２１０を有する。タグアドレス記憶部２０８のタグアド
レスには、データ記憶部２１０に格納されているデータ
がメインメモリ２１５においてはどこに格納されている
かを示すメインメモリ２１５のアドレスが格納される。
また、バリッドフラグ記憶部２０９のバリッドフラグ
は、対応するラインが有効なデータを含んでいるか否か
を示す。さらにキャッシュメモリ２０７は、アドレスバ
ス２０２からのアドレスの一部分を用いて前記複数のラ
インのうちの一つを選択するデコーダ２１１を具備して
いる。比較器２１２は、デコーダ２１１で選択したライ
ンのタグアドレスと、アドレスバス２０２からのアドレ
スの対応する部分とを比較する。
ンとよばれる複数のメモリ単位を具備している。各ライ
ンはそれぞれタグアドレス、バリッドフラグおよびデー
タを記憶するためのメモリ領域であるタグアドレス記憶
部２０８，バリッドフラグ記憶部２０９，データ記憶部
２１０を有する。タグアドレス記憶部２０８のタグアド
レスには、データ記憶部２１０に格納されているデータ
がメインメモリ２１５においてはどこに格納されている
かを示すメインメモリ２１５のアドレスが格納される。
また、バリッドフラグ記憶部２０９のバリッドフラグ
は、対応するラインが有効なデータを含んでいるか否か
を示す。さらにキャッシュメモリ２０７は、アドレスバ
ス２０２からのアドレスの一部分を用いて前記複数のラ
インのうちの一つを選択するデコーダ２１１を具備して
いる。比較器２１２は、デコーダ２１１で選択したライ
ンのタグアドレスと、アドレスバス２０２からのアドレ
スの対応する部分とを比較する。
【０００５】次にダイレクトマップ方式のアドレス比較
方法について図４を参照して説明する。アドレスバス２
０２からのアドレスは、ＭＳＢ側部分３０１，中央部分
３０２，ＬＳＢ側部分３０３の３つの部分に分けられて
いる。ＬＳＢ側部分３０３は、前記ラインのなかのデー
タを選択する部分である。中央部分３０２は、デコーダ
２１１でデコードされキャッシュメモリ３００のエント
リを選択するために用いられる。ＭＳＢ側部分３０１
は、ラインに入っているデータが、メインメモリのいず
れかのアドレスにあるデータかどうかを判定するキーと
して用いられる。キャッシュラインのサイズは、演算処
理装置のデザインによってことなるが、概ね１ワードか
ら８ワード位のサイズになる（データの入るメモリのサ
イズはラインサイズと呼ばれる）。
方法について図４を参照して説明する。アドレスバス２
０２からのアドレスは、ＭＳＢ側部分３０１，中央部分
３０２，ＬＳＢ側部分３０３の３つの部分に分けられて
いる。ＬＳＢ側部分３０３は、前記ラインのなかのデー
タを選択する部分である。中央部分３０２は、デコーダ
２１１でデコードされキャッシュメモリ３００のエント
リを選択するために用いられる。ＭＳＢ側部分３０１
は、ラインに入っているデータが、メインメモリのいず
れかのアドレスにあるデータかどうかを判定するキーと
して用いられる。キャッシュラインのサイズは、演算処
理装置のデザインによってことなるが、概ね１ワードか
ら８ワード位のサイズになる（データの入るメモリのサ
イズはラインサイズと呼ばれる）。
【０００６】演算処理装置の命令／データアクセスに
は、アドレスの局所性という経験的な法則がある。アド
レスの局所性とは、あるアドレスにアクセスがあった場
合に、そのアクセスに関連して、その周辺のデータがア
クセスされやすいという位置的な局所性を有するととも
に、一度アクセスのあったデータは、時間をおいて、何
度かアクセスされるという時間的な局所性を有するとい
うことである。小容量の高速メモリからなるキャッシュ
メモリは、上述の性質を利用し、一度キャッシュメモリ
中に置いたデータは、アドレスの衝突が起こらない限り
キャッシュメモリ中に置き続け、小容量の高速メモリを
効果的に使用しようとするものである。また、ラインサ
イズを大きくとることで、一度アクセスしたアドレスの
周辺のデータを同時にとってくることによっても、やは
り、小容量の高速メモリを効果的に使用しようとする。
しかし、キャッシュメモリ付きの演算処理装置のメモリ
インターフェースバスに通常のメインメモリを接続する
と、メインメモリのアクセスタイムの遅さから、演算処
理装置の性能を低下させてしまういう問題がある。
は、アドレスの局所性という経験的な法則がある。アド
レスの局所性とは、あるアドレスにアクセスがあった場
合に、そのアクセスに関連して、その周辺のデータがア
クセスされやすいという位置的な局所性を有するととも
に、一度アクセスのあったデータは、時間をおいて、何
度かアクセスされるという時間的な局所性を有するとい
うことである。小容量の高速メモリからなるキャッシュ
メモリは、上述の性質を利用し、一度キャッシュメモリ
中に置いたデータは、アドレスの衝突が起こらない限り
キャッシュメモリ中に置き続け、小容量の高速メモリを
効果的に使用しようとするものである。また、ラインサ
イズを大きくとることで、一度アクセスしたアドレスの
周辺のデータを同時にとってくることによっても、やは
り、小容量の高速メモリを効果的に使用しようとする。
しかし、キャッシュメモリ付きの演算処理装置のメモリ
インターフェースバスに通常のメインメモリを接続する
と、メインメモリのアクセスタイムの遅さから、演算処
理装置の性能を低下させてしまういう問題がある。
【０００７】本発明は上記問題に鑑み、演算処理装置と
メインメモリとの間に接続し、演算処理装置の性能が低
下するのを防止するプリフェッチバッファ装置を提供す
ることを目的とする。
メインメモリとの間に接続し、演算処理装置の性能が低
下するのを防止するプリフェッチバッファ装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明のプリフェッチバ
ッファ装置は、メインメモリとキャッシュメモリ内蔵演
算処理装置の間に設けられ予め前記演算処理装置が必要
とする前記メインメモリのデータをプリフェッチしてお
くプリフェッチバッファ装置において、それぞれ前記メ
インメモリから一度に読み出せるビット数以下であって
前記キャッシュメモリの２ライン分以上のビット数を有
する第１及び第２のエントリを設け、前記第１のエント
リがヒットしていない状態からヒット状態に遷移したと
きに、前記第１のエントリに格納したデータに続くアド
レスのデータを前記メインメモリから読み出し、前記第
２のエントリに書き込むことを特徴とする。
ッファ装置は、メインメモリとキャッシュメモリ内蔵演
算処理装置の間に設けられ予め前記演算処理装置が必要
とする前記メインメモリのデータをプリフェッチしてお
くプリフェッチバッファ装置において、それぞれ前記メ
インメモリから一度に読み出せるビット数以下であって
前記キャッシュメモリの２ライン分以上のビット数を有
する第１及び第２のエントリを設け、前記第１のエント
リがヒットしていない状態からヒット状態に遷移したと
きに、前記第１のエントリに格納したデータに続くアド
レスのデータを前記メインメモリから読み出し、前記第
２のエントリに書き込むことを特徴とする。
【０００９】さらに、本発明のプリフェッチバッファ装
置は、上述したプリフェッチバッファ装置において、前
記第２のエントリがヒットしていない状態からヒット状
態に遷移したときに、前記第２のエントリに格納したデ
ータに続くアドレスのデータを前記メインメモリから読
み出し、前記第１のエントリに書き込むことを特徴とす
る。
置は、上述したプリフェッチバッファ装置において、前
記第２のエントリがヒットしていない状態からヒット状
態に遷移したときに、前記第２のエントリに格納したデ
ータに続くアドレスのデータを前記メインメモリから読
み出し、前記第１のエントリに書き込むことを特徴とす
る。
【００１０】すなわち、本発明のプリフェッチバッファ
装置は、２組のエントリとよばれる記憶ブロック最小単
位と、その周辺回路で構成される。
装置は、２組のエントリとよばれる記憶ブロック最小単
位と、その周辺回路で構成される。
【００１１】
【作用】エントリは、データを格納するバッファ記憶手
段と、バッファ記憶手段に記憶されているデータのメイ
ンメモリ中でのアドレスを記憶するタグアドレス記憶手
段とバッファ記憶手段に記憶されているデータが有効か
無効かを記憶するバリッドフラグ手段と、２つの有効ア
ドレスを比較し、２つのアドレスが一致することを検出
する比較手段を有する。タグアドレス記憶手段の出力を
前記アドレス比較手段の一方のアドレス入力に接続し、
前記演算処理装置からのアドレス入力バスに示されたア
ドレスを前記アドレス比較手段のもう一方のアドレス入
力に接続する。エントリに入っているデータが演算処理
装置の要求するデータに等しい場合は、そのエントリの
バッファ記憶手段の内容を直接返し、かつ、他のエント
リのデータを更新することで、演算処理装置の発生する
連続するアドレスのアクセスを高速処理する。
段と、バッファ記憶手段に記憶されているデータのメイ
ンメモリ中でのアドレスを記憶するタグアドレス記憶手
段とバッファ記憶手段に記憶されているデータが有効か
無効かを記憶するバリッドフラグ手段と、２つの有効ア
ドレスを比較し、２つのアドレスが一致することを検出
する比較手段を有する。タグアドレス記憶手段の出力を
前記アドレス比較手段の一方のアドレス入力に接続し、
前記演算処理装置からのアドレス入力バスに示されたア
ドレスを前記アドレス比較手段のもう一方のアドレス入
力に接続する。エントリに入っているデータが演算処理
装置の要求するデータに等しい場合は、そのエントリの
バッファ記憶手段の内容を直接返し、かつ、他のエント
リのデータを更新することで、演算処理装置の発生する
連続するアドレスのアクセスを高速処理する。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のプリフェッチバッファ装置
の一実施例を示すブロック図、図２は図１の実施例の動
作を示す状態遷移図である。図１の実施例においては、
第１，第２のプリフェッチバッファ１２１，１２２から
なるプリフェッチバッファ部と、外部制御回路１２０と
がプリフェッチバッファ装置を構成している。プリフェ
ッチバッファ装置は、演算処理装置１００とメインメモ
リ２００との間に配置され、これらとともに全体で演算
処理システムを構成している。
て説明する。図１は本発明のプリフェッチバッファ装置
の一実施例を示すブロック図、図２は図１の実施例の動
作を示す状態遷移図である。図１の実施例においては、
第１，第２のプリフェッチバッファ１２１，１２２から
なるプリフェッチバッファ部と、外部制御回路１２０と
がプリフェッチバッファ装置を構成している。プリフェ
ッチバッファ装置は、演算処理装置１００とメインメモ
リ２００との間に配置され、これらとともに全体で演算
処理システムを構成している。
【００１３】演算処理装置１００は、演算部１０１と、
キャッシュメモリ１０７および比較器１１２を主要素と
するキャッシュシステムと、制御回路１０４とで構成さ
れている。このように構成された演算処理装置１００は
集積回路として形成するのに適している。このキャッシ
ュメモリ付きの演算処理装置１００は、３２ビットのア
ドレスバス端子１０５と、６４ビットのデータバス端子
１０６とを介してメインメモリ２００とデータ交換を行
う。演算処理装置１００は、前記端子を介して一般的に
２０ｎＳ程度の時間で、１回のメモリアクセスサイクル
を実行し、６４ビットのデータをメインメモリ２００か
ら転送させる。ここで、キャッシュメモリ１０７のライ
ンサイズを１６バイトとするとキャッシュメモリの１ラ
インを入れ替えるのに２回のバスサイクルを必要とす
る。
キャッシュメモリ１０７および比較器１１２を主要素と
するキャッシュシステムと、制御回路１０４とで構成さ
れている。このように構成された演算処理装置１００は
集積回路として形成するのに適している。このキャッシ
ュメモリ付きの演算処理装置１００は、３２ビットのア
ドレスバス端子１０５と、６４ビットのデータバス端子
１０６とを介してメインメモリ２００とデータ交換を行
う。演算処理装置１００は、前記端子を介して一般的に
２０ｎＳ程度の時間で、１回のメモリアクセスサイクル
を実行し、６４ビットのデータをメインメモリ２００か
ら転送させる。ここで、キャッシュメモリ１０７のライ
ンサイズを１６バイトとするとキャッシュメモリの１ラ
インを入れ替えるのに２回のバスサイクルを必要とす
る。
【００１４】メインメモリ２００は、３２ビットのアド
レス端子１１３と２５６ビットのデータ端子１１４を有
し、一度に２５６ビットのデータを読み出すことができ
るが、前記アドレス端子にアドレスを受け取ってから、
前記データ端子にデータを出力するまで１００ｎＳから
３００ｎＳ程度の一定の待ち時間を必要とする。
レス端子１１３と２５６ビットのデータ端子１１４を有
し、一度に２５６ビットのデータを読み出すことができ
るが、前記アドレス端子にアドレスを受け取ってから、
前記データ端子にデータを出力するまで１００ｎＳから
３００ｎＳ程度の一定の待ち時間を必要とする。
【００１５】メインメモリ２００と演算処理装置１００
とを接続するためには、演算処理装置１００がメインメ
モリ２００をアクセスに行った場合に、メインメモリ２
００の待ち時間に合わせて、演算処理装置１００の演算
処理を待たせることが必要になる。もちろん、演算処理
装置１００からの要求に従ってメインメモリ２００をア
クセスし、毎アクセスごとに待ち時間を挿入すると演算
処理装置１００の性能が下がってしまうことになる。こ
の性能低下を防止すること、換言すればメインメモリ２
００に対する演算処理装置１００の性能を向上させるの
がプリフェッチバッファ装置である。
とを接続するためには、演算処理装置１００がメインメ
モリ２００をアクセスに行った場合に、メインメモリ２
００の待ち時間に合わせて、演算処理装置１００の演算
処理を待たせることが必要になる。もちろん、演算処理
装置１００からの要求に従ってメインメモリ２００をア
クセスし、毎アクセスごとに待ち時間を挿入すると演算
処理装置１００の性能が下がってしまうことになる。こ
の性能低下を防止すること、換言すればメインメモリ２
００に対する演算処理装置１００の性能を向上させるの
がプリフェッチバッファ装置である。
【００１６】プリフェッチバッファ装置のプリフェッチ
バッファ部は、上述したように、２エントリのプリフェ
ッチバッファ１２１，１２２を有する。プリフェッチバ
ッファ１２１，１２２の各エントリをそれぞれＢＡＮＫ
−Ａ、ＢＡＮＫ−Ｂと呼ぶこととする。プリフェッチバ
ッファ部は、ＢＡＮＫ−Ａ中に、３２バイトのバッファ
メモリ１１８，１１９と、１７ビットのアドレス比較器
１１５と、バッファメモリに記憶されているデータのア
ドレス［３１：５］（アドレスのＭＳＢをビット３１と
し、ＬＳＢをビット０としたとき、アドレスのビット３
１からビット５まで）がタグアドレスとして記憶される
タグアドレス記憶部１１６と、プリフェッチバッファ１
２１，１２２に記憶されているデータが有効であること
を示すバリッドフラグを記憶するバリッドフラグ記憶部
１１７とを有する。勿論ＢＡＮＫ−Ｂについても同様
で、３２バイトのバッファメモリ１２６，１２７と、ア
ドレス比較器１２３と、タグアドレス記憶部１２４と、
バリッドフラグ記憶部１２５とを有する。
バッファ部は、上述したように、２エントリのプリフェ
ッチバッファ１２１，１２２を有する。プリフェッチバ
ッファ１２１，１２２の各エントリをそれぞれＢＡＮＫ
−Ａ、ＢＡＮＫ−Ｂと呼ぶこととする。プリフェッチバ
ッファ部は、ＢＡＮＫ−Ａ中に、３２バイトのバッファ
メモリ１１８，１１９と、１７ビットのアドレス比較器
１１５と、バッファメモリに記憶されているデータのア
ドレス［３１：５］（アドレスのＭＳＢをビット３１と
し、ＬＳＢをビット０としたとき、アドレスのビット３
１からビット５まで）がタグアドレスとして記憶される
タグアドレス記憶部１１６と、プリフェッチバッファ１
２１，１２２に記憶されているデータが有効であること
を示すバリッドフラグを記憶するバリッドフラグ記憶部
１１７とを有する。勿論ＢＡＮＫ−Ｂについても同様
で、３２バイトのバッファメモリ１２６，１２７と、ア
ドレス比較器１２３と、タグアドレス記憶部１２４と、
バリッドフラグ記憶部１２５とを有する。
【００１７】プリフェッチバッファ１２１，１２２は、
それぞれ対となっているバッファメモリ１１８，１１９
とバッファメモリ１２６，１２７とを含んでいる。各バ
ッファメモリのサイズは１６バイトであるから、各プリ
フェッチバッファ１２１，１２２は、演算処理装置１０
０が一度にアクセスするデータのサイズの２倍の３２バ
イトのサイズを有することとなる。
それぞれ対となっているバッファメモリ１１８，１１９
とバッファメモリ１２６，１２７とを含んでいる。各バ
ッファメモリのサイズは１６バイトであるから、各プリ
フェッチバッファ１２１，１２２は、演算処理装置１０
０が一度にアクセスするデータのサイズの２倍の３２バ
イトのサイズを有することとなる。
【００１８】バッファメモリ１１８，１１９のデータ
は、セレクタ１４２の選択により一方が選択され、１６
バイト単位で取り扱われる。同様にバッファメモリ１２
６，１２７のデータは、セレクタ１４３の選択により一
方が選択され、１６バイト単位で取り扱われる。セレク
タ１４２，１４３は、演算処理装置の発生する前記実行
アドレスのビット［４］（ＬＳＢから５番目のビット）
を用い、セレクタ１４１を介して選択される。
は、セレクタ１４２の選択により一方が選択され、１６
バイト単位で取り扱われる。同様にバッファメモリ１２
６，１２７のデータは、セレクタ１４３の選択により一
方が選択され、１６バイト単位で取り扱われる。セレク
タ１４２，１４３は、演算処理装置の発生する前記実行
アドレスのビット［４］（ＬＳＢから５番目のビット）
を用い、セレクタ１４１を介して選択される。
【００１９】書き込みは例えば、対となっているバッフ
ァメモリ１１８，１１９に同時におこなえるようになっ
ている。バッファメモリ１１８，１１９には、データ
が、３２バイトアラインで記憶され、データのＬＳＢ側
はバッファメモリ１１８に、データのＭＳＢ側はバッフ
ァメモリ１１９にそれぞれ記憶される。バッファメモリ
１２６，１２７についても同様である。このように構成
することにより、メインメモリ２００がバンド幅が大き
いがレイテンシタイムも大きい構成となっていても、演
算処理装置から見ると、メインメモリ２００が自己の扱
うバンド幅で扱うことができ、レイテンシタイムの小さ
いメインメモリに見える。
ァメモリ１１８，１１９に同時におこなえるようになっ
ている。バッファメモリ１１８，１１９には、データ
が、３２バイトアラインで記憶され、データのＬＳＢ側
はバッファメモリ１１８に、データのＭＳＢ側はバッフ
ァメモリ１１９にそれぞれ記憶される。バッファメモリ
１２６，１２７についても同様である。このように構成
することにより、メインメモリ２００がバンド幅が大き
いがレイテンシタイムも大きい構成となっていても、演
算処理装置から見ると、メインメモリ２００が自己の扱
うバンド幅で扱うことができ、レイテンシタイムの小さ
いメインメモリに見える。
【００２０】演算処理装置１００の演算部１０１が、メ
モリアクセス要求を出す場合、アドレスバス端子１０５
にアドレスが出力される。前記アドレスは、ＢＡＮＫ−
ＡおよびＢＡＮＫ−Ｂのアドレス比較器１１５，１２３
の一方の入力端に入力される。アドレス比較器１１５，
１２３は、ＢＡＮＫ−ＡおよびＢＡＮＫ−Ｂに記憶され
ているタグアドレス記憶部１１６，１２４のタグアドレ
スと、アドレスバス端子１０５からのアドレスとを比較
し、比較の結果で両者が一致しており、かつバリッドフ
ラグ記憶部１１７，１２５のバリッドフラグが１であれ
ば、アドレス比較器１１５，１２３の出力であるヒット
信号１２８，１２９を１として出力する。外部制御回路
１２０は、ＢＡＮＫ−ＡまたはＢＡＮＫ−Ｂから１なる
ヒット信号であるＨＩＴＡ１３２またはＨＩＴＢ１３４
を受け付けると、１なるヒット信号を出力したＢＡＮＫ
−ＡまたはＢＡＮＫ−Ｂからのデータ出力を選択するよ
うにセレクタの制御信号であるＢＡＮＫＳＥＬ１３１を
出力する。
モリアクセス要求を出す場合、アドレスバス端子１０５
にアドレスが出力される。前記アドレスは、ＢＡＮＫ−
ＡおよびＢＡＮＫ−Ｂのアドレス比較器１１５，１２３
の一方の入力端に入力される。アドレス比較器１１５，
１２３は、ＢＡＮＫ−ＡおよびＢＡＮＫ−Ｂに記憶され
ているタグアドレス記憶部１１６，１２４のタグアドレ
スと、アドレスバス端子１０５からのアドレスとを比較
し、比較の結果で両者が一致しており、かつバリッドフ
ラグ記憶部１１７，１２５のバリッドフラグが１であれ
ば、アドレス比較器１１５，１２３の出力であるヒット
信号１２８，１２９を１として出力する。外部制御回路
１２０は、ＢＡＮＫ−ＡまたはＢＡＮＫ−Ｂから１なる
ヒット信号であるＨＩＴＡ１３２またはＨＩＴＢ１３４
を受け付けると、１なるヒット信号を出力したＢＡＮＫ
−ＡまたはＢＡＮＫ−Ｂからのデータ出力を選択するよ
うにセレクタの制御信号であるＢＡＮＫＳＥＬ１３１を
出力する。
【００２１】外部制御回路１２０は、演算処理装置のメ
モリアクセス要求にしたがって、プリフェッチバッファ
１２１，１２２のデータを更新する。これは、以下の手
順で行われる。演算処理装置のメモリアクセス要求が、
ＢＡＮＫ−Ａにヒットすると仮定する。この結果、ＨＩ
ＴＡ１３２が発生する。外部制御回路１２０は、このＨ
ＩＴＡ１３２を受けて、後述する一定の条件を判定し
て、プリフェッチバッファのデータを更新するか否かを
決定する。演算処理装置のメモリアクセス要求がＢＡＮ
Ｋ−Ａにヒットすると、外部制御回路は、アドレスセレ
クタ１４４により、ＢＡＮＫ−Ａのタグアドレス記憶部
１１６からのアドレスを選択する。
モリアクセス要求にしたがって、プリフェッチバッファ
１２１，１２２のデータを更新する。これは、以下の手
順で行われる。演算処理装置のメモリアクセス要求が、
ＢＡＮＫ−Ａにヒットすると仮定する。この結果、ＨＩ
ＴＡ１３２が発生する。外部制御回路１２０は、このＨ
ＩＴＡ１３２を受けて、後述する一定の条件を判定し
て、プリフェッチバッファのデータを更新するか否かを
決定する。演算処理装置のメモリアクセス要求がＢＡＮ
Ｋ−Ａにヒットすると、外部制御回路は、アドレスセレ
クタ１４４により、ＢＡＮＫ−Ａのタグアドレス記憶部
１１６からのアドレスを選択する。
【００２２】このタグアドレス記憶部１１６には現在演
算処理装置がアクセスしているアドレスがはいってい
る。このアドレスに１を加えて現在ＢＡＮＫ−Ａに存在
するデータに続くデータのアドレスを生成し、このアド
レスをメインメモリをアクセスするアドレス端子１１３
に出力し、メインメモリ２００をアクセスする。
算処理装置がアクセスしているアドレスがはいってい
る。このアドレスに１を加えて現在ＢＡＮＫ−Ａに存在
するデータに続くデータのアドレスを生成し、このアド
レスをメインメモリをアクセスするアドレス端子１１３
に出力し、メインメモリ２００をアクセスする。
【００２３】メインメモリ２００は、プリフェッチバッ
ファ部から、アドレス端子１１３を通してアドレスを受
け、該当するアドレスのデータをデータ端子１１４を介
してデータ読み出しバス１４０に出力する。外部制御回
路１２０は、制御信号であるＢＡ−ＢＷ１３５をアクテ
ィブにしてＢＡＮＫ−Ｂのバッファメモリ１２６，１２
７にデータ読み出しバス１４０上のデータを書き込む。
ファ部から、アドレス端子１１３を通してアドレスを受
け、該当するアドレスのデータをデータ端子１１４を介
してデータ読み出しバス１４０に出力する。外部制御回
路１２０は、制御信号であるＢＡ−ＢＷ１３５をアクテ
ィブにしてＢＡＮＫ−Ｂのバッファメモリ１２６，１２
７にデータ読み出しバス１４０上のデータを書き込む。
【００２４】以上の一連の動作で、ＢＡＮＫ−Ａがヒッ
トした場合に、ＢＡＮＫ−Ｂのリプレイスが同時に行わ
れるシーケンスについて解説した。ＢＡＮＫ−Ｂがヒッ
トした場合もＢＡＮＫ−Ａのリプレイスが同様に行われ
る。
トした場合に、ＢＡＮＫ−Ｂのリプレイスが同時に行わ
れるシーケンスについて解説した。ＢＡＮＫ−Ｂがヒッ
トした場合もＢＡＮＫ−Ａのリプレイスが同様に行われ
る。
【００２５】次にリプレイスの条件について解説する。
勿論，演算処理装置の要求は、１バイトから１６バイト
までの任意大きさのアクセスが考えられるが、各ＢＡＮ
Ｋは、最低でもプロセッサからの２回分のアクセスを受
け付けるだけの容量を有している。そこで、例えば演算
処理装置のアクセスが、ＢＡＮＫ−Ａにヒットし、デー
タの下位アドレス側のバッファメモリ１１８のデータを
要求した場合には、上位アドレス側のバッファメモリ１
１９のデータは、まだアクセスされずに残っている。演
算処理装置のアクセスは、連続したアドレスに発生する
ことが多いから、次のアクセスが始まる前にＢＡＮＫ−
Ａのデータを入れ替えてしまうと、ＢＡＮＫ−Ａにプリ
フェッチしたデータを破棄してしまうことになる。この
ため、プリフェッチを以下の手順で制御する。
勿論，演算処理装置の要求は、１バイトから１６バイト
までの任意大きさのアクセスが考えられるが、各ＢＡＮ
Ｋは、最低でもプロセッサからの２回分のアクセスを受
け付けるだけの容量を有している。そこで、例えば演算
処理装置のアクセスが、ＢＡＮＫ−Ａにヒットし、デー
タの下位アドレス側のバッファメモリ１１８のデータを
要求した場合には、上位アドレス側のバッファメモリ１
１９のデータは、まだアクセスされずに残っている。演
算処理装置のアクセスは、連続したアドレスに発生する
ことが多いから、次のアクセスが始まる前にＢＡＮＫ−
Ａのデータを入れ替えてしまうと、ＢＡＮＫ−Ａにプリ
フェッチしたデータを破棄してしまうことになる。この
ため、プリフェッチを以下の手順で制御する。
【００２６】外部制御回路１２０は、プリフェッチバッ
ファ部の動作に関する状態遷移を図２に示されるように
記憶している。図２において、符号５０５，５０６は内
部ステートを表わす。遷移５０２，５０３は、ＢＡＮＫ
−ＡからのＨＩＴＡが１で、演算処理装置からのデータ
ストローブ信号であるＭ−ＤＳ１２９が１になる条件で
発生する。また、ＢＡＮＫ−ＢからのＨＩＴＢ１３４が
１で、演算処理装置からのＭ−ＤＳが１になる条件で
は、遷移５０１，５０４が発生する。また、遷移５０１
または５０２が発生した場合にメインメモリ２００をア
クセスすることと、バッファメモリのデータを更新する
こととを実行する。遷移５０１が発生した場合には、ア
ドレスセレクタ１４４を用いてＢＡＮＫ−Ｂのタグアド
レスを選択し、ＢＡＮＫ−Ａの入れ替えを行い、遷移５
０２が発生した場合にはアドレスセレクタ１４４で、Ｂ
ＡＮＫ−Ａのタグアドレスを選択し、ＢＡＮＫ−Ｂの入
れ替えを実行する。
ファ部の動作に関する状態遷移を図２に示されるように
記憶している。図２において、符号５０５，５０６は内
部ステートを表わす。遷移５０２，５０３は、ＢＡＮＫ
−ＡからのＨＩＴＡが１で、演算処理装置からのデータ
ストローブ信号であるＭ−ＤＳ１２９が１になる条件で
発生する。また、ＢＡＮＫ−ＢからのＨＩＴＢ１３４が
１で、演算処理装置からのＭ−ＤＳが１になる条件で
は、遷移５０１，５０４が発生する。また、遷移５０１
または５０２が発生した場合にメインメモリ２００をア
クセスすることと、バッファメモリのデータを更新する
こととを実行する。遷移５０１が発生した場合には、ア
ドレスセレクタ１４４を用いてＢＡＮＫ−Ｂのタグアド
レスを選択し、ＢＡＮＫ−Ａの入れ替えを行い、遷移５
０２が発生した場合にはアドレスセレクタ１４４で、Ｂ
ＡＮＫ−Ａのタグアドレスを選択し、ＢＡＮＫ−Ｂの入
れ替えを実行する。
【００２７】
【００２８】
【発明の効果】本発明のプリフェッチバッファ装置は、
キャッシュメモリ付きの演算処理装置に、メインメモリ
を接続しようとする場合に、その両者の間に接続するの
が最も効果的である。
キャッシュメモリ付きの演算処理装置に、メインメモリ
を接続しようとする場合に、その両者の間に接続するの
が最も効果的である。
【００２９】演算処理装置内部に集積するのであれば、
より効率の良い方法で、プリフェッチバッファ装置を制
御することができる。しかし、通常の集積化された回路
で構成された演算処理装置は、外部にプリフェッチバッ
ファ装置を接続するのは困難である。しかし本発明は、
集積された演算処理装置の外部にプリフェッチ装置を接
続することを可能にする。
より効率の良い方法で、プリフェッチバッファ装置を制
御することができる。しかし、通常の集積化された回路
で構成された演算処理装置は、外部にプリフェッチバッ
ファ装置を接続するのは困難である。しかし本発明は、
集積された演算処理装置の外部にプリフェッチ装置を接
続することを可能にする。
【００３０】ここで、キャッシュ付演算処理装置に単な
るメインメモリを接続した場合と、両装置の間にプリフ
ェッチ装置を接続した場合の性能を比較する。キャッシ
ュ付演算処理装置が、バスサイクル２０ｎＳでデータを
要求し、メインメモリが、データを返すのに１００ｎＳ
必要であると仮定する。
るメインメモリを接続した場合と、両装置の間にプリフ
ェッチ装置を接続した場合の性能を比較する。キャッシ
ュ付演算処理装置が、バスサイクル２０ｎＳでデータを
要求し、メインメモリが、データを返すのに１００ｎＳ
必要であると仮定する。
【００３１】プリフェッチバッファを挿入しない場合で
は、メインメモリサイクルは、５バスサイクルを必要と
するが、プリフェッチバッファを挿入し、かつ、プリフ
ェッチバッファに当った場合は、１バスサイクルでデー
タを返すことができる。勿論プリフェッチ装置は、はず
れることもあるため、この仮定は一概には言い切れな
い。しかし、はずれた場合でも、プリフェッチバッファ
を挿入した場合と変わらないため、結局性能は改善され
る。
は、メインメモリサイクルは、５バスサイクルを必要と
するが、プリフェッチバッファを挿入し、かつ、プリフ
ェッチバッファに当った場合は、１バスサイクルでデー
タを返すことができる。勿論プリフェッチ装置は、はず
れることもあるため、この仮定は一概には言い切れな
い。しかし、はずれた場合でも、プリフェッチバッファ
を挿入した場合と変わらないため、結局性能は改善され
る。
【図１】本発明のプリフェッチバッファ装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】図１の実施例の動作を示す状態遷移図である。
【図３】従来例を示すブロック図である。
【図４】ダイレクトマップ方式が適用されたキャッシュ
メモリを説明するためのブロック図である。
メモリを説明するためのブロック図である。
１００ 演算処理装置 １０１，２０１ 演算部 １０２，２０２ アドレスバス １０３，２０３ データバス １０４，２１９ 制御回路 １０５ アドレスバス端子 １０６ データバス端子 １０７，２０７，３００ キャッシュメモリ １０８，１１６，１２４，２０８，３０４ タグアド
レス記憶部 １０９，１１７，１２５，２０９，３０５ バリッド
フラグ記憶部 １１０，２１０，３０６ データ記憶部 １１１，２１１ デコーダ １１２，２１２，３０７ 比較器１１３ アドレス端子 １１４ データ端子 １１５，１２３ アドレス比較器 １１８，１２６ １６バイトバッファメモリ（下位） １１９，１２７ １６バイトバッファメモリ（上位） １２０ 外部制御回路 １２１ プリフェッチバッファ（ＢＡＮＫ−Ａ） １２２ プリフェッチバッファ（ＢＡＮＫ−Ｂ） １２８ レディ信号（Ｍ−ＲＤＹ） １２９ データストローブ信号（Ｍ−ＤＳ） １３０ リードライト信号（Ｍ−Ｒ／Ｗ） １３１ バンクセレクト信号（ＢＡＮＫＳＥＬ） １３２ バンクＡヒット信号（ＨＩＴＡ） １３３ バンクＡ書き込み制御信号（ＢＡ−ＡＷ） １３４ バンクＢヒット信号（ＨＩＴＢ） １３５ バンクＢ書き込み制御信号（ＢＡ−ＢＷ） １３６ プリフェッチアドレス選択制御信号（ＢＡ−
ＳＥＬ） １３７ アドレスセレクト制御信号（ＡＤＲ−ＳＥ
Ｌ） １３８ メモリ読み出し制御信号（ＲＤ） １３９ メモリ書き込み制御信号（ＷＥ） １４０ データ読み出しバス １４１，１４２，１４３ データセレクタ１４４ アドレスセレクタ ２００，２１５ メインメモリ２０４，２０５，２０６ 制御信号 ３０１ ＭＳＢ側部分アドレス ３０２ 中央部分アドレス ３０３ ＬＳＢ側部分アドレス
レス記憶部 １０９，１１７，１２５，２０９，３０５ バリッド
フラグ記憶部 １１０，２１０，３０６ データ記憶部 １１１，２１１ デコーダ １１２，２１２，３０７ 比較器１１３ アドレス端子 １１４ データ端子 １１５，１２３ アドレス比較器 １１８，１２６ １６バイトバッファメモリ（下位） １１９，１２７ １６バイトバッファメモリ（上位） １２０ 外部制御回路 １２１ プリフェッチバッファ（ＢＡＮＫ−Ａ） １２２ プリフェッチバッファ（ＢＡＮＫ−Ｂ） １２８ レディ信号（Ｍ−ＲＤＹ） １２９ データストローブ信号（Ｍ−ＤＳ） １３０ リードライト信号（Ｍ−Ｒ／Ｗ） １３１ バンクセレクト信号（ＢＡＮＫＳＥＬ） １３２ バンクＡヒット信号（ＨＩＴＡ） １３３ バンクＡ書き込み制御信号（ＢＡ−ＡＷ） １３４ バンクＢヒット信号（ＨＩＴＢ） １３５ バンクＢ書き込み制御信号（ＢＡ−ＢＷ） １３６ プリフェッチアドレス選択制御信号（ＢＡ−
ＳＥＬ） １３７ アドレスセレクト制御信号（ＡＤＲ−ＳＥ
Ｌ） １３８ メモリ読み出し制御信号（ＲＤ） １３９ メモリ書き込み制御信号（ＷＥ） １４０ データ読み出しバス １４１，１４２，１４３ データセレクタ１４４ アドレスセレクタ ２００，２１５ メインメモリ２０４，２０５，２０６ 制御信号 ３０１ ＭＳＢ側部分アドレス ３０２ 中央部分アドレス ３０３ ＬＳＢ側部分アドレス
Claims (4)
- 【請求項１】 メインメモリとキャッシュメモリ内蔵演
算処理装置の間に設けられ予め前記演算処理装置が必要
とする前記メインメモリのデータをプリフェッチしてお
くプリフェッチバッファ装置において、 それぞれ前記メインメモリから一度に読み出せるビット
数以下であって前記キャッシュメモリの２ライン分以上
のビット数を有する第１及び第２のエントリを設け、 前記第１のエントリがヒットしていない状態からヒット
状態に遷移したときに、前記第１のエントリに格納した
データに続くアドレスのデータを前記メインメモリから
読み出し、前記第２のエントリに書き込む ことを特徴と
するプリフェッチバッファ装置。 - 【請求項２】 前記第２のエントリがヒットしていない
状態からヒット状態に遷移したときに、前記第２のエン
トリに格納したデータに続くアドレスのデータを前記メ
インメモリから読み出し、前記第１のエントリに書き込
むことを特徴とする請求項１記載のプリフェッチバッフ
ァ装置。 - 【請求項３】 演算処理装置のメモリ要求信号にしたが
ってエントリの書込を制御する外部制御回路と、第１及
び第２のエントリそれぞれに、エントリの上位アドレス
を記憶するタグアドレス記憶部と、それぞれのエントリ
に記憶されているデータが有効であるか否かを示すバリ
ッドフラグ記憶部を設け、前記タグアドレス記憶部に記
憶されているアドレスと前記演算処理装置のアクセス要
求アドレスを比較し、両者が一致し、しかも、該当する
エントリのバリッドフラグが有効であるとき、該当する
エントリのヒット信号を前記外部制御回路に入力し、前
記外部制御回路は前記ヒット信号に応答して、残る片側
のエントリのデータ更新を指示することを特徴とする請
求項１または請求項２記載のブリフェッチバッファ装
置。 - 【請求項４】 前記エントリのどちらかのヒット信号が
アクティブになったとき、一致したエントリのエントリ
アドレスに所定数を加算してメインメモリのアドレスと
して出力し、残る片側のエントリのデータ更新を行うこ
とを特徴とする請求項３記載のプリフェッチバッファ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229949A JP2689920B2 (ja) | 1994-09-26 | 1994-09-26 | 演算処理システムに用いられるプリフェッチバッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229949A JP2689920B2 (ja) | 1994-09-26 | 1994-09-26 | 演算処理システムに用いられるプリフェッチバッファ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895855A JPH0895855A (ja) | 1996-04-12 |
| JP2689920B2 true JP2689920B2 (ja) | 1997-12-10 |
Family
ID=16900247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229949A Expired - Lifetime JP2689920B2 (ja) | 1994-09-26 | 1994-09-26 | 演算処理システムに用いられるプリフェッチバッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689920B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006215799A (ja) * | 2005-02-03 | 2006-08-17 | Toshiba Corp | メモリコントローラ |
| JP4643667B2 (ja) | 2008-03-01 | 2011-03-02 | 株式会社東芝 | メモリシステム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039427A (ja) * | 1973-08-10 | 1975-04-11 | ||
| JPS53134335A (en) * | 1977-04-28 | 1978-11-22 | Fujitsu Ltd | Memory control system |
| JPH04369061A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | キャッシュメモリの制御方式 |
| JP2881049B2 (ja) * | 1991-07-30 | 1999-04-12 | 株式会社日立製作所 | プリフェッチバッファ |
| JPH06103169A (ja) * | 1992-09-18 | 1994-04-15 | Nec Corp | 中央演算処理装置のリードデータプリフェッチ機構 |
-
1994
- 1994-09-26 JP JP6229949A patent/JP2689920B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0895855A (ja) | 1996-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970311 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970729 |