JPH04369061A - キャッシュメモリの制御方式 - Google Patents
キャッシュメモリの制御方式Info
- Publication number
- JPH04369061A JPH04369061A JP3171673A JP17167391A JPH04369061A JP H04369061 A JPH04369061 A JP H04369061A JP 3171673 A JP3171673 A JP 3171673A JP 17167391 A JP17167391 A JP 17167391A JP H04369061 A JPH04369061 A JP H04369061A
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- JP
- Japan
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- data
- prefetch
- address
- memory
- buffer
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- Pending
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- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリの制
御方式に関するものである。
御方式に関するものである。
【０００２】
【従来の技術】図３は、主記憶更新アルゴリズムがコピ
ーバック方式のキャッシュメモリを用いたシステム構成
図である。図において、１は制御手段としてのＭＰＵ（
Ｍｉｃｒｏ Ｐｒｏｓｅｃｃｉｎｇ Ｕｎｉｔ）、２は
キャッシュ方式がダイレクトマッピング方式のキャッシ
ュメモリ、３は主メモリ、４はローカルバス、５はシス
テムバスである。図４は、従来のダイレクトマッピング
方式のキャッシュメモリの一構成図である。図において
、６は１ブロックが４ワードからなり複数ブロックで構
成されたデータメモリ、７はＭＰＵ１から入力されたア
ドレスの一部であるＴＡＧアドレスを記憶しておくＴＡ
Ｇメモリ、８はＭＰＵ１からのアドレスのエントリアド
レスをデコードするエントリデコーダ、９はＴＡＧメモ
リ７から読み出された内容とＭＰＵ１から入力されたア
ドレスのＴＡＧアドレス部を比較するコンパレータであ
る。
ーバック方式のキャッシュメモリを用いたシステム構成
図である。図において、１は制御手段としてのＭＰＵ（
Ｍｉｃｒｏ Ｐｒｏｓｅｃｃｉｎｇ Ｕｎｉｔ）、２は
キャッシュ方式がダイレクトマッピング方式のキャッシ
ュメモリ、３は主メモリ、４はローカルバス、５はシス
テムバスである。図４は、従来のダイレクトマッピング
方式のキャッシュメモリの一構成図である。図において
、６は１ブロックが４ワードからなり複数ブロックで構
成されたデータメモリ、７はＭＰＵ１から入力されたア
ドレスの一部であるＴＡＧアドレスを記憶しておくＴＡ
Ｇメモリ、８はＭＰＵ１からのアドレスのエントリアド
レスをデコードするエントリデコーダ、９はＴＡＧメモ
リ７から読み出された内容とＭＰＵ１から入力されたア
ドレスのＴＡＧアドレス部を比較するコンパレータであ
る。
【０００３】次に動作について説明する。ＭＰＵ１から
のリード動作時、キャッシュメモリ２はＭＰＵ１からの
アドレスを取り込み、エントリデコーダ８でエントリア
ドレスのデコードを行い、データメモリ６の対応するブ
ロック及びＴＡＧメモリ７の対応するエントリを選択す
る。ＴＡＧメモリ７の選択されたエントリの内容はコン
パレータ９に読み出される。コンパレータ９では、ＴＡ
Ｇメモリ７から読み出された内容とＭＰＵ１より入力さ
れたアドレスのＴＡＧアドレス部の比較が行われる。そ
の結果が一致（キャッシュヒット）していると対応する
データメモリ６の１ブロック（４ワード）がＭＰＵ１に
読み出される。
のリード動作時、キャッシュメモリ２はＭＰＵ１からの
アドレスを取り込み、エントリデコーダ８でエントリア
ドレスのデコードを行い、データメモリ６の対応するブ
ロック及びＴＡＧメモリ７の対応するエントリを選択す
る。ＴＡＧメモリ７の選択されたエントリの内容はコン
パレータ９に読み出される。コンパレータ９では、ＴＡ
Ｇメモリ７から読み出された内容とＭＰＵ１より入力さ
れたアドレスのＴＡＧアドレス部の比較が行われる。そ
の結果が一致（キャッシュヒット）していると対応する
データメモリ６の１ブロック（４ワード）がＭＰＵ１に
読み出される。
【０００４】これに対し、コンパレータ９の結果が不一
致（キャッシュミス）であれば、キャッシュメモリ２は
システムバス５のバス権を取り、主メモリ３をアクセス
してＭＰＵ１からの要求のあったデータ及びそれに続く
データをプリフェッチする。ここでは、プリフェッチす
るデータを４ブロックとする。プリフェッチされた４ブ
ロックのデータは対応するデータメモリ６の領域に格納
され、ＭＰＵ１から要求のあったデータの１ブロックを
ＭＰＵ１に返す。この時、格納されるべきデータメモリ
６にすでにデータが存在すれば、そのデータはリプレー
スされる。図４のデータメモリ６の斜線部分がリプレー
スされる。
致（キャッシュミス）であれば、キャッシュメモリ２は
システムバス５のバス権を取り、主メモリ３をアクセス
してＭＰＵ１からの要求のあったデータ及びそれに続く
データをプリフェッチする。ここでは、プリフェッチす
るデータを４ブロックとする。プリフェッチされた４ブ
ロックのデータは対応するデータメモリ６の領域に格納
され、ＭＰＵ１から要求のあったデータの１ブロックを
ＭＰＵ１に返す。この時、格納されるべきデータメモリ
６にすでにデータが存在すれば、そのデータはリプレー
スされる。図４のデータメモリ６の斜線部分がリプレー
スされる。
【０００５】
【発明が解決しようとする課題】このように、従来のキ
ャッシュメモリは以上のように構成されているので、Ｍ
ＰＵからのリード動作に対しキャッシュミスをしたとき
、データメモリに空き領域が無い場合、既に格納されて
いるデータがリプレースされプリフェッチしたデータを
すべてデータメモリに格納していたので、プリフェッチ
するデータ量が多くなればなるほどリプレースされるデ
ータ量が多くなるとともにプリフェッチしたデータが以
後アクセスされなければヒット率が著しく低下するとい
う問題点があった。
ャッシュメモリは以上のように構成されているので、Ｍ
ＰＵからのリード動作に対しキャッシュミスをしたとき
、データメモリに空き領域が無い場合、既に格納されて
いるデータがリプレースされプリフェッチしたデータを
すべてデータメモリに格納していたので、プリフェッチ
するデータ量が多くなればなるほどリプレースされるデ
ータ量が多くなるとともにプリフェッチしたデータが以
後アクセスされなければヒット率が著しく低下するとい
う問題点があった。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、プリフェッチしたデータ（ブロ
ック）のうちＭＰＵからの要求のあったデータ（ブロッ
ク）のみをデータメモリに格納するキャッシュメモリの
制御方式を得ることを目的とする。
ためになされたもので、プリフェッチしたデータ（ブロ
ック）のうちＭＰＵからの要求のあったデータ（ブロッ
ク）のみをデータメモリに格納するキャッシュメモリの
制御方式を得ることを目的とする。
【０００７】
【課題を解決するための手段】第１の発明は、主メモリ
３からプリフェッチしたデータを格納しておくプリフェ
ッチデータバッファ１０と、そのプリフェッチデータバ
ッファ１０に対応して設けられ上記プリフェッチしたデ
ータに対応したアドレスを記憶しておくプリフェッチア
ドレスバッファ１１とを備え、制御手段としてのＭＰＵ
１からのリード動作時に、主メモリ３からのプリフェッ
チしたデータのうちＭＰＵ１から要求のあったデータの
ブロックのみをデータメモリ６に格納し、残りのプリフ
ェッチしたデータのブロックを上記プリフェッチデータ
バッファ１０に格納しておくようにしたものである。第
２の発明は、プリフェッチデータバッファ１０に対応し
て設けられそのプリフェッチデータバッファ１０の内容
が有効であるかどうかを示すプリフェッチデータバリッ
ドビット１２と、ＭＰＵ１から入力されたアドレスと上
記プリフェッチアドレスバッファ１１に記憶されている
内容とを比較するプリフェッチアドレス用コンパレータ
１３と、上記プリフェッチしたデータに対応したアドレ
スを生成するプリフェッチアドレスインクリメンタ１４
と、コンパレータ９と上記プリフェッチアドレス用コン
パレータ１３の結果の論理和をとるＯＲ回路１５とを備
え、上記コンパレータ９もしくは上記プリフェッチアド
レス用コンパレータ１３のうちどちらかで比較結果が一
致すれば、対応する上記データメモリ６のデータあるい
は上記プリフェッチデータバッファ１０のデータをＭＰ
Ｕ１に送るようにしたものである。
３からプリフェッチしたデータを格納しておくプリフェ
ッチデータバッファ１０と、そのプリフェッチデータバ
ッファ１０に対応して設けられ上記プリフェッチしたデ
ータに対応したアドレスを記憶しておくプリフェッチア
ドレスバッファ１１とを備え、制御手段としてのＭＰＵ
１からのリード動作時に、主メモリ３からのプリフェッ
チしたデータのうちＭＰＵ１から要求のあったデータの
ブロックのみをデータメモリ６に格納し、残りのプリフ
ェッチしたデータのブロックを上記プリフェッチデータ
バッファ１０に格納しておくようにしたものである。第
２の発明は、プリフェッチデータバッファ１０に対応し
て設けられそのプリフェッチデータバッファ１０の内容
が有効であるかどうかを示すプリフェッチデータバリッ
ドビット１２と、ＭＰＵ１から入力されたアドレスと上
記プリフェッチアドレスバッファ１１に記憶されている
内容とを比較するプリフェッチアドレス用コンパレータ
１３と、上記プリフェッチしたデータに対応したアドレ
スを生成するプリフェッチアドレスインクリメンタ１４
と、コンパレータ９と上記プリフェッチアドレス用コン
パレータ１３の結果の論理和をとるＯＲ回路１５とを備
え、上記コンパレータ９もしくは上記プリフェッチアド
レス用コンパレータ１３のうちどちらかで比較結果が一
致すれば、対応する上記データメモリ６のデータあるい
は上記プリフェッチデータバッファ１０のデータをＭＰ
Ｕ１に送るようにしたものである。
【０００８】
【作用】第１の発明においては、ＭＰＵ１からのリード
動作時に、主メモリ３からのプリフェッチされたデータ
のうち制御手段としてのＭＰＵ１から要求のあったデー
タのブロックのみがデータメモリ６に格納され、残りの
プリフェッチされたデータのブロックがプリフェッチデ
ータバッファ１０に格納される。第２の発明においては
、コンパレータ９もしくはプリフェッチアドレス用コン
パレータ１３のうちどちらかで比較結果が一致すると、
対応するデータメモリ６のデータあるいはプリフェッチ
バッファ１０のデータがＭＰＵ１に送られる。
動作時に、主メモリ３からのプリフェッチされたデータ
のうち制御手段としてのＭＰＵ１から要求のあったデー
タのブロックのみがデータメモリ６に格納され、残りの
プリフェッチされたデータのブロックがプリフェッチデ
ータバッファ１０に格納される。第２の発明においては
、コンパレータ９もしくはプリフェッチアドレス用コン
パレータ１３のうちどちらかで比較結果が一致すると、
対応するデータメモリ６のデータあるいはプリフェッチ
バッファ１０のデータがＭＰＵ１に送られる。
【０００９】
【実施例】以下、本発明の図について説明する。なお、
図３、図４と同じものは同一の符号を用いて説明を省略
する。図１は、本発明とするところのキャッシュメモリ
の制御方式の構成図で、キャッシュ方式をダイレクトマ
ッピング方式、主記憶更新アルゴリズムをコピーバック
方式で構成している。１０は主メモリ３からプリフェッ
チしたデータを格納しておくプリフェッチデータバッフ
ァ、１１はプリフェッチデータバッファ１０に対応して
設けられ、プリフェッチしたデータに対応したアドレス
を記憶しておくプリフェッチアドレスバッファ、１２は
プリフェッチデータバッファ１０に対応して設けられプ
リフェッチデータバッファ１０の内容が有効であるかど
うかを示すプリフェッチデータバリッドビット（以下Ｐ
ＲＥＶビットと記す）、１３は入力されたアドレスとプ
リフェッチアドレスバッファ１１に記憶されている内容
とを比較するプリフェッチアドレス用コンパレータ（以
下ＰＲＥコンパレータと記す）、１４はプリフェッチデ
ータに対応したアドレスを生成するプリフェッチアドレ
スインクリメンタ（以下ＰＲＥアドレスインクリメンタ
と記す）、１５はコンパレータ９とＰＲＥコンパレータ
１３の結果の論理和をとるＯＲ回路、１６はＯＲ回路１
５の出力でキャッシュメモリ２のヒット／ミスを示すヒ
ット信号である。
図３、図４と同じものは同一の符号を用いて説明を省略
する。図１は、本発明とするところのキャッシュメモリ
の制御方式の構成図で、キャッシュ方式をダイレクトマ
ッピング方式、主記憶更新アルゴリズムをコピーバック
方式で構成している。１０は主メモリ３からプリフェッ
チしたデータを格納しておくプリフェッチデータバッフ
ァ、１１はプリフェッチデータバッファ１０に対応して
設けられ、プリフェッチしたデータに対応したアドレス
を記憶しておくプリフェッチアドレスバッファ、１２は
プリフェッチデータバッファ１０に対応して設けられプ
リフェッチデータバッファ１０の内容が有効であるかど
うかを示すプリフェッチデータバリッドビット（以下Ｐ
ＲＥＶビットと記す）、１３は入力されたアドレスとプ
リフェッチアドレスバッファ１１に記憶されている内容
とを比較するプリフェッチアドレス用コンパレータ（以
下ＰＲＥコンパレータと記す）、１４はプリフェッチデ
ータに対応したアドレスを生成するプリフェッチアドレ
スインクリメンタ（以下ＰＲＥアドレスインクリメンタ
と記す）、１５はコンパレータ９とＰＲＥコンパレータ
１３の結果の論理和をとるＯＲ回路、１６はＯＲ回路１
５の出力でキャッシュメモリ２のヒット／ミスを示すヒ
ット信号である。
【００１０】次に動作について説明する。制御手段とし
てのＭＰＵ１からのリード動作時、キャッシュメモリ２
はＭＰＵ１からのアドレスを取り込み、エントリデコー
ダ８でエントリアドレスのデコードを行い、データメモ
リ６の対応するブロック及びＴＡＧメモリ７の対応する
エントリを選択する。ＴＡＧメモリ７の選択されたエン
トリの内容はコンパレータ９に読み出される。コンパレ
ータ９では、ＴＡＧメモリ７から読み出された内容とＭ
ＰＵ１より入力されたアドレスのＴＡＧアドレス部の比
較が行われる。その結果が一致（キャッシュヒット）し
ていると対応するデータメモリ１の１ブロック（４ワー
ド）がＭＰＵ１に読み出される。
てのＭＰＵ１からのリード動作時、キャッシュメモリ２
はＭＰＵ１からのアドレスを取り込み、エントリデコー
ダ８でエントリアドレスのデコードを行い、データメモ
リ６の対応するブロック及びＴＡＧメモリ７の対応する
エントリを選択する。ＴＡＧメモリ７の選択されたエン
トリの内容はコンパレータ９に読み出される。コンパレ
ータ９では、ＴＡＧメモリ７から読み出された内容とＭ
ＰＵ１より入力されたアドレスのＴＡＧアドレス部の比
較が行われる。その結果が一致（キャッシュヒット）し
ていると対応するデータメモリ１の１ブロック（４ワー
ド）がＭＰＵ１に読み出される。
【００１１】これに対し、コンパレータ９の結果が不一
致（キャッシュミス）であれば、キャッシュメモリ２は
システムバス５のバス権を取り、主メモリ３をアクセス
して、ＭＰＵ１からの要求のあったデータ及びそれに続
くデータをプリフェッチする。ここでは、プリフェッチ
するデータを４ブロックとする。プリフェッチされた４
ブロックのデータのうち、ＭＰＵ１からのアクセスのあ
った１ブロックのみを対応するデータメモリ６の領域に
格納するとともにＭＰＵ１にそのデータを送る。ＭＰＵ
１からアクセスのあったデータに続く残りの３ブロック
のデータはプリフェッチデータバッファ１０に格納する
。つまり、図１のデータメモリ６及びプリフェッチデー
タバッファ１０の斜線部分がリプレースされる。そして
、この時に３ブロックのデータに対応したアドレスをＰ
ＲＥアドレスインクリメンタ１４により生成してプリフ
ェッチアドレスバッファ１１に格納する。
致（キャッシュミス）であれば、キャッシュメモリ２は
システムバス５のバス権を取り、主メモリ３をアクセス
して、ＭＰＵ１からの要求のあったデータ及びそれに続
くデータをプリフェッチする。ここでは、プリフェッチ
するデータを４ブロックとする。プリフェッチされた４
ブロックのデータのうち、ＭＰＵ１からのアクセスのあ
った１ブロックのみを対応するデータメモリ６の領域に
格納するとともにＭＰＵ１にそのデータを送る。ＭＰＵ
１からアクセスのあったデータに続く残りの３ブロック
のデータはプリフェッチデータバッファ１０に格納する
。つまり、図１のデータメモリ６及びプリフェッチデー
タバッファ１０の斜線部分がリプレースされる。そして
、この時に３ブロックのデータに対応したアドレスをＰ
ＲＥアドレスインクリメンタ１４により生成してプリフ
ェッチアドレスバッファ１１に格納する。
【００１２】次に再びＭＰＵ１がリード動作を行うと、
先ほどと同様にエントリデコーダ８で指定されたＴＡＧ
メモリのエントリの内容と入力アドレスのＴＡＧアドレ
ス部がコンパレータ９において比較される。同時に、プ
リフェッチアドレスバッファ１１の内容をそれぞれ読み
出し、ＰＲＥコンパレータ１３で入力されたアドレスと
の比較をそれぞれ行う。この時、ＴＡＧメモリ７の内容
で一致すれば対応するデータメモリ６のデータの１ブロ
ックがＭＰＵ１に返される。又、ＴＡＧメモリ７の内容
では不一致となり、プリフェッチアドレスバッファ１１
の内容で一致し、ＰＲＥＶビットが有効であれば、対応
するプリフェッチデータバッファ１０のデータの１ブロ
ックがＭＰＵ１に送られる。そして、そのデータはデー
タメモリ６の対応する領域にリプレースされ、プリフェ
ッチアドレスバッファ１１に記憶されている対応するＴ
ＡＧアドレスをＴＡＧメモリ７に格納し、ＰＲＥＶビッ
ト１２の対応するビットを無効化する。このように、Ｔ
ＡＧメモリ７の内容を受けて比較を行うコンパレータ９
もしくはプリフェッチアドレスバッファ１１の内容を受
けて比較を行うＰＲＥコンパレータ１３のうち、どちら
かで一致すればＯＲ回路１５を通りキャッシュヒットを
示すヒット信号１６がＭＰＵ１に返される。
先ほどと同様にエントリデコーダ８で指定されたＴＡＧ
メモリのエントリの内容と入力アドレスのＴＡＧアドレ
ス部がコンパレータ９において比較される。同時に、プ
リフェッチアドレスバッファ１１の内容をそれぞれ読み
出し、ＰＲＥコンパレータ１３で入力されたアドレスと
の比較をそれぞれ行う。この時、ＴＡＧメモリ７の内容
で一致すれば対応するデータメモリ６のデータの１ブロ
ックがＭＰＵ１に返される。又、ＴＡＧメモリ７の内容
では不一致となり、プリフェッチアドレスバッファ１１
の内容で一致し、ＰＲＥＶビットが有効であれば、対応
するプリフェッチデータバッファ１０のデータの１ブロ
ックがＭＰＵ１に送られる。そして、そのデータはデー
タメモリ６の対応する領域にリプレースされ、プリフェ
ッチアドレスバッファ１１に記憶されている対応するＴ
ＡＧアドレスをＴＡＧメモリ７に格納し、ＰＲＥＶビッ
ト１２の対応するビットを無効化する。このように、Ｔ
ＡＧメモリ７の内容を受けて比較を行うコンパレータ９
もしくはプリフェッチアドレスバッファ１１の内容を受
けて比較を行うＰＲＥコンパレータ１３のうち、どちら
かで一致すればＯＲ回路１５を通りキャッシュヒットを
示すヒット信号１６がＭＰＵ１に返される。
【００１３】これに対し、コンパレータ９及びＰＲＥコ
ンパレータ１３の全てで不一致であればキャッシュミス
となり、キャッシュミスの動作が繰り返し行われる。こ
の連続するブロックのプリフェッチを行ったときに、Ｐ
ＲＥＶビット１２はプリフェッチデータが有効となるよ
うにセットされる。
ンパレータ１３の全てで不一致であればキャッシュミス
となり、キャッシュミスの動作が繰り返し行われる。こ
の連続するブロックのプリフェッチを行ったときに、Ｐ
ＲＥＶビット１２はプリフェッチデータが有効となるよ
うにセットされる。
【００１４】なお、本実施例ではプリフェッチアドレス
バッファ１１をプリフェッチデータバッファ１０に格納
するブロックに対してフルにバッファリングする構成で
示したが、ＴＡＧアドレス及びエントリアドレスの上位
アドレスとエントリアドレスの下位２ビットに分けて構
成してもよい。その構成例を図２に示す。又、本実施例
ではキャッシュ方式をダイレクトマッピング方式とした
がウエイセットアソシアティブ方式としてもよい。又、
ＭＰＵに代え他の制御手段で制御するものについても本
発明を適用できる。
バッファ１１をプリフェッチデータバッファ１０に格納
するブロックに対してフルにバッファリングする構成で
示したが、ＴＡＧアドレス及びエントリアドレスの上位
アドレスとエントリアドレスの下位２ビットに分けて構
成してもよい。その構成例を図２に示す。又、本実施例
ではキャッシュ方式をダイレクトマッピング方式とした
がウエイセットアソシアティブ方式としてもよい。又、
ＭＰＵに代え他の制御手段で制御するものについても本
発明を適用できる。
【００１５】
【発明の効果】以上のように、本発明の第１の発明のキ
ャッシュメモリの制御方式は、プリフェッチデータバッ
ファ及びプリフェッチアドレスバッファとを備えプリフ
ェッチしたデータ（ブロック）のうち制御手段としての
ＭＰＵからの要求のあったデータ（ブロック）のみをデ
ータメモリに格納できる構成にしたので、リプレースさ
れるデータ量を少なくすることができるとともに、プリ
フェッチしたデータが以後アクセスされなくてもヒット
率の低下が避けられる効果がある。また、第２の発明で
はコンパレータもしくはプリフェッチアドレス用コンパ
レータのうちどちらかで比較結果が一致すれば、対応す
るデータメモリのデータあるいはプリフェッチデータバ
ッファのデータを制御手段に送るように構成したので、
簡単な回路構成で、確実にリプレースされるデータ量を
少なくする効果を得ることができる。
ャッシュメモリの制御方式は、プリフェッチデータバッ
ファ及びプリフェッチアドレスバッファとを備えプリフ
ェッチしたデータ（ブロック）のうち制御手段としての
ＭＰＵからの要求のあったデータ（ブロック）のみをデ
ータメモリに格納できる構成にしたので、リプレースさ
れるデータ量を少なくすることができるとともに、プリ
フェッチしたデータが以後アクセスされなくてもヒット
率の低下が避けられる効果がある。また、第２の発明で
はコンパレータもしくはプリフェッチアドレス用コンパ
レータのうちどちらかで比較結果が一致すれば、対応す
るデータメモリのデータあるいはプリフェッチデータバ
ッファのデータを制御手段に送るように構成したので、
簡単な回路構成で、確実にリプレースされるデータ量を
少なくする効果を得ることができる。
【図１】本発明のキャッシュメモリの制御方式の一構成
例を示す図である。
例を示す図である。
【図２】本発明の一部であるプリフェッチアドレスバッ
ファ１１及びＰＲＥコンパレータ１３の他の構成例を示
す図である。
ファ１１及びＰＲＥコンパレータ１３の他の構成例を示
す図である。
【図３】キャッシュメモリを用いたシステム一構成例を
示す図である。
示す図である。
【図４】従来のキャッシュメモリの一構成図である。
【符号の説明】
１ ＭＰＵ
２ キャッシュメモリ
３ 主メモリ
６ データメモリ
７ ＴＡＧメモリ
８ エントリデコーダ
９ コンパレータ
１０ プリフェッチデータバッファ
１１ プリフェッチアドレスバッファ１２ プリフ
ェッチデータバリッドビット（ＰＲＥＶビット） １３ プリフェッチアドレス用コンパレータ（ＰＲＥ
コンパレータ） １４ プリフェッチアドレスインクリメンタ（ＰＲＥ
アドレスインクリメンタ） １５ ＯＲ回路
ェッチデータバリッドビット（ＰＲＥＶビット） １３ プリフェッチアドレス用コンパレータ（ＰＲＥ
コンパレータ） １４ プリフェッチアドレスインクリメンタ（ＰＲＥ
アドレスインクリメンタ） １５ ＯＲ回路
Claims (2)
- 【請求項１】 ＭＰＵ等の制御手段からのアドレスを
取込んで、エントリアドレスのデコードを行うエントリ
デコーダと、上記制御手段から入力されたアドレスの一
部であるＴＡＧアドレスを記憶しておくＴＡＧメモリと
、このＴＡＧメモリから読出された内容と上記制御手段
より入力されるＴＡＧアドレスとを比較するコンパレー
タと、主メモリのデータをプリフェッチして記憶してお
く複数のブロックからなるデータメモリとを備えたキャ
ッシュメモリにおいて、主メモリからプリフェッチした
データを格納しておくプリフェッチデータバッファと、
このプリフェッチデータバッファに対応して設けられ上
記プリフェッチしたデータに対応したアドレスを記憶し
ておくプリフェッチアドレスバッファとを備え、上記制
御手段からのリード動作時に、主メモリからプリフェッ
チしたデータのうちＭＰＵから要求のあったデータのブ
ロックのみを上記データメモリに格納し、残りのプリフ
ェッチしたデータのブロックを上記プリフェッチデータ
バッファに格納しておくようにしたことを特徴とするキ
ャッシュメモリの制御方式。 - 【請求項２】 上記プリフェッチデータバッファに対
応して設けられそのプリフェッチデータバッファの内容
が有効であるかどうかを示すプリフェッチデータバリッ
ドビットと、上記制御手段から入力されたアドレスと上
記プリフェッチアドレスバッファに記憶されている内容
とを比較するプリフェッチアドレス用コンパレータと、
上記プリフェッチしたデータに対応したアドレスを生成
するプリフェッチアドレスインクリメンタと、上記コン
パレータと上記プリフェッチアドレス用コンパレータの
結果の論理和をとるＯＲ回路とを備え、上記コンパレー
タもしくは上記プリフェッチアドレス用コンパレータの
うちどちらかで比較結果が一致すれば、対応する上記デ
ータメモリのデータあるいは上記プリフェッチデータバ
ッファのデータを上記制御手段に送るようにしたことを
特徴とする請求項１のキャッシュメモリの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171673A JPH04369061A (ja) | 1991-06-17 | 1991-06-17 | キャッシュメモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171673A JPH04369061A (ja) | 1991-06-17 | 1991-06-17 | キャッシュメモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369061A true JPH04369061A (ja) | 1992-12-21 |
Family
ID=15927576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171673A Pending JPH04369061A (ja) | 1991-06-17 | 1991-06-17 | キャッシュメモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369061A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07121443A (ja) * | 1993-10-01 | 1995-05-12 | Internatl Business Mach Corp <Ibm> | 情報処理システム及びその動作方法 |
| JPH0895855A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 演算処理システムに用いられるプリフェッチバッファ装置 |
| US5623615A (en) * | 1994-08-04 | 1997-04-22 | International Business Machines Corporation | Circuit and method for reducing prefetch cycles on microprocessors |
| JP2001109663A (ja) * | 1999-10-06 | 2001-04-20 | Alps Electric Co Ltd | ディスク制御システムおよびその制御方法 |
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1991
- 1991-06-17 JP JP3171673A patent/JPH04369061A/ja active Pending
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