JPS63201850A - オンチツプキヤツシユメモリ - Google Patents
オンチツプキヤツシユメモリInfo
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- JPS63201850A JPS63201850A JP62035023A JP3502387A JPS63201850A JP S63201850 A JPS63201850 A JP S63201850A JP 62035023 A JP62035023 A JP 62035023A JP 3502387 A JP3502387 A JP 3502387A JP S63201850 A JPS63201850 A JP S63201850A
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- JP
- Japan
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- cache memory
- sets
- data
- memory
- bits
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- 230000015654 memory Effects 0.000 title claims abstract description 92
- 238000000034 method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はキャッシュメモリをチップに内蔵したマイクロ
プロセッサなどに利用できるオンチップキャッシュメモ
リに関するものである。
プロセッサなどに利用できるオンチップキャッシュメモ
リに関するものである。
従来の技術
２へ一／
従来のマイクロプロセッサに内蔵されたキャッシュメモ
リはほとんどの場合、論理アドレスによってのみアクセ
ス可能々キャッシュメモリである。
リはほとんどの場合、論理アドレスによってのみアクセ
ス可能々キャッシュメモリである。
これは、半導体技術の進展に伴い、仮想記憶をサポート
するために論理アドレスを物理アドレスに高速に変換す
るアドレス変換装置やメモリ管理機構がマイクロプロセ
ッサに内蔵されてくると、物理アドレスによってのみア
クセス可能なキャッシュメモリも内蔵されることになる
。このような状況では、当初、マツクロプロセッサに内
蔵されるキャッシュメモリでは、それほど大容量のもの
は内蔵でき々いためにキャッシュメモリのヒント率がそ
れほど高くならない。ヒント率が低い場合には、マイク
ロプロセッサはキャッシュメモリがミスヒツトする度に
外部の主記憶装置に必要とするデータもしくは命令をア
クセスするために頻繁に外部バスを使用する。このこと
は、マイクロプロセッサが外部バスを占有することが多
いためにマイクロプロセッサの性能を著しく低下させる
ことになる。
するために論理アドレスを物理アドレスに高速に変換す
るアドレス変換装置やメモリ管理機構がマイクロプロセ
ッサに内蔵されてくると、物理アドレスによってのみア
クセス可能なキャッシュメモリも内蔵されることになる
。このような状況では、当初、マツクロプロセッサに内
蔵されるキャッシュメモリでは、それほど大容量のもの
は内蔵でき々いためにキャッシュメモリのヒント率がそ
れほど高くならない。ヒント率が低い場合には、マイク
ロプロセッサはキャッシュメモリがミスヒツトする度に
外部の主記憶装置に必要とするデータもしくは命令をア
クセスするために頻繁に外部バスを使用する。このこと
は、マイクロプロセッサが外部バスを占有することが多
いためにマイクロプロセッサの性能を著しく低下させる
ことになる。
３・＼−／
発明が解決しようとする問題点
上記のようにマイクロプロセッサに内蔵されるキャッシ
ュメモリは物理アドレスによってのみアクセス可能なキ
ャッシュメモリか論理アドレスによってのみアクセス可
能なキャッシュメモリのいずれかであり集積度の点から
そのメモリの容量も固定された状態でオンチップ化され
ていた。キャッシュメモリの容量を増加させることはキ
ャッシュメモリのヒント率を向上させることになシ、そ
れによって、マイクロプロセッサの処理能力を大幅に向
上させることができるが、マイクロプロセッサにキャッ
シュメモリを内蔵する場合、キャッシュメモリの記憶容
量はチップ面積の関係から、論理アドレスによってのみ
アクセス可能なキャッシュメモリ（例えば、命令キャッ
シュメモリ）および物理アドレスによってのみアクセス
可能なキャッシュメモリ（例えば、データキャッシュメ
モリ）の両方をオンチップ化することは難しく、マイク
ロプロセッサの処理能力を大幅に向上させることができ
なかった。
ュメモリは物理アドレスによってのみアクセス可能なキ
ャッシュメモリか論理アドレスによってのみアクセス可
能なキャッシュメモリのいずれかであり集積度の点から
そのメモリの容量も固定された状態でオンチップ化され
ていた。キャッシュメモリの容量を増加させることはキ
ャッシュメモリのヒント率を向上させることになシ、そ
れによって、マイクロプロセッサの処理能力を大幅に向
上させることができるが、マイクロプロセッサにキャッ
シュメモリを内蔵する場合、キャッシュメモリの記憶容
量はチップ面積の関係から、論理アドレスによってのみ
アクセス可能なキャッシュメモリ（例えば、命令キャッ
シュメモリ）および物理アドレスによってのみアクセス
可能なキャッシュメモリ（例えば、データキャッシュメ
モリ）の両方をオンチップ化することは難しく、マイク
ロプロセッサの処理能力を大幅に向上させることができ
なかった。
本発明はかかる問題点を解決すべく鑑みてなされたもの
で、複数個のセット数を持つキャッシュメモリにおいて
、適当なメモリ容量の物理アドレスおよび論理アドレス
のどちらのアドレスからもアクセス可能なキャッシュメ
モリのセットを少なくとも１個以上持ち、各セットによ
って、物理アドレスによるアクセス可能なセットか論理
アドレスによるアクセス可能なセットかを切り替えるこ
とによりキャッシュメモリのヒツト率を高めてマイクロ
プロセッサの処理能力を大幅に向上させることができる
オンチップキャッシュメモリを提供本発明は上記問題点
を解決するために、複数個のセット数をもつキャッシュ
メモリにおいて、少なくとも１セット以上の論理アドレ
スによりアクセス可能なキャッシュメモリと少なくとも
１セット以上の物理アドレスによりアクセス可能なキャ
ッシュメモリとが存在し、各セット毎に論理アドレスに
よりアクセス可能なキャッシュメモリとす５′Ｎ−ン るかもしくは物理アドレスによりアクセス可能なキャッ
シュメモリとするかを切シ替えることが可能なキャッシ
ュメモリをチップに内蔵したことを特徴とするオンチッ
プキャッシュメモリでＪ５゜作用 本発明は上記の構成によυマイクロプロセッサがオンチ
ップキャッシュメモリの各セットを実行するプロセスに
応じて有効に命令キャッシュメモリおよびデータキャッ
シュメモリに切り替えることによりキャソシュメモリの
ヒツト率を高めてマイクロプロセッサの処理能力の向上
をはかることができる。
で、複数個のセット数を持つキャッシュメモリにおいて
、適当なメモリ容量の物理アドレスおよび論理アドレス
のどちらのアドレスからもアクセス可能なキャッシュメ
モリのセットを少なくとも１個以上持ち、各セットによ
って、物理アドレスによるアクセス可能なセットか論理
アドレスによるアクセス可能なセットかを切り替えるこ
とによりキャッシュメモリのヒツト率を高めてマイクロ
プロセッサの処理能力を大幅に向上させることができる
オンチップキャッシュメモリを提供本発明は上記問題点
を解決するために、複数個のセット数をもつキャッシュ
メモリにおいて、少なくとも１セット以上の論理アドレ
スによりアクセス可能なキャッシュメモリと少なくとも
１セット以上の物理アドレスによりアクセス可能なキャ
ッシュメモリとが存在し、各セット毎に論理アドレスに
よりアクセス可能なキャッシュメモリとす５′Ｎ−ン るかもしくは物理アドレスによりアクセス可能なキャッ
シュメモリとするかを切シ替えることが可能なキャッシ
ュメモリをチップに内蔵したことを特徴とするオンチッ
プキャッシュメモリでＪ５゜作用 本発明は上記の構成によυマイクロプロセッサがオンチ
ップキャッシュメモリの各セットを実行するプロセスに
応じて有効に命令キャッシュメモリおよびデータキャッ
シュメモリに切り替えることによりキャソシュメモリの
ヒツト率を高めてマイクロプロセッサの処理能力の向上
をはかることができる。
実施例
第１図は本発明の一実施例を示す構成図である。
キャッシュメモリの構成方法に関しては日経エレクトロ
ニクス１９８６年１月１３日号、ｎｏ８８６゜１）Ｉ）
２０４−２０７．「各種のキャッシュ構成法」に述べら
れているように、マイクロプロセッサが複数個のセット
を持つセソトアソシアティプ方式のキャッシュメモリを
採用しているものとする。このセットアン６ヘ一／゛ シアティブ方式のキャッシュメモリでは、例えば、セッ
ト当たり６４エントリとすると、１ ．２，３，４゜５
は各々ｍビットのタグ情報を記憶するための６４工ント
リ×ｍビットのメモリアレイを有するタグ情報記憶部、
６，７，８，９．１０は読み出されたタグ情報と論理ア
ドレスとを比較するためのｍビットの比較器、１１．１
２，１３，１４．１５は読み出されたタグ情報と物理ア
ドレスとを比較するだめのｍビットの比較器、１６は（
ｎ−ｍ）ビットの論理アドレスをデコードするためのデ
コーダ、１７は（ｎ−ｍ）ビットの物理アドレスをデコ
ードするだめのデコーダ、１ａ。
ニクス１９８６年１月１３日号、ｎｏ８８６゜１）Ｉ）
２０４−２０７．「各種のキャッシュ構成法」に述べら
れているように、マイクロプロセッサが複数個のセット
を持つセソトアソシアティプ方式のキャッシュメモリを
採用しているものとする。このセットアン６ヘ一／゛ シアティブ方式のキャッシュメモリでは、例えば、セッ
ト当たり６４エントリとすると、１ ．２，３，４゜５
は各々ｍビットのタグ情報を記憶するための６４工ント
リ×ｍビットのメモリアレイを有するタグ情報記憶部、
６，７，８，９．１０は読み出されたタグ情報と論理ア
ドレスとを比較するためのｍビットの比較器、１１．１
２，１３，１４．１５は読み出されたタグ情報と物理ア
ドレスとを比較するだめのｍビットの比較器、１６は（
ｎ−ｍ）ビットの論理アドレスをデコードするためのデ
コーダ、１７は（ｎ−ｍ）ビットの物理アドレスをデコ
ードするだめのデコーダ、１ａ。
２ａ 、３Ｎ 、４ａ、、５１Ｌはタグ情報記憶部１．
２，３，４゜５に対応したデータあるいは命令を記憶す
る情報記憶部であり、この情報記憶部とタグ情報記憶部
がペアとなっ゛てセットを構成している。２６，２７，
２８，２９゜３ｏは選択された情報を命令バスに読み出
すだめのセレクタとセットに記憶している内容を置換す
るだめの置換制御回路、３１．３２，３３，３４．３５
はメモリアレイで選択された情報をデータバスに読み出
すだめのセレクタとセットに記憶している内容を置換す
るだめの置７ Ａ−／ 換制御回路、３６は（ｎ−ｍ）ビットの論理アドレスを
デコードするだめのデコーダ、３７は（ｎ−ｍ）ビット
の物理アドレスをデコードするためのデコーダである。
２，３，４゜５に対応したデータあるいは命令を記憶す
る情報記憶部であり、この情報記憶部とタグ情報記憶部
がペアとなっ゛てセットを構成している。２６，２７，
２８，２９゜３ｏは選択された情報を命令バスに読み出
すだめのセレクタとセットに記憶している内容を置換す
るだめの置換制御回路、３１．３２，３３，３４．３５
はメモリアレイで選択された情報をデータバスに読み出
すだめのセレクタとセットに記憶している内容を置換す
るだめの置７ Ａ−／ 換制御回路、３６は（ｎ−ｍ）ビットの論理アドレスを
デコードするだめのデコーダ、３７は（ｎ−ｍ）ビット
の物理アドレスをデコードするためのデコーダである。
ここで例えば、セラ）１，２．３にはデータがキャッシ
ュされておシ、セット４，６には命令がキャッシュされ
ており、それぞれのセットがすべて有効な情報を記憶し
ているとする。この場合、データは物理アドレスにより
アクセスされるキャッシュメモリに記憶されており、命
令は論理アドレスによりアクセスされるキャッシュメモ
リに記憶されていることを意味している。
ュされておシ、セット４，６には命令がキャッシュされ
ており、それぞれのセットがすべて有効な情報を記憶し
ているとする。この場合、データは物理アドレスにより
アクセスされるキャッシュメモリに記憶されており、命
令は論理アドレスによりアクセスされるキャッシュメモ
リに記憶されていることを意味している。
１ずｎビットの論理アドレスのうちの（ｎ−ｍ）ピント
がデコーダ１６に入力されて選択されたエントリをアク
セスする。選択されたエントリでは記憶しているｍビッ
トの情報を比較器６，７，８，９．１０で論理アドレス
のｍビットと比較動作が行なわれて、その比較結果Ｒ６
，Ｒ７，Ｒ８，Ｒ９，Ｒ１０を出力する。一方、デコー
ダ３６も同時に（ｎ−ｍ）ビットの論理アドレスが入力
されて選択されたエントリをアクセスする。
がデコーダ１６に入力されて選択されたエントリをアク
セスする。選択されたエントリでは記憶しているｍビッ
トの情報を比較器６，７，８，９．１０で論理アドレス
のｍビットと比較動作が行なわれて、その比較結果Ｒ６
，Ｒ７，Ｒ８，Ｒ９，Ｒ１０を出力する。一方、デコー
ダ３６も同時に（ｎ−ｍ）ビットの論理アドレスが入力
されて選択されたエントリをアクセスする。
選択されたエントリでは記憶している情報の読み出しが
行なわれる。この場合、セレクタ２６，２７．２８゜２
９．３０に送られてくる比較結果に応じてセット１から
セット６のうち、キャッシュに記憶されているｍビット
タグ情報と論理アドレスのｍビットが一致しているセッ
トの情報が選択出力される。
行なわれる。この場合、セレクタ２６，２７．２８゜２
９．３０に送られてくる比較結果に応じてセット１から
セット６のうち、キャッシュに記憶されているｍビット
タグ情報と論理アドレスのｍビットが一致しているセッ
トの情報が選択出力される。
また各セットの記憶情報を置換するだめのアルゴリズム
は最も新しく使用してい々いセットから順番に置換して
いくリーストリセットリュースト（ＬｅａｓｔＲｅｃｅ
ｎｔｌｙ Ｕｓｅｄ ）方式（略してＬＲＵ ）が一般
的である。セレクタおよび置換制御回路２６゜２７．２
Ｂ、２９，３０，３１．３２，３３゜３４．３５は比較
結果Ｒ１、Ｒ２，Ｒ３，Ｒ４゜Ｒ５，Ｒ６，Ｒ７，Ｒ８
，Ｒ９，Ｒ１０によって最も新しく使用していないセッ
トを指定する。そして、キャッシュメモリにミスヒツト
した場合に、最も新しく使用していないセットの記憶し
ている内容を必要な情報に更新する。この時、更新され
るセットが以前は命令キャッシュメモリとして動作して
いたものが、今度はデータキャッシュメモ９へ−７ りとして動作することになるような場合もありうる。ま
た、当然この逆もあり得る。
は最も新しく使用してい々いセットから順番に置換して
いくリーストリセットリュースト（ＬｅａｓｔＲｅｃｅ
ｎｔｌｙ Ｕｓｅｄ ）方式（略してＬＲＵ ）が一般
的である。セレクタおよび置換制御回路２６゜２７．２
Ｂ、２９，３０，３１．３２，３３゜３４．３５は比較
結果Ｒ１、Ｒ２，Ｒ３，Ｒ４゜Ｒ５，Ｒ６，Ｒ７，Ｒ８
，Ｒ９，Ｒ１０によって最も新しく使用していないセッ
トを指定する。そして、キャッシュメモリにミスヒツト
した場合に、最も新しく使用していないセットの記憶し
ている内容を必要な情報に更新する。この時、更新され
るセットが以前は命令キャッシュメモリとして動作して
いたものが、今度はデータキャッシュメモ９へ−７ りとして動作することになるような場合もありうる。ま
た、当然この逆もあり得る。
実行しているプロセスによってキャッシュメモリの構成
で命令とデータのセット数の割合が異なってくる。例え
ば、データキャッシュメモリを大量に使用するプロセス
を実行する場合は、１セツトを命令キャッシュメモリと
して使用して、残りの４セツトを順番にデータキャッシ
ュメモリとして使用することで、キャッシュメモリの使
用効率をあげて命令キャッシュおよびデータキャッシュ
の両方のヒツト率を上げることができる。すなわち、実
行しているプロセスに応じた最適々キャッシュメモリの
構成（命令キャッシュメモリのセット数とデータキャッ
シュメモリのセット数の最適化）が実現できる。
で命令とデータのセット数の割合が異なってくる。例え
ば、データキャッシュメモリを大量に使用するプロセス
を実行する場合は、１セツトを命令キャッシュメモリと
して使用して、残りの４セツトを順番にデータキャッシ
ュメモリとして使用することで、キャッシュメモリの使
用効率をあげて命令キャッシュおよびデータキャッシュ
の両方のヒツト率を上げることができる。すなわち、実
行しているプロセスに応じた最適々キャッシュメモリの
構成（命令キャッシュメモリのセット数とデータキャッ
シュメモリのセット数の最適化）が実現できる。
第１図の場合では、命令キャッシュメモリとデータキャ
ッシュメモリのセット数は次の４通りの組み合わせが可
能である。
ッシュメモリのセット数は次の４通りの組み合わせが可
能である。
命令キャッシュ データキャッシュ
１ ４セット １セット
１ｏヘーン
２ ３セツト ２セツト
３ ２セツト ３セット
４ １セツト ４セツト
第２図は他の実施例を示す構成図である。第２図では２
セットを命令キャッシュメモリとして固定し、２セツト
をデータキャッシュメモリとして固定し、１セットを命
令キャッシュメモリおよびデータキャッシュメモリとし
て使用可能な場合の構成を示している。
セットを命令キャッシュメモリとして固定し、２セツト
をデータキャッシュメモリとして固定し、１セットを命
令キャッシュメモリおよびデータキャッシュメモリとし
て使用可能な場合の構成を示している。
４１．４２，４３，４４．４５は各セット毎のエントリ
に対するタグ情報記憶部４６，４７．４８は記憶してい
るｍビットのタグ情報とｎビットの論理アドレスのうち
のｍビットを比較する比較器、５３．６４．５５は記憶
しているタグ情報と物理アドレスを比較する比較器、５
６はｎビットの論理アドレスのうちの（ｎ−ｍ）ビ、７
）によってデコードするデコーダ、５７は同様に（ｎ−
ｍ）ビットの物理アドレスでデコードするデコーダ、４
１ ａ 、４２ａ 、４３ａ 、４４ａ 、４５１Ｌは
各セット毎の記憶情報を格納するだめの情報記憶部、１
１べ−７ ６６，６７，６８は記憶している情報を命令バスへ転送
するだめのセレクタ、了３，７４．７５は記憶している
情報をデータバスへ転送するだめのセレクタである。
に対するタグ情報記憶部４６，４７．４８は記憶してい
るｍビットのタグ情報とｎビットの論理アドレスのうち
のｍビットを比較する比較器、５３．６４．５５は記憶
しているタグ情報と物理アドレスを比較する比較器、５
６はｎビットの論理アドレスのうちの（ｎ−ｍ）ビ、７
）によってデコードするデコーダ、５７は同様に（ｎ−
ｍ）ビットの物理アドレスでデコードするデコーダ、４
１ ａ 、４２ａ 、４３ａ 、４４ａ 、４５１Ｌは
各セット毎の記憶情報を格納するだめの情報記憶部、１
１べ−７ ６６，６７，６８は記憶している情報を命令バスへ転送
するだめのセレクタ、了３，７４．７５は記憶している
情報をデータバスへ転送するだめのセレクタである。
ここで、第３セツト（ダグ情報記憶部４３と情報記憶部
４３＆で構成されるセット）を命令キャッシュメモリと
して使用するかデータキャッシュメモリとして使用する
かは置換制御回路に基づいて決定される。例えば、命令
キャッシュメモリの３セツトのうちで第３セツトが最も
最近アクセスされていないとし、データキャッシュメモ
リの３セツトのうちで第３セツトが最も最近アクセスさ
れていないとすると、第３セツトが記憶しているデータ
を置換するための第１の候補になる。
４３＆で構成されるセット）を命令キャッシュメモリと
して使用するかデータキャッシュメモリとして使用する
かは置換制御回路に基づいて決定される。例えば、命令
キャッシュメモリの３セツトのうちで第３セツトが最も
最近アクセスされていないとし、データキャッシュメモ
リの３セツトのうちで第３セツトが最も最近アクセスさ
れていないとすると、第３セツトが記憶しているデータ
を置換するための第１の候補になる。
論理アドレスを用いてアクセス可能なキャッシュメモリ
（命令キャッシュメモリ）を２セツト、物理アドレスを
用いてアクセス可能なキャッシュメモリ（データキャッ
シュメモリ）を３セツトとした場合に、同じ記憶容量で
は一般的に命令キャッシュメモリの方がデータキャッシ
ュメモリよシヒット率が高い場合が多いが、ここでは、
データキャッシュメモリの方が１セット余分に持ってい
るためにデータキャッシュメモリのヒツト率を高くする
ことが可能である。
（命令キャッシュメモリ）を２セツト、物理アドレスを
用いてアクセス可能なキャッシュメモリ（データキャッ
シュメモリ）を３セツトとした場合に、同じ記憶容量で
は一般的に命令キャッシュメモリの方がデータキャッシ
ュメモリよシヒット率が高い場合が多いが、ここでは、
データキャッシュメモリの方が１セット余分に持ってい
るためにデータキャッシュメモリのヒツト率を高くする
ことが可能である。
発明の効果
本発明によれば、チップ内に内蔵するキャッシュメモリ
の記憶容量が十分に大きくない場合でもある程度以上の
ヒツト率を得ることができる。また、実行しているプロ
セスに応じて命令キャシュメモリの容量とデータキャッ
シュメモリの容量を可変にできることにより、実行して
いるプロセスに適したキャッシュメモリの容量を構成す
ることができる。
の記憶容量が十分に大きくない場合でもある程度以上の
ヒツト率を得ることができる。また、実行しているプロ
セスに応じて命令キャシュメモリの容量とデータキャッ
シュメモリの容量を可変にできることにより、実行して
いるプロセスに適したキャッシュメモリの容量を構成す
ることができる。
゛第１図は本発明の構成の一実施例を示すブロック図、
第２図は本発明の構成の他の実施例を示すブロック図で
ある。 １〜６・・・・・・タグ情報記憶部、１ａ〜５ａ・・・
・・・情報記憶部、６〜１５・・・・・・比較器、２６
〜３６・・・・・・セレクトと置換制御回路、Ｒ１−Ｒ
１０・・・・・・比較１３ヘーン 結果。
第２図は本発明の構成の他の実施例を示すブロック図で
ある。 １〜６・・・・・・タグ情報記憶部、１ａ〜５ａ・・・
・・・情報記憶部、６〜１５・・・・・・比較器、２６
〜３６・・・・・・セレクトと置換制御回路、Ｒ１−Ｒ
１０・・・・・・比較１３ヘーン 結果。
Claims (1)
- 複数個のセット数をもつキャッシュメモリにおいて、少
なくとも１セット以上の論理アドレスによりアクセス可
能なキャッシュメモリと少なくとも１セット以上の物理
アドレスによりアクセス可能なキャッシュメモリとが存
在し、各セット毎に論理アドレスによりアクセス可能な
キャッシュメモリとするかもしくは物理アドレスにより
アクセス可能なキャッシュメモリとするかを切り替える
ことが可能なキャッシュメモリをチップに内蔵したこと
を特徴とするオンチップキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035023A JPS63201850A (ja) | 1987-02-18 | 1987-02-18 | オンチツプキヤツシユメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035023A JPS63201850A (ja) | 1987-02-18 | 1987-02-18 | オンチツプキヤツシユメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201850A true JPS63201850A (ja) | 1988-08-19 |
Family
ID=12430459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62035023A Pending JPS63201850A (ja) | 1987-02-18 | 1987-02-18 | オンチツプキヤツシユメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201850A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233537A (ja) * | 1988-03-15 | 1989-09-19 | Toshiba Corp | キャッシュメモリを備えた情報処理装置 |
| JPH0281241A (ja) * | 1988-09-19 | 1990-03-22 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH05127994A (ja) * | 1991-10-11 | 1993-05-25 | Internatl Business Mach Corp <Ibm> | キヤツシユ・メモリを備えたデータ処理システムのシステム・メモリのテスト方法及びキヤツシユ・メモリを備えたデータ処理システム |
| JPH07311713A (ja) * | 1994-05-12 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 階層キャッシュ・システム及びバッファリング・システム |
| JPH07319766A (ja) * | 1994-05-19 | 1995-12-08 | Internatl Business Mach Corp <Ibm> | Ｌ２キャッシュ内容モード変更システムおよび方法 |
-
1987
- 1987-02-18 JP JP62035023A patent/JPS63201850A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233537A (ja) * | 1988-03-15 | 1989-09-19 | Toshiba Corp | キャッシュメモリを備えた情報処理装置 |
| JPH0281241A (ja) * | 1988-09-19 | 1990-03-22 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH05127994A (ja) * | 1991-10-11 | 1993-05-25 | Internatl Business Mach Corp <Ibm> | キヤツシユ・メモリを備えたデータ処理システムのシステム・メモリのテスト方法及びキヤツシユ・メモリを備えたデータ処理システム |
| JPH07311713A (ja) * | 1994-05-12 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 階層キャッシュ・システム及びバッファリング・システム |
| JPH07319766A (ja) * | 1994-05-19 | 1995-12-08 | Internatl Business Mach Corp <Ibm> | Ｌ２キャッシュ内容モード変更システムおよび方法 |
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