JPH10340226A - 連想記憶方式のキャッシュメモリ - Google Patents
連想記憶方式のキャッシュメモリInfo
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- JPH10340226A JPH10340226A JP9150796A JP15079697A JPH10340226A JP H10340226 A JPH10340226 A JP H10340226A JP 9150796 A JP9150796 A JP 9150796A JP 15079697 A JP15079697 A JP 15079697A JP H10340226 A JPH10340226 A JP H10340226A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2212/10—Providing a specific technical effect
- G06F2212/1028—Power efficiency
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 ヒット率を低下させることなく、マイクロプ
ロセッサの消費電力を削減する。 【解決手段】 エントリアドレス１４をデコードするデ
コーダ１と、各ウェイに共通なアドレスタグの上位のビ
ットを記憶して各ウェイに１つだけ設けられる第１のタ
グメモリ２と、各ウェイ毎に個別なアドレスタグの下位
のビットを記憶している第２のタグメモリ３ａ，３ｂ
と、第１のタグメモリ２と第２のタグメモリ３ａ，３ｂ
の各ビットの合成されたアドレスにより指示されるデー
タを記憶しているデータメモリ５ａ，５ｂと、アドレス
タグ１２と第１のタグメモリ２の内容を比較するコンパ
レータ６と、アドレスタグ１３と第２のタグメモリ３
ａ，３ｂの内容を比較するコンパレータ７ａ，７ｂと、
コンパレータ６，７ａ，７ｂから送られるヒット信号に
よりデータメモリ３からのデータを選択して出力するウ
ェイセレクタ９とを備えている。
ロセッサの消費電力を削減する。 【解決手段】 エントリアドレス１４をデコードするデ
コーダ１と、各ウェイに共通なアドレスタグの上位のビ
ットを記憶して各ウェイに１つだけ設けられる第１のタ
グメモリ２と、各ウェイ毎に個別なアドレスタグの下位
のビットを記憶している第２のタグメモリ３ａ，３ｂ
と、第１のタグメモリ２と第２のタグメモリ３ａ，３ｂ
の各ビットの合成されたアドレスにより指示されるデー
タを記憶しているデータメモリ５ａ，５ｂと、アドレス
タグ１２と第１のタグメモリ２の内容を比較するコンパ
レータ６と、アドレスタグ１３と第２のタグメモリ３
ａ，３ｂの内容を比較するコンパレータ７ａ，７ｂと、
コンパレータ６，７ａ，７ｂから送られるヒット信号に
よりデータメモリ３からのデータを選択して出力するウ
ェイセレクタ９とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、連想記憶方式のキ
ャッシュメモリに関し、特に、データ処理装置からアク
セスされる主メモリのデータの一部を保持するデータメ
モリと、データメモリに保持されたデータの主メモリに
おけるアドレスに対応するアドレスタグを保持するタグ
メモリとを備え、データ処理装置が示すアドレスと、タ
グメモリの記憶内容とを比較して両者が一致したとき、
該アドレスタグに対応したデータメモリのデータをデー
タ処理装置に出力する複数ｎウェイの連想記憶方式のキ
ャッシュメモリに関する。
ャッシュメモリに関し、特に、データ処理装置からアク
セスされる主メモリのデータの一部を保持するデータメ
モリと、データメモリに保持されたデータの主メモリに
おけるアドレスに対応するアドレスタグを保持するタグ
メモリとを備え、データ処理装置が示すアドレスと、タ
グメモリの記憶内容とを比較して両者が一致したとき、
該アドレスタグに対応したデータメモリのデータをデー
タ処理装置に出力する複数ｎウェイの連想記憶方式のキ
ャッシュメモリに関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高性能化に
伴い、マイクロプロセッサの性能に最も影響を及ぼすメ
モリアクセスを高速化するために、１チップ上にキャッ
シュメモリ等の高速な連想メモリを載せる傾向が強くな
り、連想メモリの容量が増大して１チップの面積の大半
を連想メモリが占めるようになってきた。そのために、
連想メモリの性能、面積及び消費電力がマイクロプロセ
ッサの性能、面積及び消費電力に大きく影響してきた。
伴い、マイクロプロセッサの性能に最も影響を及ぼすメ
モリアクセスを高速化するために、１チップ上にキャッ
シュメモリ等の高速な連想メモリを載せる傾向が強くな
り、連想メモリの容量が増大して１チップの面積の大半
を連想メモリが占めるようになってきた。そのために、
連想メモリの性能、面積及び消費電力がマイクロプロセ
ッサの性能、面積及び消費電力に大きく影響してきた。
【０００３】近年のマイクロプロセッサに用いられるキ
ャッシュメモリでは、例えばデータメモリの３２ビット
に対してタグビットが２０ビットというように、タグメ
モリのビット幅が広くなり、連想メモリの全メモリセル
中にタグメモリセルの占める割合が高くなっている。さ
らに、キャッシュメモリは、データを高速に読み出し、
書き込みするばかりでなく、データがメモリに記憶され
ているか否かの判断も高速に処理しなければならないの
で、ビット幅の広いタグメモリの全ビットを同時に読み
出し、書き込み、あるいはメモリ内容の比較等を行なう
必要がある。そのために必要なタグメモリの消費電力が
大きくなり、従って連想メモリの消費電力、ひいてはマ
イクロプロセッサの消費電力の増大を招いている。
ャッシュメモリでは、例えばデータメモリの３２ビット
に対してタグビットが２０ビットというように、タグメ
モリのビット幅が広くなり、連想メモリの全メモリセル
中にタグメモリセルの占める割合が高くなっている。さ
らに、キャッシュメモリは、データを高速に読み出し、
書き込みするばかりでなく、データがメモリに記憶され
ているか否かの判断も高速に処理しなければならないの
で、ビット幅の広いタグメモリの全ビットを同時に読み
出し、書き込み、あるいはメモリ内容の比較等を行なう
必要がある。そのために必要なタグメモリの消費電力が
大きくなり、従って連想メモリの消費電力、ひいてはマ
イクロプロセッサの消費電力の増大を招いている。
【０００４】特に、１エントリにつきｎ個のタグメモリ
を備える従来のｎウェイセットアソシアティブ方式のキ
ャッシュメモリにおいては、アドレスタグのビット幅を
Ｗビットとすると、１つのデータアクセスにつき、Ｗ＊
ｎビットのタグメモリのメモリセルを同時に読み出し、
Ｗビットの比較器ｎ個で比較が行なわれるので、Ｗ＊ｎ
ビット分の電力が消費される。
を備える従来のｎウェイセットアソシアティブ方式のキ
ャッシュメモリにおいては、アドレスタグのビット幅を
Ｗビットとすると、１つのデータアクセスにつき、Ｗ＊
ｎビットのタグメモリのメモリセルを同時に読み出し、
Ｗビットの比較器ｎ個で比較が行なわれるので、Ｗ＊ｎ
ビット分の電力が消費される。
【０００５】図３は、従来のキャッシュメモリの１例の
ブロック図で、７ビットのアドレスで、４エントリの２
ウエイセットアソシアティブ方式のキャッシュメモリの
構成を示す。
ブロック図で、７ビットのアドレスで、４エントリの２
ウエイセットアソシアティブ方式のキャッシュメモリの
構成を示す。
【０００６】図３において、データ処理装置からアドレ
スバスに出力されるアドレス１０は、４ビットのアドレ
スタグ１１、２ビットのエントリアドレス１４及び１ビ
ットのバイトアドレス１５からなる。
スバスに出力されるアドレス１０は、４ビットのアドレ
スタグ１１、２ビットのエントリアドレス１４及び１ビ
ットのバイトアドレス１５からなる。
【０００７】このキャッシュメモリは、アドレス１０の
エントリアドレス１４をデコードするデコーダ１、タグ
メモリ３’（３’ａ，３’ｂ）、２バイト分のデータを
記憶するデータメモリ５（５ａ，５ｂ）、データメモリ
５の記憶内容が有効か否かを示すバリッドビット４（４
ａ，４ｂ）、アドレスタグ１１とタグメモリ３’の内容
が一致しているか否かを判定するとともに、バリッドビ
ット４の内容によってデータメモリ５に記憶されている
データが有効か否かを判定するコンパレータ７’（７’
ａ，７’ｂ）、バイトアドレス１５の内容に従ってデー
タメモリ５のバイトデータを選択するバイトセレクタ８
（８ａ，８ｂ）、コンパレータ７’の判定結果を示すヒ
ット信号１６、ヒット信号によりバイトセレクタ８の出
力を選択するウェイセレクタ９を有する。
エントリアドレス１４をデコードするデコーダ１、タグ
メモリ３’（３’ａ，３’ｂ）、２バイト分のデータを
記憶するデータメモリ５（５ａ，５ｂ）、データメモリ
５の記憶内容が有効か否かを示すバリッドビット４（４
ａ，４ｂ）、アドレスタグ１１とタグメモリ３’の内容
が一致しているか否かを判定するとともに、バリッドビ
ット４の内容によってデータメモリ５に記憶されている
データが有効か否かを判定するコンパレータ７’（７’
ａ，７’ｂ）、バイトアドレス１５の内容に従ってデー
タメモリ５のバイトデータを選択するバイトセレクタ８
（８ａ，８ｂ）、コンパレータ７’の判定結果を示すヒ
ット信号１６、ヒット信号によりバイトセレクタ８の出
力を選択するウェイセレクタ９を有する。
【０００８】なお、タグメモリ３’（３’ａ，３’
ｂ）、データメモリ５（５ａ，５ｂ）等の括弧内の符号
の添字ａ，ｂは、それぞれがａ，ｂの２つのウェイに対
応していることを表している。
ｂ）、データメモリ５（５ａ，５ｂ）等の括弧内の符号
の添字ａ，ｂは、それぞれがａ，ｂの２つのウェイに対
応していることを表している。
【０００９】次に、このキャッシュメモリの動作につい
て説明する。
て説明する。
【００１０】データ処理装置からアドレス１０が与えら
れると、そのエントリアドレス１４がデコーダ１でデコ
ードされ、その結果によって示される各ウェイのタグメ
モリ３’の内容がコンパレータ７’に与えられると共
に、データメモリ５の内容もバイトセレクタ８に与えら
れ、バイトセレクタ８により選択されたバイトデータが
ウェイセレクタ９に送られる。
れると、そのエントリアドレス１４がデコーダ１でデコ
ードされ、その結果によって示される各ウェイのタグメ
モリ３’の内容がコンパレータ７’に与えられると共
に、データメモリ５の内容もバイトセレクタ８に与えら
れ、バイトセレクタ８により選択されたバイトデータが
ウェイセレクタ９に送られる。
【００１１】そして、選択されたタグメモリ３’のバリ
ッドビット４の内容と共にコンパレータ７’によりアド
レスタグ１１と一致しているか否かが判定される。
ッドビット４の内容と共にコンパレータ７’によりアド
レスタグ１１と一致しているか否かが判定される。
【００１２】一致したウェイが存在すれば、そのウェイ
のデータがウェイセレクタ９からデータ出力として出力
され、不一致の場合は、キャッシュメモリではなく、不
図示のメインメモリに対してデータアクセスが行なわ
れ、該当するデータがメインメモリから読み出されてデ
ータ処理装置に与えられるとともに、キャッシュメモリ
内のデータメモリ５にも格納される。
のデータがウェイセレクタ９からデータ出力として出力
され、不一致の場合は、キャッシュメモリではなく、不
図示のメインメモリに対してデータアクセスが行なわ
れ、該当するデータがメインメモリから読み出されてデ
ータ処理装置に与えられるとともに、キャッシュメモリ
内のデータメモリ５にも格納される。
【００１３】上述の従来のキャッシュメモリにおいて
は、データメモリに保持可能なデータ数に比例してタグ
メモリの素子数が増大するので、タグメモリのメモリ素
子数を削減してハードウェア効率を向上させることを目
的とするキャッシュメモリが特開平２−１６１５４６号
公報に開示された。
は、データメモリに保持可能なデータ数に比例してタグ
メモリの素子数が増大するので、タグメモリのメモリ素
子数を削減してハードウェア効率を向上させることを目
的とするキャッシュメモリが特開平２−１６１５４６号
公報に開示された。
【００１４】この第２の従来例のキャッシュメモリは、
上述の目的を達成するために、タグメモリを複数のビッ
ト群に分割し、上位側の各ビット群をその１データ分の
ビット数にて構成される共通のメモリとして備えるとい
うもので、図４に同案による１例として、２ウェイセッ
トアソシアティブ方式で、７ビットアドレス、４エント
リのキャッシュメモリを示す。
上述の目的を達成するために、タグメモリを複数のビッ
ト群に分割し、上位側の各ビット群をその１データ分の
ビット数にて構成される共通のメモリとして備えるとい
うもので、図４に同案による１例として、２ウェイセッ
トアソシアティブ方式で、７ビットアドレス、４エント
リのキャッシュメモリを示す。
【００１５】図４において、このタグメモリは、２ビッ
ト構成の第１のタグメモリ３３（３３ａ，３３ｂ）と、
２ビット構成の第２のタグメモリ３６（３６ａ，３６
ｂ）とからなり、第１のタグメモリ３３（３３ａ，３３
ｂ）は、アドレスタグ１１を構成する４ビットの内、各
データに共通な上位２ビットに相当するビットが記憶さ
れ、第２のタグメモリ３６（３６ａ，３６ｂ）は、アド
レスタグ１１の４ビットの内の個々のデータに対応する
アドレスの下位２ビットに相当するビットが記憶され
る。そして、データメモリ５（５ａ，５ｂ）には、第１
のタグメモリ３３の２ビットを上位ビットとし、第２の
タグメモリ３６の２ビットを下位ビットとして合成した
４ビットのアドレスで指示される２バイト分のデータが
記憶される。換言すると、データメモリ５（５ａ，５
ｂ）には、第１のタグメモリ３３（３３ａ，３３ｂ）に
記憶された２ビットを上位２ビットとして共通にもつデ
ータのみが保持される。
ト構成の第１のタグメモリ３３（３３ａ，３３ｂ）と、
２ビット構成の第２のタグメモリ３６（３６ａ，３６
ｂ）とからなり、第１のタグメモリ３３（３３ａ，３３
ｂ）は、アドレスタグ１１を構成する４ビットの内、各
データに共通な上位２ビットに相当するビットが記憶さ
れ、第２のタグメモリ３６（３６ａ，３６ｂ）は、アド
レスタグ１１の４ビットの内の個々のデータに対応する
アドレスの下位２ビットに相当するビットが記憶され
る。そして、データメモリ５（５ａ，５ｂ）には、第１
のタグメモリ３３の２ビットを上位ビットとし、第２の
タグメモリ３６の２ビットを下位ビットとして合成した
４ビットのアドレスで指示される２バイト分のデータが
記憶される。換言すると、データメモリ５（５ａ，５
ｂ）には、第１のタグメモリ３３（３３ａ，３３ｂ）に
記憶された２ビットを上位２ビットとして共通にもつデ
ータのみが保持される。
【００１６】従って、バイトセレクタ８によって選択さ
れてウェイセレクタ９に送られたバイトデータがアドレ
スタグ１１と不一致の場合に、主メモリにアクセスして
データメモリ５に格納されるデータは、アドレスタグ１
１の上位２ビットが第１のタグメモリ３３（３３ａ，３
３ｂ）の内容と一致している必要がある。
れてウェイセレクタ９に送られたバイトデータがアドレ
スタグ１１と不一致の場合に、主メモリにアクセスして
データメモリ５に格納されるデータは、アドレスタグ１
１の上位２ビットが第１のタグメモリ３３（３３ａ，３
３ｂ）の内容と一致している必要がある。
【００１７】
【発明が解決しようとする課題】上述のように、従来の
ｎウェイセットアソシアティブ方式のキャッシュメモリ
においては、１つのデータアクセスにつき、Ｗ＊ｎビッ
トのタグメモリのメモリセルを同時に読み出し、Ｗビッ
トの比較器ｎ個で比較が行なわれるので、Ｗ＊ｎビット
分の電力が消費される。
ｎウェイセットアソシアティブ方式のキャッシュメモリ
においては、１つのデータアクセスにつき、Ｗ＊ｎビッ
トのタグメモリのメモリセルを同時に読み出し、Ｗビッ
トの比較器ｎ個で比較が行なわれるので、Ｗ＊ｎビット
分の電力が消費される。
【００１８】一方、１ウェイセットアソシアティブ方式
に相当するダイレクトマップ方式のキャッシュメモリに
おいては、１つのデータアクセスにつきＷビットのタグ
メモリの同時読み出しとＷビットのタグメモリとアドレ
スタグの比較が行なわれるので、ｎウェイセットアソシ
アティブ方式のキャッシュメモリはダイレクトマップ方
式のキャッシュメモリのｎ倍の電力を消費する。ただ
し、ダイレクトマップ方式のキャッシュメモリは、２ウ
ェイ以上のセットアソシアティブ方式のキャッシュメモ
リに比較するとヒット率が低く、マイクロプロセッサの
性能が低下してしまうという問題点がある。
に相当するダイレクトマップ方式のキャッシュメモリに
おいては、１つのデータアクセスにつきＷビットのタグ
メモリの同時読み出しとＷビットのタグメモリとアドレ
スタグの比較が行なわれるので、ｎウェイセットアソシ
アティブ方式のキャッシュメモリはダイレクトマップ方
式のキャッシュメモリのｎ倍の電力を消費する。ただ
し、ダイレクトマップ方式のキャッシュメモリは、２ウ
ェイ以上のセットアソシアティブ方式のキャッシュメモ
リに比較するとヒット率が低く、マイクロプロセッサの
性能が低下してしまうという問題点がある。
【００１９】第２の従来例のタグメモリのメモリ素子数
を削減したキャッシュメモリは、メモリセル数とタグメ
モリのワード線の負荷容量の小さい分だけ、タグメモリ
セルの同時読み出しに必要な電力は少なくなるが、１回
のデータアクセスについて、Ｗ＊ｎビットのタグメモリ
セルを同時に読み出し、Ｗ＊ｎビットのアドレスタグと
タグメモリの内容とを比較する必要があるので、ダイレ
クトマップ方式のキャッシュメモリに比較するとやはり
大きな消費電力を必要とする。
を削減したキャッシュメモリは、メモリセル数とタグメ
モリのワード線の負荷容量の小さい分だけ、タグメモリ
セルの同時読み出しに必要な電力は少なくなるが、１回
のデータアクセスについて、Ｗ＊ｎビットのタグメモリ
セルを同時に読み出し、Ｗ＊ｎビットのアドレスタグと
タグメモリの内容とを比較する必要があるので、ダイレ
クトマップ方式のキャッシュメモリに比較するとやはり
大きな消費電力を必要とする。
【００２０】本発明の目的は、ヒット率を低下させるこ
となく、マイクロプロセッサの消費電力を削減できる連
想記憶方式のキャッシュメモリを提供することにある。
となく、マイクロプロセッサの消費電力を削減できる連
想記憶方式のキャッシュメモリを提供することにある。
【００２１】
【課題を解決するための手段】本発明の連想記憶方式の
キャッシュメモリは、タグメモリが、アドレスタグ中の
各ウェイを通じて共通なビット群を有する第１のタグメ
モリと、各ウェイ毎に独自なビット群を有する第２のタ
グメモリとに分割され、データ処理装置から示されるア
ドレスを第１及び第２のタグメモリごとに分割して比較
する。
キャッシュメモリは、タグメモリが、アドレスタグ中の
各ウェイを通じて共通なビット群を有する第１のタグメ
モリと、各ウェイ毎に独自なビット群を有する第２のタ
グメモリとに分割され、データ処理装置から示されるア
ドレスを第１及び第２のタグメモリごとに分割して比較
する。
【００２２】また、タグメモリには、ビット群がウェイ
に共通な上位ビット群と、ウェイ毎に異なる下位ビット
群とに分けた仮想アドレスが格納されてもよい。
に共通な上位ビット群と、ウェイ毎に異なる下位ビット
群とに分けた仮想アドレスが格納されてもよい。
【００２３】アドレスタグの上位ビットに対応するタグ
メモリのビット幅は、連続してアクセスされるデータの
ヒット率に対応して設定されるのがよい。
メモリのビット幅は、連続してアクセスされるデータの
ヒット率に対応して設定されるのがよい。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】図１は、本発明のキャッシュメモリの１実
施例のブロック図である。
施例のブロック図である。
【００２６】図１において、本実施例のキャッシュメモ
リは、エントリアドレスをデコードするデコーダ１と、
ｎ個の各ウェイを通じて共用としてエントリ毎に１つず
つ備えられ、アドレスタグの上位のビットを記憶してい
る第１のタグメモリ２と、アドレスタグの下位のビット
で、各ウェイ毎に独自なビットを記憶している第２のタ
グメモリ３（３ａ，．．．，３ｎ）と、第１のタグメモ
リ２と第２のタグメモリ３の各ビットの合成されたアド
レスにより指示されるデータを記憶しているｎウェイの
データメモリ５（５ａ，．．．，５ｎ）と、アドレスタ
グ１２と第１のタグメモリ２の内容を比較するコンパレ
ータ６と、各ウェイ毎にアドレスタグ１３と第２のタグ
メモリ３の内容を比較するコンパレータ７（７
ａ，．．．，７ｎ）と、コンパレータ６，７から送られ
るヒット信号によりデータメモリ５からのデータを選択
して出力するウェイセレクタ９とを備えている。
リは、エントリアドレスをデコードするデコーダ１と、
ｎ個の各ウェイを通じて共用としてエントリ毎に１つず
つ備えられ、アドレスタグの上位のビットを記憶してい
る第１のタグメモリ２と、アドレスタグの下位のビット
で、各ウェイ毎に独自なビットを記憶している第２のタ
グメモリ３（３ａ，．．．，３ｎ）と、第１のタグメモ
リ２と第２のタグメモリ３の各ビットの合成されたアド
レスにより指示されるデータを記憶しているｎウェイの
データメモリ５（５ａ，．．．，５ｎ）と、アドレスタ
グ１２と第１のタグメモリ２の内容を比較するコンパレ
ータ６と、各ウェイ毎にアドレスタグ１３と第２のタグ
メモリ３の内容を比較するコンパレータ７（７
ａ，．．．，７ｎ）と、コンパレータ６，７から送られ
るヒット信号によりデータメモリ５からのデータを選択
して出力するウェイセレクタ９とを備えている。
【００２７】また、データ処理装置からアドレスバスに
出力されるアドレス１０は、上位ビットのアドレスタグ
１２、下位ビットのアドレスタグ１３、エントリアドレ
ス１４を含む。
出力されるアドレス１０は、上位ビットのアドレスタグ
１２、下位ビットのアドレスタグ１３、エントリアドレ
ス１４を含む。
【００２８】次に、本実施例の動作について説明する。
【００２９】データ処理装置から与えられたアドレス１
０のエントリアドレス１４により、エントリｉが選択さ
れたとする。
０のエントリアドレス１４により、エントリｉが選択さ
れたとする。
【００３０】図１において、エントリｉの第１のタグメ
モリ２の内容がコンパレータ６に送られ、エントリｉの
各ウェイの第２のタグメモリ３（３ａ，．．．，３ｎ）
の内容とバリッドビット４の内容とが各ウェイに対応す
るコンパレータ７（７ａ，．．．，７ｎ）に送られる。
それと同時に、エントリｉの各ウェイのデータメモリ５
（５ａ，．．．，５ｎ）の内容がウェイセレクタ９に送
られる。
モリ２の内容がコンパレータ６に送られ、エントリｉの
各ウェイの第２のタグメモリ３（３ａ，．．．，３ｎ）
の内容とバリッドビット４の内容とが各ウェイに対応す
るコンパレータ７（７ａ，．．．，７ｎ）に送られる。
それと同時に、エントリｉの各ウェイのデータメモリ５
（５ａ，．．．，５ｎ）の内容がウェイセレクタ９に送
られる。
【００３１】コンパレータ６は、エントリｉの第１のタ
グメモリ２の内容と、データ処理装置から与えられたア
ドレス１０の上位のアドレスタグ１２とが一致するか否
かを判定し、判定結果を第１のヒット信号としてウェイ
セレクタ９に送る。この判定結果、第１のタグメモリ２
とアドレスタグ１２とが一致したときの第１のヒット信
号はアクティブであるという。
グメモリ２の内容と、データ処理装置から与えられたア
ドレス１０の上位のアドレスタグ１２とが一致するか否
かを判定し、判定結果を第１のヒット信号としてウェイ
セレクタ９に送る。この判定結果、第１のタグメモリ２
とアドレスタグ１２とが一致したときの第１のヒット信
号はアクティブであるという。
【００３２】また、コンパレータ７（７ａ，．．．，７
ｎ）は、バリッドビット４（４ａ，．．．，４ｎ）の内
容によってエントリｉのデータメモリ５（５
ａ，．．．，５ｎ）に記憶されているデータが有効か否
かを判定すると共に、第２のタグメモリ３（３
ａ，．．．，３ｎ）の内容と下位のアドレスタグ１３と
が一致しているか否かを判定し、判定結果を第２のヒッ
ト信号としてそれぞれウェイセレクタ９に送る。これら
２つの判定で、データメモリ３ａ〜３ｎのエントリｉに
記憶されているデータが有効であり、かつ、エントリｉ
の第２のタグメモリ３（３ａ，．．．，３ｎ）の内容と
アドレスタグ１３とが一致しているとき、第２のヒット
信号はアクティブであるという。
ｎ）は、バリッドビット４（４ａ，．．．，４ｎ）の内
容によってエントリｉのデータメモリ５（５
ａ，．．．，５ｎ）に記憶されているデータが有効か否
かを判定すると共に、第２のタグメモリ３（３
ａ，．．．，３ｎ）の内容と下位のアドレスタグ１３と
が一致しているか否かを判定し、判定結果を第２のヒッ
ト信号としてそれぞれウェイセレクタ９に送る。これら
２つの判定で、データメモリ３ａ〜３ｎのエントリｉに
記憶されているデータが有効であり、かつ、エントリｉ
の第２のタグメモリ３（３ａ，．．．，３ｎ）の内容と
アドレスタグ１３とが一致しているとき、第２のヒット
信号はアクティブであるという。
【００３３】ウェイセレクタ９は、第１のヒット信号と
第２のヒット信号が共にアクティブであるウェイｊが存
在するとき、キャッシュヒットとしてそのウェイｊのデ
ータをデータ処理装置に出力する。
第２のヒット信号が共にアクティブであるウェイｊが存
在するとき、キャッシュヒットとしてそのウェイｊのデ
ータをデータ処理装置に出力する。
【００３４】上記以外の場合、すなわち、第１のヒット
信号と第２のヒット信号の内、いずれか一方でもアクテ
ィブでないときは、キャッシュミスとして、キャッシュ
メモリではなく、メインメモリに対してデータアクセス
が行なわれる。そして、該当するデータがメインメモリ
から読み出されてデータ処理装置に送られると共に、同
じデータがキャッシュメモリのデータメモリ５にも格納
される。
信号と第２のヒット信号の内、いずれか一方でもアクテ
ィブでないときは、キャッシュミスとして、キャッシュ
メモリではなく、メインメモリに対してデータアクセス
が行なわれる。そして、該当するデータがメインメモリ
から読み出されてデータ処理装置に送られると共に、同
じデータがキャッシュメモリのデータメモリ５にも格納
される。
【００３５】
【実施例】次に、本発明の具体的な実施例として、図２
により、２ウェイセットアソシアティブ方式のキャッシ
ュメモリについて、従来例と比較して説明する。
により、２ウェイセットアソシアティブ方式のキャッシ
ュメモリについて、従来例と比較して説明する。
【００３６】図２は、本実施例のキャッシュメモリのブ
ロック図である。
ロック図である。
【００３７】このキャッシュメモリは、アドレス１０が
７ビットで、４エントリの２ウェイセットアソシアティ
ブ方式のキャッシュメモリで、デコーダ１、第１のタグ
メモリ２、第２のタグメモリ３（３ａ，３ｂ）、データ
メモリ５（５ａ，５ｂ）、第１のコンパレータ６、第２
のコンパレータ７（７ａ，７ｂ）、バイトセレクタ８
（８ａ，８ｂ）、及びウェイセレクタ９を有する。
７ビットで、４エントリの２ウェイセットアソシアティ
ブ方式のキャッシュメモリで、デコーダ１、第１のタグ
メモリ２、第２のタグメモリ３（３ａ，３ｂ）、データ
メモリ５（５ａ，５ｂ）、第１のコンパレータ６、第２
のコンパレータ７（７ａ，７ｂ）、バイトセレクタ８
（８ａ，８ｂ）、及びウェイセレクタ９を有する。
【００３８】アドレス１０は、第２の従来例と同様に、
２ビットの上位のアドレスタグ１２と、２ビットの下位
のアドレスタグ１３と、２ビットのエントリアドレス１
４と、１ビットのバイトアドレス１５とからなる。
２ビットの上位のアドレスタグ１２と、２ビットの下位
のアドレスタグ１３と、２ビットのエントリアドレス１
４と、１ビットのバイトアドレス１５とからなる。
【００３９】第１のタグメモリ２は、アドレスタグ１２
に相当する上位２ビットを記憶し、第２のタグメモリ３
（３ａ，３ｂ）は、アドレスタグ１３に相当する下位２
ビットを記憶する。第１のタグメモリ２は、各エントリ
毎に２つのウェイに対して共通である。すなわち、従来
例の、図３のタグメモリ３’のうちの上位２ビットの部
分、及び図４のタグメモリ３３ａと３３ｂが、各ウェイ
に１つずつ共通の２ビットのタグメモリ２として構成さ
れている。
に相当する上位２ビットを記憶し、第２のタグメモリ３
（３ａ，３ｂ）は、アドレスタグ１３に相当する下位２
ビットを記憶する。第１のタグメモリ２は、各エントリ
毎に２つのウェイに対して共通である。すなわち、従来
例の、図３のタグメモリ３’のうちの上位２ビットの部
分、及び図４のタグメモリ３３ａと３３ｂが、各ウェイ
に１つずつ共通の２ビットのタグメモリ２として構成さ
れている。
【００４０】第１のコンパレータ６は、上位のアドレス
タグ１２の内容と第１のタグメモリ２の２ビットとを比
較して、一致か不一致かを判定し、その結果を第１のヒ
ット信号としてウェイセレクタ９に送る。
タグ１２の内容と第１のタグメモリ２の２ビットとを比
較して、一致か不一致かを判定し、その結果を第１のヒ
ット信号としてウェイセレクタ９に送る。
【００４１】第２のコンパレータ７（７ａ，７ｂ）は、
ａ，ｂの各ウェイごとにそれぞれ、エントリアドレス１
４により指定されたエントリのバリッドビット４の内容
から、そのエントリのデータが有効であるか否かを判定
すると共に、下位のアドレスタグ１３の内容と第２のタ
グメモリ３（３ａ，３ｂ）の２ビットとを比較して、一
致、不一致の判定を行い、その結果を第２のヒット信号
としてウェイセレクタ９に送る。
ａ，ｂの各ウェイごとにそれぞれ、エントリアドレス１
４により指定されたエントリのバリッドビット４の内容
から、そのエントリのデータが有効であるか否かを判定
すると共に、下位のアドレスタグ１３の内容と第２のタ
グメモリ３（３ａ，３ｂ）の２ビットとを比較して、一
致、不一致の判定を行い、その結果を第２のヒット信号
としてウェイセレクタ９に送る。
【００４２】ウェイセレクタ９は、第１及び第２のヒッ
ト信号を調べて、キャッシュヒットしたウェイのデータ
を選択し、そのデータをデータ処理装置に出力する。キ
ャッシュミスの場合は、メインメモリに対してデータア
クセスが行なわれ、該当するデータがメインメモリから
データ処理装置に出力されると共に、そのデータがデー
タメモリ５に格納される。
ト信号を調べて、キャッシュヒットしたウェイのデータ
を選択し、そのデータをデータ処理装置に出力する。キ
ャッシュミスの場合は、メインメモリに対してデータア
クセスが行なわれ、該当するデータがメインメモリから
データ処理装置に出力されると共に、そのデータがデー
タメモリ５に格納される。
【００４３】連想記憶によるアドレス変換のＴＬＢ方式
（translation lookaside buffer）の場合は、タグメモ
リ２，３には仮想アドレスが保持され、データメモリ５
には物理的なページフレーム番号に加えて、保護用フィ
ールド、使用ビット、ダーティビットが保持される。し
かし、タグメモリ２，３には、第１の実施例と同様に、
ビット群がウェイに共通な上位ビット群と、ウェイ毎に
異なる下位ビット群とに分けて格納される。
（translation lookaside buffer）の場合は、タグメモ
リ２，３には仮想アドレスが保持され、データメモリ５
には物理的なページフレーム番号に加えて、保護用フィ
ールド、使用ビット、ダーティビットが保持される。し
かし、タグメモリ２，３には、第１の実施例と同様に、
ビット群がウェイに共通な上位ビット群と、ウェイ毎に
異なる下位ビット群とに分けて格納される。
【００４４】ここで、タグメモリのビット幅Ｗ、連想度
ｎのセットアソシアティブ方式のキャッシュメモリにつ
いて考える。
ｎのセットアソシアティブ方式のキャッシュメモリにつ
いて考える。
【００４５】本発明においては、タグメモリのうち、ウ
ェイに共通なビット群のビット幅をＷ1 、ウェイ毎に独
自なビット群のビット幅をＷ2 として、タグメモリのビ
ット幅ＷをＷ1 とＷ2 に分割する。そして、データ処理
装置から要求されるデータがキャッシュメモリに記憶さ
れているか、つまり、キャッシュメモリがヒットしてい
るか否かを判定するためには、データ処理装置から示さ
れるエントリアドレスのエントリのタグメモリの全ビッ
ト、すなわち、Ｗ1 とＷ2 ＊ｎビットを同時に読み出し
て、Ｗ1 ＋Ｗ2 ＊ｎビットのアドレスタグとタグメモリ
の内容の比較を行なう。
ェイに共通なビット群のビット幅をＷ1 、ウェイ毎に独
自なビット群のビット幅をＷ2 として、タグメモリのビ
ット幅ＷをＷ1 とＷ2 に分割する。そして、データ処理
装置から要求されるデータがキャッシュメモリに記憶さ
れているか、つまり、キャッシュメモリがヒットしてい
るか否かを判定するためには、データ処理装置から示さ
れるエントリアドレスのエントリのタグメモリの全ビッ
ト、すなわち、Ｗ1 とＷ2 ＊ｎビットを同時に読み出し
て、Ｗ1 ＋Ｗ2 ＊ｎビットのアドレスタグとタグメモリ
の内容の比較を行なう。
【００４６】一方、従来のキャッシュメモリでは、エン
トリアドレスによって示されたエントリの全ビット、す
なわち、Ｗｎ＝（Ｗ1 ＋Ｗ2 ）＊ｎビットを同時に読み
出して、Ｗｎビットのアドレスタグとタグメモリとの比
較を行なっていた。
トリアドレスによって示されたエントリの全ビット、す
なわち、Ｗｎ＝（Ｗ1 ＋Ｗ2 ）＊ｎビットを同時に読み
出して、Ｗｎビットのアドレスタグとタグメモリとの比
較を行なっていた。
【００４７】従って、データ処理装置からの１回のアク
セスに対するタグメモリの消費電力を比較すると、従来
のキャッシュメモリから本発明によって、｛（Ｗ1 ＋Ｗ
2 ）＊ｎ｝−｛Ｗ1 ＋Ｗ2 ＊ｎ｝＝（ｎ−１）Ｗ1 ビッ
ト分だけ、タグメモリの消費電力を削減することができ
る。
セスに対するタグメモリの消費電力を比較すると、従来
のキャッシュメモリから本発明によって、｛（Ｗ1 ＋Ｗ
2 ）＊ｎ｝−｛Ｗ1 ＋Ｗ2 ＊ｎ｝＝（ｎ−１）Ｗ1 ビッ
ト分だけ、タグメモリの消費電力を削減することができ
る。
【００４８】第２の従来例では、各ウェイごとにタグメ
モリが複数のビット群に分割され、一部のタグメモリの
ビット群がエントリに共通のメモリとして１個だけ備え
られているので、共通なタグメモリのビット群のビット
幅のワード線の負荷容量を駆動する電力は節減されてい
るが、アドレスタグの比較には各データごとにＷ1 ＋Ｗ
2 ビットずつ比較しているので、その分の電力は消費さ
れる。
モリが複数のビット群に分割され、一部のタグメモリの
ビット群がエントリに共通のメモリとして１個だけ備え
られているので、共通なタグメモリのビット群のビット
幅のワード線の負荷容量を駆動する電力は節減されてい
るが、アドレスタグの比較には各データごとにＷ1 ＋Ｗ
2 ビットずつ比較しているので、その分の電力は消費さ
れる。
【００４９】また、一般にデータ処理装置で処理される
プログラムには、例えば命令キャッシュメモリのよう
に、局所性があり、連続してアクセスするアドレスタグ
の上位ビットが同一である確率が高い。従って、第１の
ヒット信号がアクティブであることが連続することが多
く、タグメモリのビット数を削減しても、キャッシュヒ
ット率を低下させることなく消費電力を削減することが
できる。
プログラムには、例えば命令キャッシュメモリのよう
に、局所性があり、連続してアクセスするアドレスタグ
の上位ビットが同一である確率が高い。従って、第１の
ヒット信号がアクティブであることが連続することが多
く、タグメモリのビット数を削減しても、キャッシュヒ
ット率を低下させることなく消費電力を削減することが
できる。
【００５０】
【発明の効果】上述のように本発明は、タグメモリをア
ドレスタグ中の各ウェイを通じて共通なビット群を有す
る第１のタグメモリと、各ウェイ毎に独自なビット群を
有する第２のタグメモリとに分割し、データ処理装置か
ら示されるアドレスを第１及び第２のタグメモリごとに
分割して比較することにより、アドレスタグの比較のた
めに消費する電力を低減し、ヒット率を低下させること
なく、マイクロプロセッサの消費電力を削減できる効果
がある。
ドレスタグ中の各ウェイを通じて共通なビット群を有す
る第１のタグメモリと、各ウェイ毎に独自なビット群を
有する第２のタグメモリとに分割し、データ処理装置か
ら示されるアドレスを第１及び第２のタグメモリごとに
分割して比較することにより、アドレスタグの比較のた
めに消費する電力を低減し、ヒット率を低下させること
なく、マイクロプロセッサの消費電力を削減できる効果
がある。
【図１】本発明の連想記憶方式のキャッシュメモリの１
実施例のブロック図である。
実施例のブロック図である。
【図２】本発明の具体的な実施例のブロック図である。
【図３】従来のキャッシュメモリの１例のブロック図で
ある。
ある。
【図４】従来のキャッシュメモリの第２の例のブロック
図である。
図である。
１ デコーダ ２，３，３ａ，．．．，３ｎ タグメモリ ４，４ａ，．．．，４ｎ バリッドビット ５，５ａ，．．．，５ｎ データメモリ ６，７，７ａ，．．．，７ｎ コンパレータ ８，８ａ，８ｂ バイトセレクタ ９ ウェイセレクタ １０ アドレス １１，１１ａ，１１ｂ，１２，１３ アドレスタグ １４ エントリアドレス １５ バイトアドレス
Claims (4)
- 【請求項１】 データ処理装置からアクセスされる主メ
モリのデータの一部を保持するデータメモリと、前記デ
ータメモリに保持されたデータの前記主メモリにおける
アドレスに対応するアドレスタグを保持するタグメモリ
とを備え、データ処理装置が示すアドレスと、前記タグ
メモリの記憶内容とを比較して両者が一致したとき、該
アドレスタグに対応した前記データメモリのデータをデ
ータ処理装置に出力する複数ｎウェイの連想記憶方式の
キャッシュメモリにおいて、 タグメモリが、アドレスタグ中の各ウェイを通じて共通
なビット群を有する第１のタグメモリと、各ウェイ毎に
独自なビット群を有する第２のタグメモリとに分割さ
れ、 データ処理装置から示されるアドレスを分割して前記第
１及び第２のタグメモリごとに比較することを特徴とす
る連想記憶方式のキャッシュメモリ。 - 【請求項２】 タグメモリには、ビット群がウェイに共
通な上位ビット群と、ウェイ毎に異なる下位ビット群と
に分けた仮想アドレスが格納される請求項１に記載の連
想記憶方式のキャッシュメモリ。 - 【請求項３】 アドレスタグの上位ビットに対応するタ
グメモリのビット幅が、連続してアクセスされるデータ
のヒット率に対応して制御される請求項１または２に記
載の連想記憶方式のキャッシュメモリ。 - 【請求項４】 データ処理装置から示されるエントリア
ドレスをデコードするデコーダ（１）と、 複数ｎ個の各ウェイを通じて共用としてエントリ毎に１
つずつ備えられ、アドレスタグの上位のビットを記憶し
ている第１のタグメモリ（２）と、 アドレスタグの下位のビットで、各ウェイ毎に独自なビ
ットを記憶している第２のタグメモリ（３ａ，．．．，
３ｎ）と、 第１のタグメモリ（２）と第２のタグメモリ（３）の各
ビットの合成されたアドレスにより指示されるデータを
記憶しているｎウェイのデータメモリ（５ａ，．．．，
５ｎ）と、 データ処理装置から示されるタグアドレスの上位ビット
（１２）と第１のタグメモリ（２）の内容を比較する第
１のコンパレータ（６）と、 データ処理装置から示されるタグアドレスの下位ビット
（１３）と第２のタグメモリ（３）の内容を各ウェイ毎
に比較する第２のコンパレータ（７ａ，．．．，７ｎ）
と、 第１及び第２のコンパレータから送られるヒット信号に
よりデータメモリ（５ａ，．．．，５ｎ）からのデータ
を選択して出力するウェイセレクタ（９）とを備えてい
る請求項１に記載の連想記憶方式のキャッシュメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9150796A JPH10340226A (ja) | 1997-06-09 | 1997-06-09 | 連想記憶方式のキャッシュメモリ |
| US09/089,091 US6131143A (en) | 1997-06-09 | 1998-06-02 | Multi-way associative storage type cache memory |
| KR1019980021088A KR100304779B1 (ko) | 1997-06-09 | 1998-06-08 | 다방향연상기억방식의캐시메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9150796A JPH10340226A (ja) | 1997-06-09 | 1997-06-09 | 連想記憶方式のキャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340226A true JPH10340226A (ja) | 1998-12-22 |
Family
ID=15504630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9150796A Pending JPH10340226A (ja) | 1997-06-09 | 1997-06-09 | 連想記憶方式のキャッシュメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6131143A (ja) |
| JP (1) | JPH10340226A (ja) |
| KR (1) | KR100304779B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013004101A (ja) * | 2011-06-17 | 2013-01-07 | Freescale Semiconductor Inc | データプロセッサ内での分岐先バッファのアドレス指定 |
| JP2016062613A (ja) * | 2014-09-17 | 2016-04-25 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | キャッシュメモリ・システム及びその動作方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6988167B2 (en) * | 2001-02-08 | 2006-01-17 | Analog Devices, Inc. | Cache system with DMA capabilities and method for operating same |
| US20020108021A1 (en) * | 2001-02-08 | 2002-08-08 | Syed Moinul I. | High performance cache and method for operating same |
| KR100445630B1 (ko) * | 2001-02-13 | 2004-08-25 | 삼성전자주식회사 | 저전력 캐쉬 메모리 및 그것의 히트/미스 판정 방법 |
| US6622208B2 (en) * | 2001-03-30 | 2003-09-16 | Cirrus Logic, Inc. | System and methods using a system-on-a-chip with soft cache |
| KR100481849B1 (ko) * | 2001-12-04 | 2005-04-11 | 삼성전자주식회사 | 용량 변경이 가능한 캐쉬 메모리 및 이를 구비한 프로세서칩 |
| KR101149816B1 (ko) * | 2004-05-28 | 2012-05-25 | 삼성전자주식회사 | 캐쉬 메모리의 캐쉬 히트 로직 |
| WO2012061048A1 (en) * | 2010-11-04 | 2012-05-10 | Rambus Inc. | Techniques for storing data and tags in different memory arrays |
| US20180088829A1 (en) * | 2016-09-29 | 2018-03-29 | Qualcomm Incorporated | Area efficient architecture for multi way read on highly associative content addressable memory (cam) arrays |
| US10289431B2 (en) * | 2016-10-01 | 2019-05-14 | Intel Corporation | Technologies for reduced control and status register access latency |
| US10169246B2 (en) * | 2017-05-11 | 2019-01-01 | Qualcomm Incorporated | Reducing metadata size in compressed memory systems of processor-based systems |
| US11119780B2 (en) * | 2018-04-30 | 2021-09-14 | Hewlett Packard Enterprise Development Lp | Side cache |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173144A (ja) * | 1987-12-28 | 1989-07-07 | Hitachi Ltd | 情報処理装置 |
| JPH02161546A (ja) * | 1988-12-14 | 1990-06-21 | Mitsubishi Electric Corp | キャッシュメモリ |
| US5206941A (en) * | 1990-01-22 | 1993-04-27 | International Business Machines Corporation | Fast store-through cache memory |
| JPH04328656A (ja) * | 1991-04-30 | 1992-11-17 | Toshiba Corp | キャッシュメモリ |
| US5325504A (en) * | 1991-08-30 | 1994-06-28 | Compaq Computer Corporation | Method and apparatus for incorporating cache line replacement and cache write policy information into tag directories in a cache system |
| EP0713181A1 (en) * | 1994-11-16 | 1996-05-22 | International Business Machines Corporation | Data processing system including mechanism for storing address tags |
-
1997
- 1997-06-09 JP JP9150796A patent/JPH10340226A/ja active Pending
-
1998
- 1998-06-02 US US09/089,091 patent/US6131143A/en not_active Expired - Fee Related
- 1998-06-08 KR KR1019980021088A patent/KR100304779B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013004101A (ja) * | 2011-06-17 | 2013-01-07 | Freescale Semiconductor Inc | データプロセッサ内での分岐先バッファのアドレス指定 |
| JP2016062613A (ja) * | 2014-09-17 | 2016-04-25 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | キャッシュメモリ・システム及びその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100304779B1 (ko) | 2001-09-24 |
| US6131143A (en) | 2000-10-10 |
| KR19990006756A (ko) | 1999-01-25 |
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