JPH01173144A

JPH01173144A - 情報処理装置

Info

Publication number: JPH01173144A
Application number: JP62330236A
Authority: JP
Inventors: Atsushi Tanaka; 敦田中; Takeshi Watanabe; 毅渡辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1989-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、大規模なバッファ装置を備えた情報処理装置
に係り、特に、バッファ装置のインデックス部のハード
量を減少させた大規模なバッファ装置を備えた情報処理
装置に関する。

【従来の技術〕

従来、バッファメモリや、アドレス変換バツフアにみら
れるように、大容量の記憶装置の内容の一部を、高速ア
クセス可能なバッファ装置に蓄えることは広く行われて
いる。この種バッファ装置において、もとの大容量の記
憶内容をバッファ装置にマツピングするためのいくつか
の方式に関する従来技術として、例えは、情報処理学会
会誌、Ｖｏｌ、２１．Ｎｏ、４．１９８０　　第３３２
頁〜第３３９頁に記載された技術が知られている。

この種従来技術の中で最も広く用いられている方式とし
て、セットアソシアティブ方式があり、この方式による
バッファ装置は、メモリと比較回路とで構成されるイン
デックス部と、データが格納されるメモリによるデータ
部の２つの部分から構成されている。

以下、セットアソシアティブ方式の従来技術のバッファ
装置を図面により説明する。

第７図は従来技術によるバッファ装置の構成例を示すブ
ロック図、第８図はアドレスビットの分割を説明する図
である。第７図において、４１００はインデックス（以
下ＩＡという）、４２００はデータ部、４１１０〜４１
２０はＩＡのメモリであるＩＡローθ〜１八ローＲ，４
１３０〜４１４０は比較回路、４１５０は■へ制御回路
、４２１０〜４２２０はデータ部ロー〇〜データ部ロー
Ｒ９４２３０はセレクタである。

従来技術によるバッファ装置は、第７図に示すように、
夏Ａ４１０Ｇとデータ部４２００とから構成されており
、図示例ではロー数Ｒを有している。ｌＡ４１００は、
比較される内容であるアドレスの一部を記憶しているＩ
Ａロー０．４１１０〜ＩＡローＲ４１２０と、比較回路
４１３０〜４１４０と、ＩＡ制御回路４１５０とにより
構成され、データ部４２００は、図示しない大容量の記
憶ｖｔ置の内容の・一部が記憶されているデータ部ロー
０．４２１０〜データ部ローＲ４２２０と、セレクタ４
２３０とにより構成されている。

バッファ装置のアクセスの際、ｌＡ４１００内の！へロ
ー〇−Ｉ？４１１０〜４１２０は、カラム索引アドレス
４１０１によって索引される。このアドレスは、第８図
に示すアドレスビットの下位の４６〜５３のビットであ
る。このカラム索引アドレス４１０１により読出された
ＩＡロー０−Ｒ４１１０〜４１２０から読出されたメモ
リ内容は、第８図に示すアドレスビットの上位１〜４５
０ビツトに相当するもので、比較アドレス４１０２と比
較回路４１３０〜４１４０により比較される。

この比較結果は、！Ａ制御回路４１５０に入力され、該
ＩＡ制御回路４１５０よりＩＡヒツト情報４１６０とし
て出力される。データ部４２００内のデータ部ロー０−
Ｒ４２１０〜４２２０は、カラム索引アドレス４１０１
によって索引され読出される。読出されたデータは、セ
レクタ４２３０で、ＩＡヒツト情報４１６０によって選
択され、データ出力４２４０として出力される。

〔発明が解決しようとする問題点〕

前記従来技術は、バッファ装置のエントリ数を太き（す
ると、エントリ数に比例してインデックスメモリの容量
が太き（なり、システム構成の制限からバッファ装置の
エントリ数に制限が生じるという問題点があった。すな
わち、前記従来技術において、索引アドレスを１ビツト
増加すると、バッファ装置のエントリ数を２倍にできる
が、インデックス部のメモリも２倍必要になる。また、
ロー数を２倍にすると、バッファ装置のエントリ数が２
倍になるが、インデックス部のメモリと比較回路とが夫
々２倍必要となる。そして、バッファ記憶装置のように
、高速性を要求される装置にＪｊいて、インデックス部
のメモリ記憶容量や比較回路のゲート量が太き（なると
、発熱の増大、デイレイの増加、占有領域の拡大等を生
じ、システム全体の性能低下を引き起こすという問題点
を生じてしまう。

一本発明の目的は、バッファ装置のインデックス部のメ
モリ容量、比較回路のゲート量を低減した大容量のバッ
ファを備えることを可能とした情報処理装置を提供する
ことにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、インデックス部をいくつ
かの階層に分割して構成し、アドレスの上位階層はどそ
のカラム数及びロー数が少なくなるように構成すること
により達成される。

〔作用〕

インデックス部をい（つかの階層に分割して構成する方
法は、上位のアドレスビットはど、大きな連続するアド
レス領域を指定できるという性質を利用したものであり
、このような構成により、インデックス部のメモリ容量
と比較回路のゲート量を低減することができ、また、イ
ンデックス部の上位階層はどカラム数及びロー数を減少
させて構成することにより、無駄のないインデックス部
の構成を可能とする。

〔実施例〕

以下、本発明による情報処理装置の一実施例であるバッ
ファ装置を図面により詳細に説明する。

第１図は本発明の一実施例のインデックスメモリ部の構
成を示すブロック図、第２図は本発明の一実施例のイン
デックス制橢部の構成を示すブロック図、第３図は本発
明の一実施例のバッファメモリ装置の全体構成を示すブ
ロック図、第４図は本発明の一実施例におけるアドレス
ビットの分割を説明する図、第５図（Ａ）は本発明の詳
細な説明するインデックス部をＮ個の階層に分割したバ
ッファメモリ装置の概略構成を示すブロック図、第５図
（Ｂ）はアドレス領域の包含関係を説明する図である。

ま゛ず、第５図（Ａ）、　　（Ｂ）により、本発明の詳
細な説明する。第５図（Ａ）は、ＩＡをＮ個の階層に分
割したバッファ記憶装置であり、ＩＡレベル１．ＩＡレ
ベル２．ＴＡレベルＮの階層のみを示し、他の階層を省
略して示している。第５図（Ｂ）は、アドレス領域での
ＩＡレベル１のエントリと、ＩＡレベル２のエントリの
表わすアドレス領域を示している。但し、図では少数の
エントリの関係のみが示されており、他は省略されてい
る。

第５図（Ｂ）において、全アドレス領域５０００の内部
には、ＩＡレベルｌのエントリの表わすアドレス領域５
１００．５２００があり、ＩＡレベルｌのエントリの表
わすアドレス領域５１００の内部には、ＩＡレベル２の
エントリの表わすアドレス領域５１１０．５１２０が存
在する。一般に、ＩＡレベルｉ　　（２≦ｌ≦Ｎ）のエ
ントリの表わすアドレス領域は、１つ上位のＩへレベル
（ｉ−１）の全エントリの表わすアドレス領域内のどこ
かに存在する。ＩＡレベル１においては、全アドレス領
域５０００のどこのアドレス領域にエントリがあるかを
表わすアドレスが、インデックスメモリに格納されてい
る。ＩＡレベルｉは、そのアドレス領域がどのＩＡレベ
ル（ｉ−１）のエントリの表わすアドレス領域に含まれ
るかを表わしているＩＡレベル（ｉ−１）へのポインタ
と、ＩＡレベル（ｉ−１）のエントリの表わすアドレス
領域のどこのアドレス領域にあるかを表わすアドレスが
インデックスメモリに格納されている。

次に、第５図（Ａ）に示すバッファメモリ装置の動作を
説明する。

ＩＡレベル１．２１００は、カラム索引アドレス２１０
１によって、メモリであるＩＡレベル１０−０〜Ｒ１，
２１１０〜２１２０が読出され、その読出された内容と
、比較アドレス２１０２とを比較回路２１３０〜２１４
０で比較し、その結果をＩＡレベル１制御回路２１５０
を介して、■へレベル１ヒツト情？１２１６０として出
力する。Ｉ＾レベル２．２２００におけるＩＡレベル２
０−Ｏ〜Ｒ２，２２１０〜２２２０には、ＩＡレベル１
のエントリへのポインタと、そのポインタのエントリの
アドレス領域のどこのアドレス領域をエントリが表わず
かを示すアドレスが格納され°ζいる。

ｌへレベル２．２２００は、カラム索引アドレス２２０
１により、ＩＡレベル２０−０〜Ｒ２゜２２１Ｏ〜２２
２０が索引され、その読出し内容が比較アドレス２２０
２とともに比較回路２２３０〜２２４０に入力される。

比較アドレス２２０２は、２つの部分から成り、１つの
部分は、ＩＡレベルｌに対するカラム索引アドレス２１
０１と同じものであり、他の１つの部分はＩＡレベルｌ
エントリアドレス領域内の■へレベル２エントりのアド
レスである。ｌＡレベル１ヒツト情ｔｕ２１（ｉｏと比
較アドレス２２０２のうち、ＩＡレベル１索引アドレス
と同一である部分は、■Δレベル２０−０〜Ｒ２，２２
１０〜２２２０の読出し内容のうちのＩＡレベルｌのエ
ントリへのポインタ部分と比較され、比較アドレス２２
０２のＩへレベル１エントリアドレス領域内のＩＡレベ
ル２エントリのアドレスを表わす部分は、ＩＡレベル２
０−０〜Ｒ２，２２１０〜２２２０の読出し内容のＩＡ
レベルｌエントリ内のＩＡレベル２エントリのアドレス
と比較され、その比較結果がともに一致したか否かが、
比較回路２２３０〜２２４０の出力となる。この比較回
路２２３０〜２２４０の出力は、ＩＡレベル２制御回路
２２５０に入力され、ＩＡレベル２ヒツト情報２２６０
として出力される。

ＩＡレベルＮ、２３００もＩＡレベル２．２２００と同
様にしてＩＡレベルＮヒツト情ｆＩｉ２３６０を出力し
、データ部２４００は、カラム索引アドレス２３０１に
よりデータ部ロー−０〜ＲＮ、２４１０〜２４２０を索
引して得た読出し出力を、ＩＡレベルＮヒツト情報でそ
の選択が制御されるセレクタ２４３０を介して、出力デ
ータ２４４０として出力する。

本発明によるバッファメモリ装置は、前述のように、イ
ンデックス部をいくつかのレベルに分割し、上位レベル
のＩＡのカラム数、ロー数を、下位レベルのＩＡのカラ
ム数、ロー数より少なく構成することにより、インデッ
クス部全体のインデックスメモリ記憶容量、比較回路内
のゲート量を低減することができる。

前述のように構成されたバッファメモリ装置において、
８亥バツフアメモリ装置がアクセスされた場合、そのア
クセスアドレスがインデックス部に登録されていない場
合、例えば、ＩＡレベルｊ（ｌ≦ｊ）に登録されていな
かった場合、リプレースによって、登録から無くなるエ
ントリのポインタを持つＩＡレベル（ｊ＋１）のエント
リを全て無効化する必要がある。さらに、これによって
無効化された！Ａレベル（ｊ　＋　１）のエントリのポ
インタを持つＩＡレベル（ｊ＋２）のエントリを全て無
効化する必要があり、この操作は、最下位レベルの１八
レベルＮまで続ける必要がある。

最下位レベルであるＩＡレベルＮが登録されていなかっ
た場合は、登録されていたＩＡレベル（Ｎ−１）のエン
トリのポインタと、そのエントリの表わすアドレス領域
内の登録を行うべきアドレスをＩＡレベル（Ｎ−１）に
登録すればよい。

次に、本発明の一実施例の詳細を第１図〜第４図により
説明する。

本発明によるバッファメモリ装置の一実施例は、第３図
に示すように、バッファメモリデータ部１９０と、バッ
ファメモリインデックス部１８０とにより構成され、外
部からの入力線として、読出しアドレス線１０００．制
御線６００、古込みデータ線１１００を備え、外部への
出力線として、出力データ線９００、出力データが有効
であることを示すアドバンス［１２００を備えている。

バッファメモリインデックス部１８０は、インデックス
メモリ部２００とインデックス制御部１２０とにより構
成されている。

インデックスメモリ部２００は、第１図に示すように、
メモリであるＩＡレベルｌロー０．１゜ＩＡレベル２０
−θ〜７、比較回路、組合わせ回路等から構成され、イ
ンデックス制御部１２０は、第２図にその概略を示すよ
うに、状態を記憶する図示しないフリップフロップを含
む制御回路１２１、メモリを含むＬＲＵ１２３，１２４
、その他セレクタ等の組合わせ回路等を備えて構成され
る。

インデックスメモリ部２００からインデックス制御部１
２０へは、ヒツト情ｆｌ＆’１３００が設けられ、また
、インデックス制御部１２０からインデックスメモリ部
２００へは、制御アドレス線７００及びインデックスメ
モリ部制御線４００が設けられている。

バッファメモリデータ部１９は、データ読出し時に、読
出しアドレス綿１０００とデータ部制御線５００によつ
°ζ制御され、デーク古込み時に、書込みアドレス線８
００、データ部制御線５００゜書込みデータ線１１００
によって制御される。

第１図に示すインデックス部１８０は、第５図（Ａ）に
より説明した例で、Ｎ＝２とした場合、すなわち、２階
層の構造を有している。このインデックス部１８０に印
加される１〜５３ビツトのアドレス信号は、第４図に示
すように分割されて使用される。すなわち、ビット１〜
３５は、ＩＡレベルｌのメモリ内容、ビット３６〜４０
は、■へレベル１のカラム索引アドレス、ビット３６〜
４５は、ＩＡレベル２のメモリ内容、ビット４６〜５３
は、ＩＡレベル２のカラム索引アドレスである。

第１図に示すインデックスメモリ部１８０において、Ｉ
Ａレベルｌは、ロー数２、カラム索引アドレスビットが
ビット３６〜４０、カラム数３２であり、メモリの内容
は、アドレスビット１〜３５とエントリの有効性を示す
■ビットとから成る。

ＩＡレベル２は、ロー数８、カラム索引アドレスビット
がビット４６〜５３、カラム数２５６であり、メモリの
内容は、２つの部分から成る。その一方は、ＩＡレベル
ｌのあるエントリのポインタとして、ロー０かロー１か
を示すロ一番号用の１ビツトと、カラムアドレスを示す
アドレスビット３６〜４０であり、他方は、ポインタが
示すＩＡレベルｌエントリの示すアドレス空間内の■へ
レベル２エントリーが属するアドレス空間を表わすため
の部分としてのアドレスビット４１〜４５と、エントリ
の有効性を示すｖビットである。第１図では、ＩＡレベ
ル２のローとして、ロー０とローフのみが示され、ロー
１からロー６は省略されている。

第３図において、インデックスメモリ部１２０、インデ
ックス制御部２００及びデータ部１９０間を接続してい
る入出力線２００，３００，４００゜５００．６００，
７００，８００は、夫々東線であり、第１図、第２図で
は、これらがいくつかの入出力線で表わされており、入
出力線２００に相当するものは、２０１〜２９９の番号
を、入出力線９００に相当するものは、９０１〜９９９
の番号を持つように夫々に対応した番号が付与されて示
されている。

第１図に示すように、ヒツト情報線３００は、３つのグ
ループに分けられており、第１のグループは、ＩＡレベ
ルｌのヒツト情報を示す！へレベル１ヒツトロー〇情ｆ
ｉ線３１０．ＩＡレベルｌヒツトロー１情報線３１１で
ある。第２のグループは、ＩＡレベル２のヒツト情報を
示すＩＡレベル２ヒツトローＯｔｉｌ＆５１３２０〜Ｉ
Ａレベル２ヒツトローフ情報線３２７であり、また、第
３のグループは、ＩＡレベル１．ＩＡレベル２の全体の
ヒツト情報を示すＩＡヒツトロー０情報線３３０〜ＩＡ
ヒツトローフ情報線３３７である。

制御アドレス線７００は、第１図に示すように制御アド
レス線７０１〜７５３より成り、インデックスメモリへ
の古込みや、無効化したいエントリを捜し出すために用
いられる。読出しアドレス線１００１−１０５３と制御
アドレス線７０１〜７５３は、セレクタ２０１でアドレ
スセレクト線４７０によっていずれか一方が選択され、
アドレス１〜５３として出力される。ＩＡレベルｌロー
０書込信号４８０．１Ａレベル１０−ｌ＠込信号４８１
と、ＩＡレベル２０−〇四送込信号４９０〜ＩＡレベル
２０７書込信号４９７は、夫々に対応するメモリへの書
込みを行う場合に°ｌ”となる、エントリ有効表示信号
４７１は、データ続出し時とインデックスメモリ書込み
時に用いられる。

ロー表示信号４７２は、ＩＡレベル１のローを表示し、
ＩＡレベル２ヒツトロー０情１１線３２０〜ＩＡレベル
２ヒツトローフ情報線３２７へのヒツト情報を検出する
場合と、ＩＡレベル２のメモリである！Ａレベル２０−
０．２２０〜ＩＡレベル２０−７．２２７への書込み時
に用いられる。

第３図に示す外部からの制御線６００は、第２図に示す
ように、バッファ読出しリクエスト線６６０、全エント
リ無効化信号線６７０、該当エントリ無効化信号６８０
の３つの信号線から成り、その２つ以上が同時にａｔ　
ｌ　ｔｔとなることはない。

ＩＡレベルｌヒツトロー〇情報線３１０．１Ａレヘルｌ
ヒツトロー１ｔｉＩｔｌｖＡ線３１１ドアトレス３６〜
４０とは、２０−ＬＲＵ１２３に入力され、この２０−
ＬＲＵ１２３は、ＩＡレベル！リプレースロー０（１１
５０、ＩＡレベル１リプレースロー１信号１５１を出力
する。２０−ＬＲＵ１２３の動作は公知のものであり、
その説明は省略する。

ｌ八ヒツトロー〇情報線３３０〜ＴＡヒットロー７情報
線３３７の情報とアドレス４６〜５３とは、８Ｏ−ＬＲ
Ｕ１２４に入力され、コノ８０−　ＬＲＵ１２４は、Ｉ
Ａレベル２リプレースロー０信号１３０〜ＩＡレベル２
リプレースロー？（８号１３７を出力する。８０−ＬＲ
Ｕ１２４の動作、構成は公知であり、その説明は省略す
る。ＩＡレベル２ヒツトロー０情報線３２０〜ＩＡレベ
ル２ヒッ）　情ｆＤ線３２７は、ＯＲ回路に接続され、
このＯＲ回路は、■Δレベル２ヒツト情報１６０を出力
する。

ＩＡヒツトロー０情報線３３０〜ｌ八ヒツトローフ情報
線は、ＯＲ回路にも接続され、このＯＲ回路は、ＩＡヒ
ツト情ｔｕ　ｌ　６１を出力する。ＩＡレベル２書込み
選択信号１４１〜１４３は、同時に２つ以上がｔｔ　１
”となることはな（、ＩＡレベル２書込信号イネーブル
１４Ｇがｔａ　１　ｔｔのとき有効となる。セレクタ１
２２は、これらの信号に基づいて、ＩＡレベル２リプレ
フスロー〇信号１３０〜ＩＡレベル２リプレースローフ
信号１３７、ＩＡレベル２ヒツトロー０情ｆａ線３２０
〜ＩＡレベル２ヒツトローフ情報線３２７．ＩＡヒツト
ロー〇情報線３３０〜ＩＡヒツトローフ情報線３３７を
選択する。

次に、本発明の実施例の動作を複数の動作モード毎に説
明する。

（１）バッファメモリ読出しの場合バッファ読出しリクエスト綿６００のリクエスト１３号
がｔｔ　１　ｔｔとなり、制御回路１２１を介してアド
レスセレクト線４７０に与えられる信号により、セレク
タ２０１は、読出しアドレスｖＡ１００１〜１０５３を
選択する。アドレスビット３６〜４０は、ＩＡレベルロ
ー０．２１０．ＩＡレベルロー１．２１１を索引する。

この結果読出されたアドレスビット１〜３５と続出アド
レスとして与えられたアドレスビット１〜３５とは、比
較回路２３０．２３１で比較され、この比較結果と読出
されたＶビットとがアンドゲートＡを介して、ＩＡレヘ
ル１ヒツトロー信号として、ＩＡレベル１ヒツトロー０
１ｆＷ＆ｌ　ｔ　ｏ、Ｉ　Ａレベル１ヒツトローｌ情報
線３１１に出力される。読出しアドレスビット４６〜５
３は、ＩＡレベル２０−０．２２０〜ＩＡレベルスロー
７．２２７を索引する。この結果読出されたアドレスビ
ット３６〜４０と読出しアドレスとして与えられたアド
レスビット３６〜４０とは、比較回路２５０〜２５７で
比較され、一方、読出されたアドレスビット４１〜４５
と読出しアドレスとして与えられたアドレスビット４１
〜４５と読出しアドレスとして与えられたアドレスビッ
ト４１〜４５とが比較回路２６０〜２６７で比較される
。さらに、続出されたロ一番号によって、セレクタ２７
０〜２７７は、ＩＡレベル１ヒツトロー〇情報線３１Ｇ
、ＩＡレベル１ヒツトロー１情報線３１１のヒツトロー
情報を選択し、この選択結果と、比較回路２５０〜２５
７、比較回路２６０〜２６７の比較結果と、読出された
Ｖビットとがアンド回路へでアンドされ、ＩＡヒツトロ
ー〇情報線３３０．１Ａヒツトローフ情報線３３７にヒ
ツトロー情報として出力される。このＩΔヒツトロー〇
情報線３３０〜ＩＡヒツトローフ情報線３３７の信号は
、エンコーダ１２５で■＾ヒツトローＮｏ（Ａ分線５６
０〜５６２上にエンコードされ、データ部１９０に与え
られるアドレス線１０４６〜１０５３で与えられる読出
しアドレスビット４６〜５３によりデータ部１９０より
読出された８０−のデータをセレクトする。セレクトさ
れた読出しデータは、出力データ線９００に出力される
。ＩＡヒツトロー０情報線３３０〜ＩＡヒツトローフ情
報線３３７の信号は、同時にＯＲ回路を介してＩＡヒツ
ト信号１６１となり制御回路１２１に入力される。この
ＩＡヒツト信号１６１が１１１　Ｉｎの場合、制御回路
１２１は、１２００を”１”として、出力データ線９０
０が有効であることを示ず、２０−ＬＲＵ１２３．８０
−ＬＲＵ１２４は更新される。

（２）ＩＡレベルｌが２０−ともヒツトしなかった場合
。

この場合、バッファメモリ装置にヒツトしなかったケー
スを登録する。

２０−ＬＲＵ１２３が出力するＩＡレベル１リプレース
ロー１３号１５０．１５１により、制御回路１２１は、
ＩＡレベル１０−〇書込信号４８０゜ＩＡレベル１０−
１ｉｆｔ込イε号４８１を出力する。

アドレスセレクト線４７０上の信号は、セレクタ２０１
に制御アドレス線７０１〜７５３を選択させる。この制
御アドレス線７０１〜７５３は、バッファメモリ読出し
時の読出しアドレス１００１〜１０５３と同じものであ
る。エントリ有効表示信号４７１は、Ｉｔ　１”となっ
ている、これにより、ＩＡレベルｌロー０．　１占込信
号４８０．４８１の指定するローで、アドレスビット３
６〜４０が示すカラムに、アドレスビット１〜３５とエ
ントリ有効表示信号が書込まれ、ＩＡレベル１への登録
が終了する。その後、ＩＡレベルｌのリプレースされた
エントリのポインタを有するＩＡレベル２エントリを無
効化する必要があるが、この動作については、後に動作
モード（６）で述べる０次にＩＡレベル２への登録を行
う。ＩＡレベルｌへの登録の場合と同様に、ｔ６レベル
２０−〇〜７書込信号４９０〜４９７で指定するローで
、アドレスビット４６〜５３が示すカラムに、２０−Ｌ
ＲＵ１２３の出力するＩＡレベル１リプレースロー０．
１（８号１５０〜１５１をエンコードして得られたロー
表示信号４７２、アドレスビット３６〜４０、アドレス
ビット４１〜４５及び”ｌ　ａｔであるエントリ有効表
示信号４７１が登録される。

さらに、バッファメモリデータ部１９０は、バッファメ
モリ書込信号５７０として”１　ｔｔが与えられ、バッ
ファメモリ書込みローＮｏ信号５７０〜５７２により指
定されるローで、アドレスビット４６〜５３が指定する
カラムに書込みデータ線ｔｔｏｏの内容が登録される。

（３）ＩＡレベルｌがヒツトしてＩＡレベル２がヒツト
しなかった場合。

この場合、ＩＡレベル２とバッファメモリデータ部への
登録を行う、アドレスセレクト線４７０上の信号は、セ
レクタ２０１に制御アドレス線７０１〜７５３を選択さ
せる。この制御アドレス線７０１〜７５３は、バッファ
メモリ読出し時の読出しアドレスと同じものである。エ
ントリ有効表示信号４７１は、Ｉｔ　Ｉ　Ｉｔとなって
おり、ロー表示信号４７２は、ＩＡレベル１ヒツトロー
０．１情報線３１０．３１１の内容をエンコードしたも
のである。ＩＡレベル２０−Ｏ〜７書込信号４９０〜４
９７が指定するローで、アドレスビット４６〜５３が示
すカラムに、ロー表示信号４７２、アドレスビット３６
〜４０．アドレスビット４１〜４５、エントリ有効表示
信号４７１が書込まれる。

さらに、バッファメモリデータ部１９０は、バッファメ
モリ書込信号５７０としてＩｆ　１１′が与えられ、バ
ッファメモリ書込みローＮｏ信号５７０〜５７２により
指定されるローで、アドレスビット４６〜５３が指定す
るカラムに、書込みデータ線１１００の内容が登録され
る。

（４）バッファメモリ装置に登録されているエントリを
全て無効にする場合。

この場合、次の２通りの処理がある。すなわち、第１は
、ＩＡレベル２０−〇〜７．２２０〜２２７のＶビット
を全てＩｔ　Ｏ１１にする処理であり、第２は、ＩＡＩ
ｚベル２０−ｏ　〜７．２２０〜２２７（７）Ｖｌ：”
ットを全てＩｔ　ＯＩｆとするとともに、ＩＡレベル１
０−０．１．２１０，２１１（７）Ｖビットを全て”Ｏ
ｔｔにする処理である。

（５）バッファメモリ装置に登録されているエントリの
うち、指定されたアドレスのものを無効化する場合。

この場合、読出しアドレス線１００１−１０５３が無効
化すべきアドレスを示している。アドレスセレクｔ４ｊ
ｉ１４７０上の信号は、セレクタ２０１に読出しアドレ
ス線１００１〜１０５３を選択させる。前述した動作モ
ード（１）のバッファメモリ読出しの場合と同様にして
、ＩＡヒツトロー〇〜７情報線３３０〜３３７上に！Ａ
ヒツトロー情報が求まり、この結果骨られるＩＡヒツト
信号１６１が′０°°であれば、無効化すべきエントり
は存在しなかったことを示す。ＩＡヒツト１３号１６１
が゛ｌ″であれば、ＩＡレベル２書込み選択信号１４２
が１°ｌ”、ＩＡレベル２書込信号イネーブル１４０が
Ｉｆ　Ｉ　Ｉｔとなって、ＩＡヒツトロー〇〜７情報線
３３０〜３３７上の信号が、ＩＡレベル２０−θ〜７８
込信号４９０〜４９７とされ、エントリ有効表示信号４
７１が９１０　ＦＴとなる。制御アドレス線７０１〜７
５３は、無効化指定アドレスを表わし、アドレスセレク
ト線４７０は、セレクタ２０１に制御アドレス線７０１
〜７５３を選択させる。そして、■へレベル２０−０〜
７．２２０〜２２７は、ＩＡレベル２０−０〜７古込み
１３号４９０〜４９７で指定されるローで、アドレスビ
ット４６〜５３が指定するカラムにデータが書込まれる
。

（６）ＩＡレベルｌのリプレースに伴い、該ｌＡレベル
ｌエントリへのポインタを持つＩＡレベル２エントリの
無効化を行う場合。

この場合、ＩＡレベル２エントリに登録されているＩＡ
レベル１エントリへのポインタを、リプレースされたＩ
Ａレベル１エントリのポインタと比較して、−敗すると
そのＩＡレベル２エントリを無効化するという扼作を、
ＩＡレベル２の全エントリについて行う必要がある。そ
のため、Ｉへレベル２のカラムアドレスのビット４６〜
５３で表わされる００００００００．０００００００１
゜・・・・・・１１１１１１１１の２５６通りについて
前述の操作が行われる。以下その動作の詳細を説明する
。

リプμ、−スさたＩＡレベルｌエントリのポインタであ
るアドレスビット３６〜４０とロ一番号とは、制御アド
レス線７５６〜７４０と、ロー表示信号４７２で表わさ
れる。また、’ｌｌａ制御アドレス線７４１〜７４５は
、ＩＡレベル２エントリのカラムを指定する。アドレス
セレクト線４７０上の信号は、制御アドレス線７０１〜
７５３を選択する。

この制御アドレス線７０１〜７５３のアドレスビット４
６〜５３で、ＩＡレベル２０−θ〜７．２２０〜２２７
が続出され、読出されたロ一番号は、比較回路２４０〜
２４７でロー表示信号４７２と比較される。また、アド
レスビット３６〜４０は、比較回路で比較される。これ
らの比較結果とＶビットとは、アンド回路Ａを介して、
■へレベル２ヒツトローθ〜７情報線３２０〜３２７に
接続され、ＩＡレベル２ヒツトロー情報として出力され
る。これらの情報は、オア回路を介してＩＡレベル２ヒ
ツト信号１６０とされるが、この！へレベル２ヒツト信
号１６０がｔｔ　Ｏｔｔであれば、無効化すべきエント
リがこのカラムには存在しないことを意味し、次のカラ
ムについての比較検出を前述と同様に行う、ＩＡレベル
２ヒツト信号１６０が１′！”であれば、ＩＡレベル２
占込み選択信号１４１が”１”、ＩＡレベル２書込み信
号イネーブル１４０が”１″となって、■へレベル２ヒ
ツトロー〇〜７情報線３２０〜３２７がＩＡレベル２０
−〇〜７書込み信号４９０〜４９７となり、エントリを
効表示信号４７１は°１０１′にされる。制御アドレス
線７４６〜７５３の信号は、無効化するカラムを表わし
、アドレスセレクト線４７０は、制御アドレス＆ｉ！７
０１〜７５３を選択させているので、ＩＡレベル２０−
θ〜７＠込信号４９０〜４９７が指定するローで、制御
アドレス線上のアドレスビット４６〜５３で指定される
カラムは、無効表示付データが書込まれる。さらに、次
のカラムについて、順に前述と同様の処理をカラムアド
レスの全てにらいて２５６回続、この動作を終了する。

前述のような本発明の実施例によれば、従来技術に比較
して、インデックス部におけるメモリの記憶容量を減少
させることができ、また、比較回路のゲートｆｆｌを減
少させることができる。以下、これについて具体的に説
明する。

まず、メモリ容量についてみると、本発明の実施例にお
いて、ＩＡレベル１のメモリの記憶容量は、（３５＋　
１）ビット×２５カラム×２０−＝２．３０４ビツトで
あり、ＩＡレベル２のメモリの記憶容量は、（１＋５＋
５＋１）ビット×２８カラム×８０−＝２４５７６ビツ
トであり、合ａｔ２６８８０ビットである。この本発明
の実施例に対し”ζ、第７図及び第８図により説明した
セットアソシアティブ方式の従来技術の場合、本発明実
施例と同様に８０−構成であるが、ＩＡのメモリの記憶
容■は、（４５＋　１）ビット×２８カラム×８０−＝
９４　、２０８ビツトである。このように、本発明の実
施例は、従来技術に比較して、インデックス部のメモリ
記憶容量が、約３．５分の１で済むことになる。

また、インデックス部の比較回路についてみると、本発
明の実施例は、ＩＡレベルｌが３５ビットの比較回路を
２個必要とし、ＩＡレベル２が５ビツトの比較回路を１
６個、１ビツトの比較回路を８個必要とする。従来技術
の場合、４５ビツトの比較回路を８個必要としている。

一般に、Ｍビットの比較回路のゲート量は、１ビツトの
比較回路のＭ倍となるので、これに基づいて計算すると
、本発明の実施例における比較回路に必要なゲート量は
、従来技術の場合の約２．３分の１で済むことになる。

第６図は本発明の他の実施例の構成を示す概略ブロック
図である。

第６図に示す本発明の他の実施例は、２つのバッファ装
置におけるインデックス部を２階層に分割して構成し、
ＩＡレベルｌを２つのバッファ装置で共有するように構
成されている。すなわち、第６図において、一方のバッ
ファ装置は、インデックス部として、ＩＡＬｚベアＬ、
１．３１００．１Ａレベル２分岐１．３２００を有し、
このインデックス部とデータ部分岐１．３３００とによ
り構成され、他方のバッファ装置は、インデックス部と
してＩＡレベル１．３１１０．　　ＩＡレベル２分岐２
．３４００を有し、このインデックス部とデータ部分岐
２．３５００とにより構成される。そして、両バッファ
装置は、インデックス部のＩＡレベル１　、３１００を
共通に使用する。第６図に示す実施例は、２つのバッフ
ァ装置のインデックス部を２階層に分割したものとして
説明したが、本発明は、バッファ装置５がさらに多数と
なってもよく、また、インデックス部の分割数をさらに
大きくしてもよいことはいうまでもない、このように、
複数のバッファ装置のインデックス部を複数の階層に分
割し、その上位階層を複数のバッファ装置で共有するこ
とにより、バッファ装置全体として、さらに、インデッ
クス部のメモリ容量と比較回路のゲート量を減少させる
ことができる。

前述の本発明の実施例は、バッファ記憶装置に本発明を
適用したものとしたが、本発明は、例えは、多階層構造
を有する記憶装置を構成する１つの階層の記憶装置であ
って、記憶部に登録されているエントリを記憶するイン
デックス部を備えるどのような記憶装置にも適用するこ
とができる。

〔発明の効果〕

以上説明したように、本発明は、バッファ装置等のイン
デックス部をアドレスで索引、構成する場合、上位のア
ドレスビットはど大きな連続するアドレス領域を指定で
きるという性質を利用しており、インデックス部を複数
の階層に分割して構成した場合に、上位階層のインデッ
クス部はどカラス数とロー数を減らす構成にすることが
可能となる。

このような本発明によれば、バッファ装置等におけるイ
ンデックス部のメモリ容量と比較回路のゲート量を低減
することができる。さらに、情報処理装置が、複数のバ
ッファ装置を有する場合、これらのバッファ装置のイン
デックス部を多階層に構成し、上位階層をお互に共有す
ることにより、全体のインデックス部のメモリ容量と比
較回路のゲート量をさらに低減することが可能となる。

あるいは、インデックス部のメモリ容量と比較回路のゲ
ート量を同じにして、大容量のバッファ装置とすること
も容易である。

【図面の簡単な説明】

第１図は本発明の一実施例のインデックスメモリ部の構
成を示すブロック図、第２図は本発明の一実施例のイン
デックス制御部の構成を示すブロック図、第３図は本発
明の一実施例のバッファメモリ装置の全体構成を示すブ
ロック図、第４図は本発明の一実施例におけるアドレス
ビットの分割を説明する図、第５図（Ａ）は本発明の詳
細な説明するバッファメモリ装置の概略構成を示す図、
第５図（Ｂ）はアドレス領域の包含関係を説明する図、
第６図は本発明の他の実施例の構成を示す概略ブロック
図、第７図は従来技術によるバッファ装置の構成例を示
すブロック図、第８図は従来技術におけるアドレスビッ
トの分割を説明する図である。１８０．４１００・・・・・・バッファメモリインデッ
クス部、２００・・・・・・インデックスメモリ部、１
２０・・・・・・インデックス制御部、１９０．４２０
０・・・・・・バッファメモリデータ部。第３図第４図アドレスと、トＩＡレベル２のカラム索ち１第５図（Ｂ）

Claims

【特許請求の範囲】１、データ部と、該データ部に登録されているエントリ
を記憶するインデックスメモリ及び外部からのアクセス
要求との比較を行う比較回路より成るインデックス部と
より構成されるバッファ機能を有する装置を備える情報
処理装置において、前記インデックス部を複数の階層に
分割して構成したことを特徴とする情報処理装置。２、前記インデックス部を構成する複数の階層の夫々は
、異なるアドレスビットで索引され、異なるロー数で構
成されることを特徴とする特許請求の範囲第１項記載の
情報処理装置。３、前記インデックス部を構成する複数の階層のうち、
最上位階層のインデックスメモリは、各エントリの属す
る領域のアドレスを格納しており、最上位階層でないあ
る階層のインデックスメモリは、１つ上位の階層のエン
トリのいずれかのエントリを指すポインタと、１つ上位
の階層のエントリの示す領域のどこの領域かを示すアド
レスとを格納しており、最下位階層のインデックスメモ
リに格納されている各エントリは、データ部の各エント
リと対応していることを特徴とする特許請求の範囲第１
項または第２項記載の情報処理装置。４、前記バッファ機能を有する装置は、複数のデータ部
を備え、インデックス部の上位階層を複数のデータ部が
共有していることを特徴とする特許請求の範囲第１項、
第２項または第３項記載の情報処理装置。