JPH0438014B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理システムの高速緩衝記憶機
構（すなわちキヤツシユ）に関し、さらに詳しく
言えば、キヤツシユ間のデータ転送、およびキヤ
ツシユと主記憶装置と処理ユニツトとの３者相互
間のデータ転送を高速に行うことのできるデータ
処理システムに関するものである。

［従来技術］ データ処理システムの動作を改善するため、従
来からキヤツシユと呼ばれる高速緩衝記憶機構が
使用されてきた。複数のキヤツシユが具備されて
いるようなシステムも幾つか考えられている。

米国特許第4141067号は、各CPUが各自のキヤ
ツシユを有するようなマイクロプロセツサシステ
ムについて記載するものである。このシステムで
はバツフアデータに対して、各キヤツシユとその
CPUとの間に独立したラツチが設けられている。
ただしこのシステムでは複数のキヤツシユ間での
転送は行われない。

米国特許第4144566号は、多数の基本的なプロ
セツサが並列的に接続された並列式プロセツサに
ついて記載するものである。基本的なプロセツサ
の各々は、各自、通常の記憶ユニツトと小容量の
高速記憶ユニツトを有している。これらの高速記
憶ユニツトは所望の並列処理ができるように相互
接続されている。ただしこのシステムでは高速記
憶ユニツト相互間または選択可能な高速記憶ユニ
ツトと単一の共通主記憶装置との間のデータ転送
は行われない。

米国特許第4228503号は、リクエスタの各々が
各自専用のキヤツシユを有するような多重リクエ
スタについて記載するものである。各リクエスタ
はデータを得るために各自のキヤツシユをアクセ
スするだけでなく、他の全てのキヤツシユをアク
セスして、そのリクエスタが自分のキヤツシユに
書き込んだのと同じ特定のデータワードが自分の
ものでないキヤツシユにあればそれを無効化す
る。しかしながら、リクエスタは自分のものでは
ない他のキヤツシユからはデータを得ることはで
きず、キヤツシユ相互間のデータ転送も行われな
い。

米国特許第4354232号は、キヤツシユ、主記憶
装置、およびCPUの相互間に特定のバツフアス
テージを設けて、読取りデータ転送コマンドまた
は書込みデータ転送コマンドとその関連データを
記憶するようにしたシステムについて記載するも
のである。このシステムは融通性のあるデータ転
送を可能にするが、そのために別のバツフアユニ
ツトと制御論理が必要となる。

IBMテクニカルデイスクロージヤーブレテン
第21巻第６号（1978年11月）の第2468頁ないし第
2469頁に記載された“第２レベルキヤツシユを備
えたデータ処理システム”と題する論文は、２つ
のプロセツサと、その各プロセツサと共有主記憶
装置との間に２レベルキヤツシユと、を有するよ
うなデータ処理システムに関するものである。

また、IBMテクニカルデイスクロージヤーブ
レテン第23巻第7A号（1980年12月）の第2915頁
ないし第2917頁に記載された“高性能プロセツサ
のためのシステムキヤツシユ”と題する論文は、
各自専用のキヤツシユを備えた複数のプロセツサ
とそうした複数の専用キヤツシユと主記憶装置と
の間に独立したレベルの共通システムキヤツシユ
と、を有するようなデータ処理システムに関する
ものである。

上記２つの論文は、いずれも、キヤツシユの内
部的な構成、およびバスと回路との相互接続につ
いて記載するものではない。

［発明が解決しようとする問題点］ 以上説明したように複数のキヤツシユを有する
データ処理システムにおけるキヤツシユ間でのデ
ータ転送能力、及び、キヤツシユと主記憶装置と
プロセツサとの３者相互間でのデータ転送能力
は、従来技術はいずれも十分なものとは言えな
い。

従つて本発明の目的は従来の複数のキヤツシユ
を有するデータ処理システムにおけるデータ転送
能力を改善することにある。

［問題点を解決するための手段］ 上記目的は、以下のような構成によつて達成さ
れる。すなわち、 プロセツサ、主記憶装置、および第一レベルの
L1キヤツシユと、これより低いレベルのL2キヤ
ツシユを含み、前記キヤツシユの各々に１組の入
力手段および１組の出力手段を設け、前記L1、
L2キヤツシユ相互間のデータ転送、および前記
プロセツサと前記主記憶装置と前記キヤツシユと
の３者相互間のデータ転送を行うデータ処理シス
テムにおいて、 前記L1、L2キヤツシユは、Ｍバイト幅のキヤ
ツシユラインを有し、 前記L1キヤツシユは、前記Ｍをメモリ回路毎
にアクセスされるバイト数Ｐで割つた値Ｎに等し
いＮ個のメモリ回路アレーを有し、更に前記L1、
L2キヤツシユの間で前記Ｍバイト幅のデータを
送信、受信するために、前記入力手段及び出力手
段は各々Ｍバイトの幅を有し、 前記L2キヤツシユは、前記Ｍをメモリ回路毎
にアクセスされるバイト数Ｙで割つた値Ｘに等し
いＸ個のメモリ回路のアレーを有し、更に前記
L1、L2キヤツシユの間で前記Ｍバイト幅のデー
タを送信、受信するために、前記入力手段及び出
力手段は各々Ｍバイトの幅を有し、 前記L1キヤツシユの出力手段を前記L2キヤツ
シユの入力手段に接続するＭバイト幅の第一の接
続手段と、前記L2キヤツシユの出力手段を前記
L1キヤツシユの入力手段に接続するＭバイト幅
の第二の接続手段とを含み、前記L1キヤツシユ
とL2キヤツシユとを接続するキヤツシユ間バス
と、 前記第一、第二の接続手段のバイト幅Ｍを分割
したバイト幅Ｗを有し、前記L1、L2キヤツシユ
の各入力手段と前記主記憶装置とを接続する、主
記憶データ・バスと、 前記L1、L2キヤツシユの出力手段に接続され
た前記Ｍバイト幅の少なくとも一つの出力デー
タ・バスと、 前記少なくとも一つの出力データ・バスを介し
て前記L1、L2キヤツシユの出力手段に接続され、
バイト幅Ｗに分割されたデータ・ブロツクを前記
プロセツサや前記主記憶データ・バスにシーケン
シヤルに供給する第一のコンバータ手段と、 前記Ｍバイトのデータ・ブロツクの少なくとも
一つをストアするために、前記出力データ・バス
に接続された少なくともＭデータバイトの能力を
有する、レジスタ・アレイ手段と、 前記レジスタ・アレイ手段内にストアされた前
記Ｍバイト幅のデータ・ブロツクを分割して、前
記プロセツサや前記主記憶データ・バスにシーケ
ンシヤルに供給するために、前記レジスタ・アレ
イ手段に接続された第二のコンバータ手段とを備
え、 前記L1、L2キヤツシユの一回のアクセスで、
前記Ｍバイト幅のデータを前記L1キヤツシユと
L2キヤツシユの間で効率的に転送することを特
徴とするデータ処理システム。

各々のキヤツシユを以上のような構成にすれ
ば、複数のキヤツシユ、特に階層の異なる複数の
キヤツシユ間で大量のデータブロツクの転送を１
回のキヤツシユサイクルで実行でき、データ転送
速度が大幅に向上する。また、プロセツサと主記
憶装置とキヤツシユとの３者相互間のデータ転送
は、余分な記憶サイクルを必要とせずに直接に行
うことができる。

［実施例］ (A) 記憶システムのデータの流れ 第１図は本発明に基づく記憶システムの実施例
の構成を示す図である。図中実線で示す矢印はデ
ータの流れを表わし、破線で示す矢印は制御デー
タの流れを表わす。なお（ ）内に示す数字は、
その線の容量をバイト数で表わしたものである。
プロセツサ１１は記憶制御ユニツト１５によつて
主記憶ユニツト１３に接続される。プロセツサ１
１に対しオペランドおよび命令の可用性を高める
ため、２つのキヤツシユ１７，１９が設けられて
いる。図のように、キヤツシユを２レベルの階層
で構成すると可用性はさらに改善される。キヤツ
シユを２レベルの階層で構成する場合、主記憶ユ
ニツト１３のレベルは最も高いレベル３（Ｌ３）
である。レベル１（Ｌ１）のキヤツシユ１７を制
御するキヤツシユ制御２１、およびレベル２（Ｌ
２）のキヤツシユ１９を制御するキヤツシユ制御
２３がそれぞれのキヤツシユに対して設けられ、
これらは主記憶ユニツト１３に接続される。

本発明はキヤツシユの内部的な接続および複数
のキヤツシユの相互接続に関する。

レベル１のキヤツシユ１７は64Kバイトの記憶
容量を有し、レベル２のキヤツシユ１９は1Mバ
イトの記憶容量を有する。すなわち、レベル２は
レベル１の16倍の記憶容量を有する。データは16
バイトのバス２５を介して主記憶ユニツト１３か
ら両方のキヤツシユの入力に転送することができ
る。キヤツシユ１７からのデータは64バイトのバ
ス２７を介してキヤツシユ１９の第２入力へ転送
することができ、さらにコンバータ２９および16
バイトのバス３１を介してプロセツサ１１および
主記憶ユニツト１３にも転送できる。キヤツシユ
１９からのデータは64バイトのバス３３を介して
キヤツシユ１７の第２入力へ転送することがで
き、さらにコンバータ２９および16バイトのバス
３１を介してプロセツサ１１および主記憶ユニツ
ト１３にも転送できる。

２レベル式キヤツシユの詳細は次節で説明す
る。

バスの幅および記憶装置のサイズは使用される
システムに応じて上記以外のものも選択すること
ができる。

本発明は多重プロセツサシステムにおいても実
施することができる。多重プロセツサシステムの
場合は、全てのプロセツサと共有主記憶装置との
間に単一の共有キヤツシユグループを設けてもよ
いし、主記憶装置だけを共有化させてプロセツサ
の各々に対して独立した局所的なキヤツシユグル
ープを設けるようにしてもよい。

(B) レベル１のキヤツシユとレベル２のキヤツシ
ユとの相互接続 第２図は２つのキヤツシユ１７および１９とそ
れらの相互接続の様子を示す図である。なお図中
の（ ）内の数字はその線の容量をバイト数で表
わしたものである。２つのキヤツシユはデータ
（オペランド、命令）を64バイト単位でアクセス
できるよう構成されている。以下の説明ではこの
64バイト単位のデータのことを“ライン”ともい
う。１ラインは64バイト、すなわち、576ビツト
（１バイトは８つのデータビツトと１つのパリテ
イビツトの計９ビツトを有する）である。

レベル１のキヤツシユ１７は64Kバイトの記憶
容量を有するので、1024（すなわち1K）個のライ
ンを保持することができる。64バイトの読取りま
たは書込みを行うため１つのラインの場所を選択
するには、キヤツシユは10ビツトの情報が必要で
ある。この情報は線３５から供給される。線３５
は複数のビツトから成り、そのうちの一部のビツ
トでキヤツシユの１セツト（キヤツシユを細分し
たものの１つ）を選択し、残りのビツトでそのセ
ツト内の特定場所をアドレス指定する。これに関
しては第３図を参照して後で説明する。

キヤツシユ１７は１ライン分のデータを保持で
きる書込みラツチ３７を有する。これらの書込み
ラツチ３７にはバス３３を介してキヤツシユ１９
から（入力A′）またはバス２５を介して４回の
順次的な形で主記憶ユニツト１３から（入力Ａ）
データが選択的にロードされる。キヤツシユ１７
は１ライン分のデータを保持できる読取りラツチ
３９をさらに有する。これらの読取りラツチ３９
の内容はバス２７へ供給される（出力Ｄ）。

キヤツシユ１７は32個のICチツプで構成され
る。各チツプは256個のダブルバイトを４セツト
保持する（後述）。１ラインに関して言うと、各
チツプは１つのダブルバイトを保持する。したが
つて各チツプには１ダブルバイト（18ビツト）分
の書込みラツチ３７および１ダブルバイト（18ビ
ツト分）分の読取りラツチ３９が集積化されてい
る。

レベル１のキヤツシユ１７のアクセスタイムは
３ナノ秒以下である。

レベル２のキヤツシユ１９は1Mバイトの記憶
容量を有するので、16384（すなわち16K）個のラ
インを保持することができる。したがつてライン
の選択には14ビツトの情報が必要である。この情
報は線４１から供給される。キヤツシユ１９にお
けるラインの選択およびアドレス指定に関する詳
細は第４図を参照して後で説明する。

キヤツシユ１９も１ライン分のデータを保持で
きる書込みラツチ４３および読取りラツチ４５を
有する。これらの書込みラツチ４３にはバス２７
を介してキヤツシユ１７から（入力A″）、または
バス２５を介して４回の順次的な形で主記憶ユニ
ツト１３から（入力Ａ）データが選択的にロード
される。読取りラツチ４５の内容はバス３３へ供
給される（出力Ｂ）。

キヤツシユ１９は64個のICチツプで構成され
る。各チツプは16K個の単一バイト（セツトおよ
びサブセツトにグループ化されている）を保持す
る。１ラインに関して言うと、各チツプは１つの
単一バイトを保持する。したがつて各チツプには
１バイト（９ビツト）分の書込みラツチ４３およ
び１バイト（９ビツト）分の読取りラツチ４５が
集積化されている。

レベル２のキヤツシユ１９のアクセスタイムは
20ナノ秒以下である。レベル１に比してレベル２
の方がキヤツシユのサイズが大きいので、それだ
けアクセスタイムも長い。

コンバータ２９はキヤツシユ１７または１９か
ら64バイトのラインを受け取つて連続的な４サイ
クルに分けてこれを16バイト単位（サブラインと
もいう）でプロセツサ１１または主記憶ユニツト
１３に送る。

第２図に示すブロツク４７はＮ個のレジスタの
アレイである。各レジスタはキヤツシユ１７また
は１９からコンバータ２９に転送されたデータで
ある64バイトのラインを保持することができる。
これらのレジスタがあればキヤツシユを再度アク
セスしなくてもラインを再使用することができ
る。レジスタの出力はコンバータ３０に供給され
る。コンバータ２９および３０によりキヤツシユ
およびレジスタの並列的な読出しが可能となる。

(C) レベル１用のチツプのレイアウトおよび制御 第３図はレベル１のキヤツシユを構成する32個
のチツプの１つを示す図である。第３図ないし第
６図においては（ ）内の数字はビツト数を表わ
す。レベル１用の１つのチツプ５１は各々が256
個のダブルバイト（256×18ビツト）を記憶する
４つのアレイ５３，５５，５７および５９を有す
る。チツプ５１はダブルバイト（18ビツト）を記
憶する書込みラツチ３７′および読取りラツチ３
９′を含む。書込みラツチ３７′の18ビツトの内容
はバス６１を介して４つのアレイ全てに転送され
る。アレイからの18ビツトの内容はバス６３を介
して読取りラツチ３９′に転送される。書込みラ
ツチ３７′は外部のバス２５′（入力Ａ）およびバ
ス３３′（入力A′）に接続される。読取りラツチ
３９′は外部のバス２７′（出力Ｄ）に接続され
る。これらのバスの容量はいずれも２バイト（18
ビツト）であるが、キヤツシユ全体でみればチツ
プは32個あるので、合計64バイトの容量となる。

読取りラツチ３９′から書込みラツチ３７′にダ
ブルバイトを戻すことができるようにチツプ５１
にはフイードバツク用のバス６５が設けられてい
る。バス６５を介するフイードバツクは書込みラ
ツチ３７′への第３入力（入力AI）となる。

各アレイの256個のダブルバイトの１つを選択
するために、線６７から８アドレスビツト（AL
１）が供給されてデコーダ６９でデコードされ
る。４つのアレイ５３，５５，５７および５９の
１つを選択するために、線７２から２選択ビツト
（SL１）が供給されてデコーダ７３または７４で
それぞれデコードされる。線７１からのクロツク
信号と線７５からの書込み付勢信号（WL１）と
で書込みオペレーシヨンの間、アレイを制御す
る。読取りオペレーシヨンの場合は、４つのダブ
ルバイト（各アレイから１つずつ）が同時に転送
され、１つのダブルバイトがそのアレイのサイク
ルタイムの終りで、選択されたANDゲート(G)に
よつてゲートされる。ANDゲート(G)の選択はデ
コーダ７４の出力信号により行われる。デコーダ
７４は線７７から供給される読取り付勢信号
（RL１）で付勢される。この読取り付勢信号はア
レイの制御にも使用される。

以上のようにして線６７および線７２（これら
の線で第２図に示す線３５を構成する）から供給
される10ビツトにより、各チツプに記憶された
1024個のダブルバイトの１つを選択することがで
きる。これらの10ビツトがどのようにして所与の
アドレスから得られるかは第５図を参照して後で
説明する。

書込みラツチ３７′は３つの入力を有するので、
書込みラツチ３７′には線７９から２ビツトの制
御信号Ｗ１が供給される。これにより３つの入力
Ａ，A′、およびAIのうちの１つが選択される。
２ビツトの制御信号Ｗ１はさらに書込みラツチ３
７′を付勢する。こうして書込みラツチ３７′は選
択された入力バス上の可用な２バイトを記憶する
ことができる。

さらにもう２ビツトの制御信号WHが線８１か
ら供給される。選択された入力バス上の可用な２
バイトのうち左側のバイト、右側のバイト、また
は両方のバイトを制御信号WHで書込みラツチ３
７′へ選択的にゲートする。こうして個々のバイ
トを選択したり、異なる源からのそれぞれのバイ
トを１つのバイトペアに組立てることができる。

１ビツトの線８３から読取りラツチ３９′に読
取り制御信号Ｒ１が供給される。信号Ｒ１が活動
化されると読取りラツチ３９′は４つのアレイの
１つから読み取られたバス６３上で現に可用とな
つているダブルバイトを記憶する。

レベル１のキヤツシユ制御２１から供給される
これらの制御信号Ｗ１、WH、およびＲ１は本実
施例では重要な特徴である。というのはこれらの
制御信号を使用すればキヤツシユ（またはチツ
プ）の内部的なオペレーシヨンと外部のデータ転
送を独立して行うことができるようになるからで
ある。したがつてレベル１のキヤツシユ１７、レ
ベル２のキヤツシユ１９、および主記憶ユニツト
１３の動作速度すなわちアクセスタイムが異なる
にもかかわらず、最小の遅延ですなわち余分の記
憶サイクルを必要とせずにそうした異なるレベル
間での直接の転送が可能となる。

(D) レベル２用のチツプのレイアウトおよび制御 第４図はレベル２のキヤツシユを構成する64個
のチツプの１つを示す図である。レベル２用のチ
ツプ９１は16384（16K）個のバイト位置から成る
アレイ９３（したがつて16384×９ビツト）を有
する。チツプ９１は、更に、１バイト（９ビツ
ト）を記憶する書込みラツチ４３′および読取り
ラツチ４５′を含む。バス９５は書込みラツチ４
３′をアレイ９３に接続し、バス９７はアレイ９
３を読取りラツチ４５′に接続する。書込みラツ
チ４３′は外部のバス２５′（入力Ａ）およびバス
２７′（入力A″）に接続される。読取りラツチ４
５′は外部のバス３３′（出力Ｂ）に接続される。
これらのバスの容量はいずれも１バイト（９ビツ
ト）であるが、キヤツシユ全体でみればチツプは
64個あるので、合計64バイトの容量となる。

アレイ９３の16K個のバイトのうちの１つを選
択するために、線１０１および線１０３から12ア
ドレスビツト（Ａ１L2およびＡ２Ｌ２）が供給
され、線１０５から２選択ビツト（SL２）が供
給される。これらの線１０１，１０３、および１
０５で第２図に示す線４１を構成する。以上の14
ビツトがデコーダ１０７，１０９、および１１１
でデコードされて、個々の選択信号がアレイ９３
の１セツト（特にこれをスーパーラインという）
およびその１セツチ内の１サブセツト（１ライ
ン）を選択する。これらのアドレス／選択ビツト
がどのようにして所与のアドレスから得られるか
は第６図を参照して後で説明する。

線１１３および線１１５から書込み付勢信号
（WL２）および読取り付勢信号（RL２）がアレ
イ９３にそれぞれ供給される。

書込みラツチ４３′には線１１７から２ビツト
の制御信号Ｗ２が供給される。これにより２つの
入力Ａおよび入力A″の一方が選択される。２ビ
ツトの制御信号Ｗ２はさらに書込みラツチ４３′
を付勢する。こうして書込みラツチ４３′は選択
された入力バス上の可用な１バイトを記憶するこ
とができる。

線１１９から読取りラツチ４５に１ビツトの読
取り制御信号Ｒ２が供給される。信号Ｒ２が活動
化されると読取りラツチ４５はアレイ９３から読
み取られたバス９７上で現に可用となつている１
バイトを記憶する。

レベル２のキヤツシユ制御２３から供給され、
制御信号Ｗ２およびＲ２はオンチツプの書込みラ
ツチおよび読取りラツチと協働するこれらの制御
信号Ｗ２およびＲ２は本実施例の重要な特徴であ
る。その理由は前節の最後に既に述べた通りであ
る。

(E) レベル１のキヤツシユのアドレス指定 第５図は所与のアドレスからキヤツシユ１７用
のアドレス／選択信号がどのようにして得られる
かということを示す図である。レジスタ１２１に
27ビツトの仮想アドレスが記憶されている。下位
６ビツトでキヤツシユから64バイト（１ライン）
のうちの１バイトを選択する。他の全てのビツト
はキヤツシユ内におけるラインのアドレス指定に
使用される。

仮想記憶システムにおいてよく知られているよ
うに、最後に変換されたアドレスを記憶する目的
でデイレクトリ索引テーブル（以下DLATとい
う）１２３が設けられている。DLATは256個の
コングルエンスクラスに細分されている。ビツト
７〜14が同一であるような全て仮想アドレスは１
つのコングルエンスクラスすなわちアソシアテイ
ブセツトを形成する。したがつてこれらの８ビツ
トでDLAT内の個々のコングルエンスクラス
（または行）が選択される。各コングルエンスク
ラスは２つのエントリ１２５を有する。エントル
１２５は17ビツトの“STO”アドレスフイール
ド、７ビツトの仮想アドレスフイールド、および
これに対応して変換された15ビツトの絶対アドレ
スフイールドを含む。１つのコングルエンスクラ
スが選択されると、17ビツトの所与の“STO”
アドレスおよび仮想アドレスレジスタの上位７ビ
ツト（ビツト０〜６）が、DLAT内の２つのエ
ントリの各フイールドと比較される。これが一致
するとDLATの出力から、対応して変換された
15ビツトの絶対アドレスが送出される。

キヤツシユとそのデイレクトリをアドレス指定
するため、DLATのコングルエンスクラスとは
異なるコングルエンスクラスがさらに使用され
る。キヤツシユの場合、ビツト13〜20が同一であ
るような全ての仮想アドレスは１つのコングルエ
ンスクラスすなわちアソシアテイブセツトを形成
する。これらの８ビツトは、256個のコングルエ
ンスクラス（または行）の１つを選択するため、
レベル１のデイレクトリ１２７およびキヤツシユ
１７に転送される。デイレクトリ１２７およびキ
ヤツシユ１７はいずれも４セツトアソシアテイブ
式である。すなわち、これらは１コングルエンス
クラス（または１行）につき４つのエントリを有
する。デイレクトリ内では各エントリ１２９が15
ビツトの絶対アドレスを保持し、キヤツシユ内で
は各エントリ１３１がちようど64バイトのデータ
ラインを保持する。

DLATから供給される15ビツトのアドレスは、
デイレクトリ１２７において、選択された行の４
つの全てエントリと比較される。これが一致しな
いときは（即ちキヤツシユミスのときは）、対応
するラインをキヤツシユに取出してデイレクトリ
にそのアドレスを入れなければならない。比較結
果が一致するときは、対応するセツト（列）を識
別する２ビツトの信号がキヤツシユに転送され
て、そのセツト（列）が選択される。

ここで８アドレスビツトおよび２選択ビツトが
キヤツシユ１７の線６７および線７２でそれぞれ
可用となるので、これらを用いて32個のチツプの
各々のダブルバイトを選択することができる。こ
うして64バイトのラインが全てのチツプの読取り
ラツチに記憶され、それはバス２７上で使用可能
となる。

(F) レベル２のキヤツシユのアドレス指定 第６図は所与のアドレスからキヤツシユ１９用
のアドレス／選択信号がどのようにして得られる
かということを示す図である。仮想アドレスは既
に27ビツトの絶対アドレスに変換されているもの
とする。27ビツトの絶対アドレスはレジスタ１３
３に記憶される。27ビツトの絶対アドレスのうち
下位12ビツト（ビツト15〜26）は仮想アドレスか
ら直接得られるが、上位15ビツト（ビツト０〜
14）はDLATから得られる。後者は前述の通り
である。

絶対アドレスの下位６ビツト（ビツト21〜26）
でキヤツシユから64バイト（１ライン）のうちの
１バイトを選択する。他の全てのビツト（ビツト
０〜20）はキヤツシユ内におけるラインのアドレ
ス指定に使用される。

レベル２のキヤツシユ１９およびデイレクトリ
１３５もコングルエンスクラスに細分される。絶
対アドレスのビツト７〜15（９ビツト）でコング
ルエンスクラスを決定するので、512個のコング
ルエンスクラスを判別することができる。

デイレクトリ１３５は512個のコングルエンス
クラスに対して512個の行を有する。各行は４つ
のエントリを有する（４セツトアソシアテイブ
式）。したがつてデイレクトリ１３５内で４×512
＝2048個のデータセツトがアドレスを有すること
ができる。そうしたデータセツトの各々は、キヤ
ツシユ内の64個のチツプに記憶された８つのライ
ンから成る１つのスーパーラインである。

１スーパーラインのアドレス指定は以下のよう
にして行われる。コングルエンスクラスを決定す
る９ビツト（ビツト７〜15）がデイレクトリ１３
５内の１つの行を選択する。スーパーラインを識
別する絶対アドレスのうちビツト０〜６およびビ
ツト16〜17の９ビツトがデイレクトリ１３５に供
給されて、選択された行の９ビツトの４つのエン
トリ１３７と比較される。これが一致しないとき
は（キヤツシユミスのとき）、主記憶ユニツト１
３からの取出しとデイレクトリの更新をしなけれ
ばならない。比較結果が一致したときは（キヤツ
シユヒツトのとき）、デイレクトリ１３５の出力
から送出されるビツトペアによつて対応する列が
識別される。このビツトペアは、対応するコング
ルエンスクラス内でアドレス指定されたスーパー
ラインがキヤツシユのどこに存在するのかを判別
する。

レベル２のキヤツシユ１９は線１０１からはコ
ングルエンスクラス（キヤツシユ内では行ともい
う）を決定する９ビツトを受け取り、線１０５か
らはそのコングルエンスクラス内の１セツトすな
わち１スーパーラインを決定する２ビツトを受け
取る。

最終的にスーパーライン内で１つの64バイトの
ライン１３９を選択するため、ビツト18〜20の３
ビツトが線１０３からキヤツシユ１９に供給され
る。したがつて、合計16K個のラインから１ライ
ンを選択するため、キヤツシユ１９の入力には14
ビツトが使用可能である。キヤツシユ１９を構成
する64個のチツプの各々が選択されたラインの中
の１バイト（９ビツト）を供給するので、全体と
しては64バイトがバス３３に同時にあらわれる。

キヤツシユへの書込みの場合もアドレス指定の
機構は（読取りと）同じである。

［発明の効果］ 以上説明したように本発明によれば、１オペレ
ーシヨンサイクル内で記憶装置間の大量のデータ
ブロツクの転送が可能となる。したがつて本発明
は異なる速度およびサイズを有するキヤツシユを
含む階層システムに特に有益である。

また、大量のデータブロツクは並列的に転送さ
れるので、小量のデータブロツクを順次的に複数
回転送するようなシステムに必要であつた転送オ
ペレーシヨンは不要となる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロツク
図、第２図は第１図に示す２つのキヤツシユとそ
れらの相互接続を詳細に示すブロツク図、第３図
はレベル１のキヤツシユの構成単位である１つの
チツプを示すブロツク図、第４図はレベル２のキ
ヤツシユの構成単位である１つのチツプを示すブ
ロツク図、第５図はレベル１のキヤツシユにおい
て１ラインを選択するためのアドレス指定機構を
説明する図、第６図はレベル２のキヤツシユにお
いて１ラインを選択するためのアドレス指定機構
を説明する図である。

Claims (1)

1. 【特許請求の範囲】 １ プロセツサ、主記憶装置、および第一レベル
   のL1キヤツシユと、これより低いレベルのL2キ
   ヤツシユを含み、前記キヤツシユの各々に１組の
   入力手段および１組の出力手段を設け、前記L1、
   L2キヤツシユ相互間のデータ転送、および前記
   プロセツサと前記主記憶装置と前記キヤツシユと
   の３者相互間のデータ転送を行うデータ処理シス
   テムにおいて、 前記L1、L2キヤツシユは、Ｍバイト幅のキヤ
   ツシユラインを有し、 前記L1キヤツシユは、前記Ｍをメモリ回路毎
   にアクセスされるバイト数Ｐで割つた値Ｎに等し
   いＮ個のメモリ回路アレーを有し、更に前記L1、
   L2キヤツシユの間で前記Ｍバイト幅のデータを
   送信、受信するために前記入力手段及び出力手段
   は各々Ｍバイトの幅を有し、 前記L2キヤツシユは、前記Ｍをメモリ回路毎
   にアクセスされるバイト数Ｙで割つた値Ｘに等し
   いＸ個のメモリ回路のアレーを有し、更に前記
   L1、L2キヤツシユの間で前記Ｍバイト幅のデー
   タを送信、受信するために前記入力手段及び出力
   手段は各々Ｍバイトの幅を有し、 前記L1キヤツシユの出力手段を前記L2キヤツ
   シユの入力手段に接続するＭバイト幅の第一の接
   続手段と、前記L2キヤツシユの出力手段を前記
   L1キヤツシユの入力手段に接続するＭバイト幅
   の第二の接続手段とを含み、前記L1キヤツシユ
   とL2キヤツシユとを接続するキヤツシユ間バス
   と、 前記第一、第二の接続手段のバイト幅Ｍを分割
   したバイト幅Ｗを有し、前記L1、L2キヤツシユ
   の各入力手段と前記主記憶装置とを接続する、主
   記憶データ・バスと、 前記L1、L2キヤツシユの出力手段に接続され
   た前記Ｍバイト幅の少なくとも一つの出力デー
   タ・バスと、 前記少なくとも一つの出力データ・バスを介し
   て前記L1、L2キヤツシユの出力手段に接続され、
   バイト幅Ｗに分割されたデータ・ブロツクを前記
   プロセツサや前記主記憶データ・バスにシーケン
   シヤルに供給する第一のコンバータ手段と、 前記Ｍバイトのデータ・ブロツクの少なくとも
   一つをストアするために、前記出力データ・バス
   に接続された少なくともＭデータバイトの能力を
   有する、レジスタ・アレイ手段と、 前記レジスタ・アレイ手段内にストアされた前
   記Ｍバイト幅のデータ・ブロツクを分割して、前
   記プロセツサや前記主記憶データ・バスにシーケ
   ンシヤルに供給するために、前記レジスタ・アレ
   イ手段に接続された第二のコンバータ手段とを備
   え、 前記L1、L2キヤツシユの一回のアクセスで、
   前記Ｍバイト幅のデータを前記L1キヤツシユと
   L2キヤツシユの間で効率的に転送することを特
   徴とするデータ処理システム。