JP3065736B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3065736B2
JP3065736B2 JP3253221A JP25322191A JP3065736B2 JP 3065736 B2 JP3065736 B2 JP 3065736B2 JP 3253221 A JP3253221 A JP 3253221A JP 25322191 A JP25322191 A JP 25322191A JP 3065736 B2 JP3065736 B2 JP 3065736B2
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    • GPHYSICS
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    • G11C15/00Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は複数の連想記憶装置を内
蔵した半導体記憶装置に関するものである。

【0002】

【従来の技術】近年、益々高速化、高集積化の進むマイ
クロプロセッサは、仮想記憶方式をサポートするための
アドレス変換バッファや、高速化を図るためのキャッシ
ュメモリ(特に物理アドレスでアクセスされるキャッシ
ュメモリ)に代表される複数の連想記憶装置を内蔵する
傾向にある。また、これらの連想記憶装置の連想方式と
して、ヒット率の高いフルアソシアティブ方式が用いら
れることが多くなっている。

【0003】アドレス変換バッファとキャッシュメモリ
とを内蔵するマイクロプロセッサや半導体記憶装置の主
要な動作の一例について説明する。まず、アドレス変換
バッファに論理アドレスが与えられ、アドレス変換バッ
ファはその論理アドレスに対応した物理アドレスを出力
する。その物理アドレスはキャッシュメモリの中のタグ
メモリへ入力され、その物理アドレスに対応したデータ
がキャッシュメモリの中のデータメモリから出力され
る。このように、アドレス変換バッファとキャッシュメ
モリとを内蔵するマイクロプロセッサや半導体記憶装置
では、アドレス変換バッファからキャッシュメモリへの
物理アドレスの転送、即ち、連想記憶装置間でのデータ
の転送処理が一般的に必要である。

【0004】このようなデータ転送は、マイクロプロセ
ッサの動作周波数が高まるにつれて高速で行われること
が必要となってきており、従来では、アドレス変換バッ
ファやキャッシュメモリなどの各連想記憶装置の処理速
度を個別に向上させることによって、全体の処理速度の
向上を図るという方法がとられていた。また、これらの
半導体記憶装置には集積度の向上も要求されており、こ
の要求に対しても、従来では、各々の連想記憶装置の集
積度を個別に向上させることで対応していた。

【0005】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、アドレス変換バッファとキ
ャッシュメモリとは各々独立した機能ブロックと見なさ
れ、チップ内においても別々に分離して配置されてい
る。そのため、アドレス変換バッファから出力された物
理アドレスを遠方にあるキャッシュメモリまで転送する
という処理、即ち連想記憶装置間でのデータの転送処理
が必要であった。この遠距離のデータ転送に要する時間
が高速処理を妨げる一因となっていた。更に、各連想記
憶装置が分離して存在していたため、それらを結ぶため
の大きな配線領域が必要になり、マイクロプロセッサや
半導体記憶装置の集積度向上の妨げとなっていた。

【0006】本発明は上記のような従来技術の問題点に
鑑み、データ転送を行う複数の連想記憶装置の距離を短
くすることにより、データ転送に要する時間を短縮する
と共に、連想記憶装置間の配線が占める面積を低減して
集積度の高い半導体記憶装置を提供することを目的とす
る。

【0007】

【課題を解決するための手段】上記目的を達成するた
め、請求項1の発明は、それぞれが1つの連想メモリセ
ルアレイと1つのランダムアクセスメモリセルアレイと
を有する2つの連想記憶装置からなるユニットを備えた
半導体記憶装置において、それぞれの連想記憶装置を構
成する連想メモリセルアレイとランダムアクセスメモリ
セルアレイとを制御手段の両側に配置し、一方の連想記
憶装置の連想メモリセルアレイと他方の連想記憶装置の
ランダムアクセスメモリセルアレイとを互いに隣接する
ように配置すると共に、一方の連想記憶装置のランダム
アクセスメモリセルアレイと他方の連想記憶装置の連想
メモリセルアレイとを互いに隣接するように配置し、一
方の連想記憶装置の連想メモリセルアレイの各連想メモ
リセルに接続されるビット線と他方の連想記憶装置のラ
ンダムアクセスメモリセルアレイの各ランダムアクセス
メモリセルに接続されるビット線とを互いに交差しない
ように配置するものである。

【0008】具体的に請求項1の発明が講じた解決手段
は、第1のワード信号と第1及び第2のビット線とアド
レスの一致を検出する第1の一致検出信号とに接続され
た複数の連想メモリセルを有する第1の連想メモリセル
アレイと、第2のワード信号と第3及び第4のビット線
とアドレスの一致を検出する第2の一致検出信号とに接
続された複数の連想メモリセルを有する第2の連想メモ
リセルアレイと、第3のワード信号と第5及び第6のビ
ット線とに接続された複数のランダムアクセスメモリセ
ルを有する第1のランダムアクセスメモリセルアレイ
と、第4のワード信号と第7及び第8のビット線とに接
続された複数のランダムアクセスメモリセルを有する第
2のランダムアクセスメモリセルアレイと、アドレス信
号に基づいて前記第1の連想メモリセルアレイに接続さ
れた第1のワード信号を生成する第1のデコーダと、ア
ドレス信号に基づいて前記第2の連想メモリセルアレイ
に接続された第2のワード信号を生成する第2のデコー
ダと、制御信号と前記第1のワード信号と前記第1の一
致検出信号とに基づいて前記第3のワード信号を生成し
且つ制御信号と前記第2のワード信号と前記第2の一致
検出信号とに基づいて前記第4のワード信号を生成する
制御手段とにより構成されたユニットを備えた半導体記
憶装置を対象とし、前記第1の連想メモリセルアレイと
前記第1のランダムアクセスメモリセルアレイとはそれ
ぞれ前記制御手段の両側の対向する位置に配置されると
共に、前記第2のランダムアクセスメモリセルアレイと
前記第2の連想メモリセルアレイとはそれぞれ前記制御
手段の両側の対向する位置に配置されそれぞれ前記第1
の連想メモリセルアレイ及び前記第1のランダムアクセ
スメモリセルアレイに隣接する位置に配置され、前記第
1及び第2のビット線と前記第7及び第8のビット線と
は前記制御手段の一方の側に互いに交差しないように配
置されると共に、前記第3及び第4のビット線と前記第
5及び第6のビット線とは前記制御手段の他方の側に互
いに交差しないように配置されている構成とするもので
ある。

【0009】また、請求項2の発明及び請求項3の発明
は、1つのユニットを構成する2つの連想記憶装置のう
ちの一方の連想記憶装置を構成する連想メモリセルアレ
イのビット線と、この連想メモリセルアレイに隣接し他
方の連想記憶装置を構成するランダムアクセスメモリセ
ルアレイのビット線とを共通にするものである。

【0010】具体的に請求項2の発明が講じた解決手段
は、第1のワード信号と第1及び第2のビット線とアド
レスの一致を検出する第1の一致検出信号とに接続され
た複数の連想メモリセルを有する第1の連想メモリセル
アレイと、第2のワード信号と第3及び第4のビット線
とアドレスの一致を検出する第2の一致検出信号とに接
続された複数の連想メモリセルを有する第2の連想メモ
リセルアレイと、第3のワード信号と前記第3及び第4
のビット線とに接続された複数のランダムアクセスメモ
リセルを有する第1のランダムアクセスメモリセルアレ
イと、第4のワード信号と第7及び第8のビット線とに
接続された複数のランダムアクセスメモリセルを有する
第2のランダムアクセスメモリセルアレイと、アドレス
信号に基づいて前記第1の連想メモリセルアレイに接続
された第1のワード信号を生成する第1のデコーダと、
アドレス信号に基づいて前記第2の連想メモリセルアレ
イに接続された第2のワード信号を生成する第2のデコ
ーダと、制御信号と前記第1のワード信号と前記第1の
一致検出信号とに基づいて前記第3のワード信号を生成
し且つ制御信号と前記第2のワード信号と前記第2の一
致検出信号とに基づいて前記第4のワード信号を生成す
る制御手段とにより構成されたユニットを備えた半導体
記憶装置を対象とし、前記第1の連想メモリセルアレイ
と前記第1のランダムアクセスメモリセルアレイとはそ
れぞれ前記制御手段の両側の対向する位置に配置される
と共に、前記第2のランダムアクセスメモリセルアレイ
と前記第2の連想メモリセルアレイとはそれぞれ前記制
御手段の両側の対向する位置に配置されそれぞれ前記第
1の連想メモリセルアレイ及び前記第1のランダムアク
セスメモリセルアレイに隣接する位置に配置され、前記
第1及び第2のビット線と前記第7及び第8のビット線
とは前記制御手段の一方の側に互いに交差しないように
配置されると共に、前記第3及び第4のビット線は前記
制御手段の他方の側に配置されている構成とするもので
ある。

【0011】具体的に請求項3の発明が講じた解決手段
は、第1のワード信号と第1及び第2のビット線とアド
レスの一致を検出する第1の一致検出信号とに接続され
た複数の連想メモリセルを有する第1の連想メモリセル
アレイと、第2のワード信号と第3及び第4のビット線
とアドレスの一致を検出する第2の一致検出信号とに接
続された複数の連想メモリセルを有する第2の連想メモ
リセルアレイと、第3のワード信号と第5及び第6のビ
ット線とに接続された複数のランダムアクセスメモリセ
ルを有する第1のランダムアクセスメモリセルアレイ
と、第4のワード信号と前記第1及び第2のビット線と
に接続された複数のランダムアクセスメモリセルを有す
る第2のランダムアクセスメモリセルアレイと、アドレ
ス信号に基づいて前記第1の連想メモリセルアレイに接
続された第1のワード信号を生成する第1のデコーダ
と、アドレス信号に基づいて前記第2の連想メモリセル
アレイに接続された第2のワード信号を生成する第2の
デコーダと、制御信号と前記第1のワード信号と前記第
1の一致検出信号とに基づいて前記第3のワード信号を
生成し且つ制御信号と前記第2のワード信号と前記第2
の一致検出信号とに基づいて前記第4のワード信号を生
成する制御手段とにより構成されたユニットを備えた半
導体記憶装置を対象とし、前記第1の連想メモリセルア
レイと前記第1のランダムアクセスメモリセルアレイと
はそれぞれ前記制御手段の両側の対向する位置に配置さ
れると共に、前記第2のランダムアクセスメモリセルア
レイと前記第2の連想メモリセルアレイとはそれぞれ前
記制御手段の両側の対向する位置に配置されそれぞれ前
記第1の連想メモリセルアレイ及び前記第1のランダム
アクセスメモリセルアレイに隣接する位置に配置され、
前記第1及び第2のビット線は前記制御手段の一方の側
に配置されると共に、前記第3及び第4のビット線と前
記第5及び第6のビット線とは前記制御手段の他方の側
に互いに交差しないように配置されている構成とするも
のである。

【0012】請求項4の発明は、上記請求項1から3の
発明を複数の前記ユニットを備えた半導体記憶装置に適
用したものである。

【0013】請求項5の発明は、1つのユニットを構成
する2つの連想記憶装置のうちの一方の連想記憶装置が
アドレス変換バッファとして機能し、他方の連想記憶装
置がキャッシュメモリとして機能する半導体記憶装置に
適用したものである。

【0014】具体的には、前記第1の連想メモリセルア
レイは論理アドレスを格納し前記第1のランダムアクセ
スメモリセルアレイは物理アドレスを格納することによ
ってアドレス変換バッファが構成され、第2の連想メモ
リセルアレイはキャッシュタグメモリとして用いられ第
2のランダムアクセスメモリセルアレイはキャッシュデ
ータメモリとして用いられることによってキャッシュメ
モリが構成されているものである。

【0015】請求項6の発明は、1つのユニットを構成
する2つの連想記憶装置のうちの一方の連想記憶装置が
命令用アドレス変換バッファとして機能し、他方の連想
記憶装置がデータ用アドレス変換バッファとして機能す
る半導体記憶装置に適用したものである。

【0016】具体的には、第1の連想メモリセルアレイ
は命令用論理アドレスを格納し第1のランダムアクセス
メモリセルアレイは命令用物理アドレスを格納すること
によって命令用アドレス変換バッファが構成され、第2
の連想メモリセルアレイはデータ用論理アドレスを格納
し第2のランダムアクセスメモリセルアレイはデータ用
物理アドレスを格納することによってデータ用アドレス
変換バッファが構成されているものである。

【0017】請求項7の発明は、1つのユニットを構成
する2つの連想記憶装置のうちの一方の連想記憶装置が
命令用キャッシュメモリとして機能し、他方の連想記憶
装置がデータ用キャッシュメモリとして機能する半導体
記憶装置に適用したものである。

【0018】具体的には、第1の連想メモリセルアレイ
は命令用キャッシュタグメモリとして用いられ第1のラ
ンダムアクセスメモリセルアレイは命令用キャッシュデ
ータメモリとして用いられることによって命令用キャッ
シュメモリが構成され、第2の連想メモリセルアレイは
データ用キャッシュタグメモリとして用いられ第2のラ
ンダムアクセスメモリセルアレイはデータ用キャッシュ
データメモリとして用いられることによってデータ用キ
ャッシュメモリが構成されているものである。

【0019】

【作用】請求項1の発明の構成により、第1の連想メモ
リセルアレイと第1のランダムアクセスメモリセルアレ
イとによって構成される一方の連想記憶装置と第2の連
想メモリセルアレイと第2のランダムアクセスメモリセ
ルアレイとによって構成される他方の連想記憶装置とは
1つのユニットを構成し、一方の連想記憶装置の第1の
ランダムアクセスメモリセルアレイと他方の連想記憶装
置の第2の連想メモリセルアレイとは互いに離れた位置
に配置されることなく近接して配置されているので、一
方の連想記憶装置から他方の連想記憶装置へデータ転送
を行う場合にはデータ転送距離を短くすることができ、
データ転送に要する時間を短縮することが可能となる。
また、1つのユニットを構成する2つの連想記憶装置が
近接して配置されるため、これらの連想記憶装置を構成
する第1及び第2の連想メモリセルアレイと第1及び第
2のランダムアクセスメモリセルアレイとに接続される
各ビット線の配線領域の面積を低減することが可能とな
る。従って、半導体記憶装置における集積度を向上させ
ることが可能となる。

【0020】請求項2の発明の構成により、1つのユニ
ットを構成する一方の連想記憶装置の第1のランダムア
クセスメモリセルアレイに接続されているビット線と、
この連想メモリセルアレイに隣接し他方の連想記憶装置
を構成する第2の連想メモリセルアレイに接続されてい
るビット線とを共通とすることにより、更にビット線の
配線領域の面積を低減することが可能となる。

【0021】請求項3の発明の構成により、1つのユニ
ットを構成する一方の連想記憶装置の第1の連想メモリ
セルアレイに接続されているビット線と、この連想メモ
リセルアレイに隣接し他方の連想記憶装置を構成する第
2のランダムアクセスメモリセルアレイに接続されてい
るビット線とを共通とすることにより、更にビット線の
配線領域の面積を低減することが可能となる。

【0022】更に、請求項4の発明の構成により、請求
項1から3の何れかの発明の構成が複数のユニットを有
する半導体記憶装置にも適用され、このような半導体記
憶装置においても、データ転送速度の向上と集積度の向
上とを図ることができる。

【0023】また、請求項5の発明の構成により、1つ
のユニットを構成するアドレス変換バッファとキャッシ
ュメモリとは互いに離れた位置に配置されることなく近
接して配置されるので、アドレス変換バッファからキャ
ッシュメモリへデータ転送を行う場合にはデータ転送距
離を短くでき、データ転送に要する時間を短縮すること
が可能となる。また、これらのアドレス変換バッファと
キャッシュメモリとが近接して配置されるため、これら
に接続されるビット線の配線領域の面積を低減すること
が可能となる。従って、アドレス変換バッファとキャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。

【0024】更に、請求項6の発明の構成により、1つ
のユニットを構成する命令用アドレス変換バッファとデ
ータ用アドレス変換バッファとは互いに離れた位置に配
置されることなく近接して配置されるので、これらの命
令用アドレス変換バッファとデータ用アドレス変換バッ
ファとに接続されるビット線の配線領域の面積を低減す
ることが可能となる。従って、命令用アドレス変換バッ
ファとデータ用アドレス変換バッファとを有する半導体
記憶装置の集積度を向上させることが可能となる。

【0025】更に、請求項7の発明の構成により、1つ
のユニットを構成する命令用キャッシュメモリとデータ
用キャッシュメモリとは互いに離れた位置に配置される
ことなく近接して配置されるので、これらの命令用キャ
ッシュメモリとデータ用キャッシュメモリとに接続され
るビット線の配線領域の面積を低減することが可能とな
る。従って、命令用キャッシュメモリとデータ用キャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。

【0026】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図1に本発明の第1の実施例に係る半導体記
憶装置を構成する1つのユニットのブロック構成を示
す。本実施例の半導体記憶装置は、第1の連想メモリセ
ルアレイ1と、第2の連想メモリセルアレイ3と、第1
のランダムアクセスメモリセルアレイ2と、第2のラン
ダムアクセスメモリセルアレイ4と、第1のデコーダ5
と、第2のデコーダ6と、制御手段7とを有している。
第1のデコーダ5にはアドレス信号14が入力され、第
2のデコーダ6にはアドレス信号15が入力され、制御
手段7には制御信号26が入力されている。また、第1
及び第2の連想メモリセルアレイ1,3はそれぞれ複数
の連想メモリセル22,24を有し、第1及び第2のラ
ンダムアクセスメモリセルアレイ2,4はそれぞれ複数
のランダムアクセスメモリセル23,25を有してい
る。

【0027】第1の連想メモリセルアレイ1はmビット
の構成を有し、各ビットを構成するm個の連想メモリセ
ル22のそれぞれには、第1のデコーダ5と制御手段7
とに接続された第1のワード信号8と、第1のビット線
16と、第2のビット線17と、制御手段7に入力され
る第1の一致検出信号9とが接続されている。同様に、
第2の連想メモリセルアレイ3はnビットの構成を有
し、各ビットを構成するn個の連想メモリセル24のそ
れぞれには、第2のデコーダ6と制御手段7とに接続さ
れた第2のワード信号11と、第3のビット線18と、
第4のビット線19と、制御手段7に入力される第2の
一致検出信号12とが接続されている。また、第1のラ
ンダムアクセスメモリセルアレイ2はnビットの構成を
有し、各ビットを構成するn個のランダムアクセスメモ
リセル23には、制御手段7から延びる第3のワード信
号10と、第5のビット線27と、第6のビット線28
とが接続されている。同様に、第2のランダムアクセス
メモリセルアレイ4はmビットの構成を有し、各ビット
を構成するm個のランダムアクセスメモリセル25に
は、制御手段7から延びる第4のワード信号13と、第
7のビット線20と、第8のビット線21とが接続され
ている。

【0028】本実施例では第1の連想メモリセルアレイ
1と第1のランダムアクセスメモリセルアレイ2とがそ
れぞれ制御手段7の両側の対向する位置に配置されてい
る。また、第2のランダムアクセスメモリセルアレイ4
と第2の連想メモリセルアレイ3とがそれぞれ制御手段
7の両側の対向する位置に配置され、しかも第2のラン
ダムアクセスメモリセルアレイ4と第2の連想メモリセ
ルアレイ3とはそれぞれ第1の連想メモリセルアレイ1
及び第1のランダムアクセスメモリセルアレイ2に隣接
する位置に配置されている。更に、第1及び第2のビッ
ト線16,17と第7及び第8のビット線20,21と
が制御手段7の一方の側に互いに交差しないように配置
されると共に、第3及び第4のビット線18,19と第
5及び第6のビット線27,28とが制御手段7の他方
の側に互いに交差しないように配置されている。

【0029】図2は図1に示すユニットを複数備えた半
導体記憶装置のブロック構成を示している。なお、図2
においては1つのユニットのみを描き、他のユニットの
詳細は省略されている。また、図1と同じ要素には同一
符号を付してある。図2に示す半導体装置では、図1の
1つのユニットを各ビット線の延設方向に並べ、各ユニ
ット30における第1の連想メモリアレイ1に接続され
る第1及び第2のビット線16,17と第1のデコーダ
5に接続されるアドレス信号14とはそれぞれ共通であ
り、同様に、各ユニットにおける第2の連想メモリアレ
イ3に接続される第3及び第4のビット線18,19と
第2のデコーダ6に接続されるアドレス信号15とはそ
れぞれ共通である。また、各ユニットにおける第2のラ
ンダムアクセスメモリセルアレイ4に接続される第7及
び第8のビット線20,21は共通であり、同様に、各
ユニットにおける第1のランダムアクセスメモリセルア
レイ2に接続される第5及び第6のビット線27,28
は共通である。更に、制御手段7に入力される制御信号
26も共通である。

【0030】本実施例では第1の連想メモリセルアレイ
1と第1のランダムアクセスメモリセルアレイ2とによ
って1つの連想記憶装置が構成され、この連想記憶装置
はフルアソシアティブのアドレス変換バッファとして機
能している。即ち、第1の連想メモリセルアレイ1はア
ドレス変換バッファにおける論理アドレスを格納する機
能を果たし、第1のランダムアクセスメモリセルアレイ
2はアドレス変換バッファにおける物理アドレスを格納
する機能を果たしている。また、第2の連想メモリセル
3と第2のランダムアクセスメモリセルアレイ4とによ
って1つの連想記憶装置が構成され、この連想記憶装置
はフルアソシアティブの物理キャッシュメモリとして機
能している。即ち、連想メモリセルアレイ3はキャッシ
ュタグメモリとして機能し、ランダムアクセスメモリセ
ルアレイ4はキャッシュデータメモリとして機能してい
る。

【0031】アドレス変換バッファを構成する第1の連
想メモリセルアレイ1と第1のランダムアクセスメモリ
セルアレイ2とにおける書き込み動作について説明す
る。まず、第1のデコーダ5がアドレス信号14に基づ
いて第1の連想メモリセルアレイ1に接続された第1の
ワード信号8を生成し、第1のビット線16には論理ア
ドレスの正転信号が供給され、第2のビット線17には
論理アドレスの反転信号が供給される。これにより、m
ビットの論理アドレスが第1の連想メモリセルアレイ1
に書き込まれる。次に、制御手段7は第1のワード信号
8と制御信号26とに基づいて第1のランダムアクセス
メモリセルアレイ2への第3のワード信号10を生成
し、第5のビット線27には物理アドレスの正転信号
が、第6のビット線28には物理アドレスの反転信号が
供給される。これにより、nビットの物理アドレスが第
1のランダムアクセスメモリセルアレイ2に書き込まれ
る。

【0032】次に、キャッシュメモリを構成する第2の
連想メモリセル3と第2のランダムアクセスメモリセル
アレイ4とにおける書き込み動作について説明する。ま
ず、第2のデコーダ6はアドレス信号15に基づいて第
2の連想メモリセルアレイ3に接続された第2のワード
信号11を生成し、第3のビット線18には物理アドレ
スの正転信号が供給され、第4のビット線19には物理
アドレスの反転信号が供給される。これにより、nビッ
トの物理アドレスが連想メモリセルアレイ3に書き込ま
れる。次に、制御手段7は第2のワード信号11と制御
信号26とに基づいて第2のランダムアクセスメモリセ
ルアレイ4への第4のワード信号13を生成し、第7の
ビット線20にはデータの正転信号が供給され、第8の
ビット線21にはデータの反転信号が供給される。これ
により、mビットのデータが第2のランダムアクセスメ
モリセルアレイ4に書き込まれる。

【0033】次に、第1の連想メモリセルアレイ1と第
1のランダムアクセスメモリセルアレイ2とによって構
成されるアドレス変換バッファにおいて生成された物理
アドレスを用いて、第2の連想メモリセルアレイ3と第
2のランダムアクセスメモリセルアレイ4とによって構
成されるキャッシュメモリからデータを読み出す動作に
ついて説明する。まず、第1の連想メモリセルアレイ1
に接続された第1及び第2のビット線16,17にmビ
ットの論理アドレスの正転信号と反転信号がそれぞれ供
給される。第1の連想メモリセルアレイ1は供給された
論理アドレスと格納されている論理アドレスとを比較
し、その比較結果を第1の一致検出信号9に出力する。
一致が起こった場合、即ち供給された論理アドレスが第
1の連想メモリセルアレイ1に格納されていることが検
出された場合には、制御手段7は第1の一致検出信号9
と制御信号26とに基づいて第1のランダムアクセスメ
モリセルアレイ2の第3のワード信号10を生成する。
この第3のワード信号10に基づいて第1のランダムア
クセスメモリセルアレイ2からnビットの物理アドレス
の正転信号と反転信号とがそれぞれ第5及び第6のビッ
ト線27,28に読み出され出力される。

【0034】次に、第2の連想メモリセルアレイ3に接
続されている第3及び第4のビット線18,19には、
ビット線27、28に読み出されたnビットの物理アド
レスが入力される。即ち、第3及び第4のビット線1
8,19には、アドレス変換バッファで変換されたnビ
ットの物理アドレスの正転信号と反転信号がそれぞれ供
給される。第2の連想メモリセルアレイ3は第3及び第
4のビット線18,19によって供給された物理アドレ
スと格納されている物理アドレスとを比較し、その比較
結果を一致検出信号12に出力する。一致が起こった場
合、即ち供給された物理アドレスが第2の連想メモリセ
ルアレイ3に格納されていることが検出された場合に
は、制御手段7は第2の一致検出信号12と制御信号2
6とに基づいて、第2のランダムアクセスメモリセルア
レイ4に接続されている第4のワード信号13を生成す
る。この第4のワード信号13により、第2のランダム
アクセスメモリセルアレイ4からmビットのデータの正
転信号と反転信号とがそれぞれ第7及び第8のビット線
20、21に読み出され出力される。

【0035】このように、本実施例の半導体記憶装置で
は、第1の連想メモリセルアレイ1及び第1のランダム
アクセスメモリセルアレイ2によって構成されるアドレ
ス変換バッファと、第2の連想メモリセル3と第2のラ
ンダムアクセスメモリセルアレイ4とによって構成され
るキャッシュメモリとが1つユニットを構成し1つの機
能ブロックとみなされ、分離することなく近接して配置
されているので、アドレス変換バッファからキャッシュ
メモリへの物理アドレスの転送距離を短くすることがで
き、転送時間の短縮化が図れる。それと共に、アドレス
変換バッファとキャッシュメモリとの間の各ビット線の
配線領域の面積を小さくでき、半導体記憶装置の集積度
の向上を図ることができる。

【0036】また、一般に、連想メモリセルを構成する
トランジスタの数は、ランダムアクセスメモリセルを構
成するトランジスタの数より多いため、ビット線の延設
方向における連想メモリセルの長さはランダムアクセス
メモリセルの長さより長い。このことは、例えば、図1
の連想メモリセル22とランダムアクセスメモリセル2
5との第1及び第2のビット線16,17の延設方向に
おける長さの比較から明らかである。このような長さの
違いから、連想メモリセルの面積がランダムアクセスメ
モリセルの面積より大きくなる。このため、両者をアレ
イ状に配置したとき、ランダムアクセスメモリセルアレ
イ側に無駄なスペースが生じる。しかし、図1に示すよ
うに、本実施例では第1の連想メモリセルアレイ1と第
1のランダムアクセスメモリセルアレイ2とがそれぞれ
制御手段7の両側の対向する位置に配置され、第2のラ
ンダムアクセスメモリセルアレイ4と第2の連想メモリ
セルアレイ3とがそれぞれ制御手段7の両側の対向する
位置に配置され、しかも第2のランダムアクセスメモリ
セルアレイ4と第2の連想メモリセルアレイ3とはそれ
ぞれ第1の連想メモリセルアレイ1及び第1のランダム
アクセスメモリセルアレイ2に隣接する位置に配置され
ているので、半導体記憶装置上には無駄なスペースが無
く、集積度を高めることができる。即ち、本実施例にお
ける配置によれば、2つの連想記憶装置を別々にアレイ
状に配置した場合より半導体記憶装置の面積を小さくす
ることができる。

【0037】なお、本実施例における論理アドレス、物
理アドレス及び格納されるデータのビット数は、m=
n,m>n,m<nの何れでもよい。また、アドレス変
換バッファとキャッシュメモリとのワード数が異なって
いてもよい。その場合、半導体記憶装置の一部のワード
を構成する部分にのみ本実施例の構成を適用すればよ
い。更に、ビット線に垂直な方向に配置する連想メモリ
セルアレイとランダムアクセスメモリセルアレイのビッ
ト数が異なっていてもよい。その場合には、半導体記憶
装置の一部のビットを構成する部分にのみ本実施例の構
成を適用すればよい。

【0038】なお、本実施例では2つの連想記憶装置を
アドレス変換バッファとキャッシュメモリとして用いた
が、2つの連想記憶装置を命令用アドレス変換バッファ
及びデータ用アドレス変換バッファとして用いてもよ
い。その場合には、例えば、第1の連想メモリセルアレ
イ1を命令用アドレス変換バッファの論理アドレスの格
納に用い、第1のランダムアクセスメモリセルアレイ2
を命令用アドレス変換バッファの物理アドレスの格納に
用い、第2の連想メモリセルアレイ3をデータ用アドレ
ス変換バッファの論理アドレスの格納に用い、第2のラ
ンダムアクセスメモリセルアレイ4をデータ用アドレス
変換バッファの物理アドレスの格納に用いればよい。

【0039】図3に本発明の第2の実施例に係る半導体
記憶装置を構成する1つのユニットのブロック構成を示
す。本実施例の半導体記憶装置は、第1のランダムアク
セスメモリセルアレイ2が第3及び第4のビット線に接
続され、第5及び第6のビット線が設けられていない点
を除いて、前述の第1の実施例と同様である。即ち、本
実施例では第1のランダムアクセスメモリセルアレイ2
に接続されているビット線と第2の連想メモリセルアレ
イ3に接続されているビット線とが共通となっている。

【0040】図4は図3に示すユニットを複数備えた半
導体記憶装置のブロック構成を示している。なお、図4
においては1つのユニットのみを描き、他のユニットの
詳細は省略されている。また、図3と同じ要素には同一
符号を付してある。図4に示す半導体装置では、図3の
1つのユニットを各ビット線の延設方向に並べ、各ユニ
ット30における第1連想メモリアレイ1に接続される
第1及び第2のビット線16,17と第1のデコーダ5
に接続されるアドレス信号14とはそれぞれ共通であ
り、同様に、各ユニットの第2の連想メモリアレイ3と
第1のランダムアクセスメモリセルアレイ2とに接続さ
れる第3及び第4のビット線18,19と第2のデコー
ダ6に接続されるアドレス信号15とはそれぞれ共通で
ある。また、各ユニットにおける第2のランダムアクセ
スメモリセルアレイ4に接続される第7及び第8のビッ
ト線20,21は共通である。更に、制御手段7に入力
される制御信号26も共通である。

【0041】本実施例においても、第1の連想メモリセ
ルアレイ1と第1のランダムアクセスメモリセルアレイ
2とによって1つの連想記憶装置が構成され、この連想
記憶装置はフルアソシアティブのアドレス変換バッファ
として機能している。即ち、第1の連想メモリセルアレ
イ1はアドレス変換バッファにおける論理アドレスを格
納する機能を果たし、第1のランダムアクセスメモリセ
ルアレイ2はアドレス変換バッファにおける物理アドレ
スを格納する機能を果たしている。また、第2の連想メ
モリセル3と第2のランダムアクセスメモリセルアレイ
4とによって1つの連想記憶装置が構成され、この連想
記憶装置はフルアソシアティブの物理キャッシュメモリ
として機能している。即ち、連想メモリセルアレイ3は
キャッシュタグメモリとして機能し、ランダムアクセス
メモリセルアレイ4はキャッシュデータメモリとして機
能している。

【0042】アドレス変換バッファを構成する第1の連
想メモリセルアレイ1と第1のランダムアクセスメモリ
セルアレイ2とにおける書き込み動作について説明す
る。まず、第1のデコーダ5がアドレス信号14に基づ
いて第1の連想メモリセルアレイ1に接続された第1の
ワード信号8を生成し、第1のビット線16には論理ア
ドレスの正転信号が供給され、第2のビット線17には
論理アドレスの反転信号が供給される。これにより、m
ビットの論理アドレスが第1の連想メモリセルアレイ1
に書き込まれる。次に、制御手段7は第1のワード信号
8と制御信号26とに基づいて第1のランダムアクセス
メモリセルアレイ2への第3のワード信号10を生成
し、第3のビット線18には物理アドレスの正転信号
が、第4のビット線19には物理アドレスの反転信号が
供給される。これにより、nビットの物理アドレスが第
1のランダムアクセスメモリセルアレイ2に書き込まれ
る。

【0043】次に、キャッシュメモリを構成する第2の
連想メモリセル3と第2のランダムアクセスメモリセル
アレイ4とにおける書き込み動作について説明する。ま
ず、第2のデコーダ6はアドレス信号15に基づいて第
2の連想メモリセルアレイ3に接続された第2のワード
信号11を生成し、第3のビット線18には物理アドレ
スの正転信号が供給され、第4のビット線19には物理
アドレスの反転信号が供給される。これにより、nビッ
トの物理アドレスが第2の連想メモリセルアレイ3に書
き込まれる。次に、制御手段7は第2のワード信号11
と制御信号26とに基づいて第2のランダムアクセスメ
モリセルアレイ4への第4のワード信号13を生成し、
第7のビット線20にはデータの正転信号が供給され、
第8のビット線21にはデータの反転信号が供給され
る。これにより、mビットのデータが第2のランダムア
クセスメモリセルアレイ4に書き込まれる。

【0044】次に、第1の連想メモリセルアレイ1と第
1のランダムアクセスメモリセルアレイ2とによって構
成されるアドレス変換バッファにおいて生成された物理
アドレスを用いて、第2の連想メモリセルアレイ3と第
2のランダムアクセスメモリセルアレイ4とによって構
成されるキャッシュメモリからデータを読み出す動作に
ついて説明する。まず、第1の連想メモリセルアレイ1
に接続された第1及び第2のビット線16,17にmビ
ットの論理アドレスの正転信号と反転信号がそれぞれ供
給される。第1の連想メモリセルアレイ1は供給された
論理アドレスと格納されている論理アドレスとを比較
し、その比較結果を第1の一致検出信号9に出力する。
一致が起こった場合、即ち供給された論理アドレスが第
1の連想メモリセルアレイ1に格納されていることが検
出された場合には、制御手段7は第1の一致検出信号9
と制御信号26とに基づいて第1のランダムアクセスメ
モリセルアレイ2の第3のワード信号10を生成する。
この第3のワード信号10に基づいて第1のランダムア
クセスメモリセルアレイ2からnビットの物理アドレス
の正転信号と反転信号とがそれぞれ第3及び第4のビッ
ト線18,19に読み出され出力される。

【0045】次に、第3及び第4のビット線18,19
に出力されたnビットの物理アドレスの正転信号と反転
信号は第2の連想メモリセルアレイ3に供給される。第
2の連想メモリセルアレイ3は第3及び第4のビット線
18,19によって供給された物理アドレスと格納され
ている物理アドレスとを比較し、その比較結果を一致検
出信号12に出力する。一致が起こった場合、即ち供給
された物理アドレスが第2の連想メモリセルアレイ3に
格納されていることが検出された場合には、制御手段7
は第2の一致検出信号12と制御信号26とに基づい
て、第2のランダムアクセスメモリセルアレイ4に接続
されている第4のワード信号13を生成する。この第4
のワード信号13により、第2のランダムアクセスメモ
リセルアレイ4からmビットのデータの正転信号と反転
信号とがそれぞれ第7及び第8のビット線20、21に
読み出され出力される。

【0046】このように、本実施例の半導体記憶装置で
は、第1の連想メモリセルアレイ1及び第1のランダム
アクセスメモリセルアレイ2によって構成されるアドレ
ス変換バッファと、第2の連想メモリセル3と第2のラ
ンダムアクセスメモリセルアレイ4とによって構成され
るキャッシュメモリとが1つユニットを構成し1つの機
能ブロックとみなされ、分離することなく近接して配置
されているので、アドレス変換バッファからキャッシュ
メモリへの物理アドレスの転送距離を短くすることがで
き、転送時間の短縮化が図れる。それと共に、アドレス
変換バッファとキャッシュメモリとの間の各ビット線の
配線領域の面積を小さくでき、半導体記憶装置の集積度
の向上を図ることができる。更に、本実施例では、第2
の連想メモリアレイ3に接続されている第3及び第4の
ビット線18,19が第1のランダムアクセスメモリセ
ルアレイ2に接続されるビット線と共通なので、更に転
送時間の短縮化と半導体記憶装置の集積度の向上とを図
ることができる。

【0047】また、一般に、連想メモリセルを構成する
トランジスタの数は、ランダムアクセスメモリセルを構
成するトランジスタの数より多いため、ビット線の延設
方向における連想メモリセルの長さはランダムアクセス
メモリセルの長さより長い。このことは、例えば、図3
の連想メモリセル22とランダムアクセスメモリセル2
5との第1及び第2のビット線16,17の延設方向に
おける長さの比較から明らかである。このような長さの
違いから、連想メモリセルの面積がランダムアクセスメ
モリセルの面積より大きくなる。このため、両者をアレ
イ状に配置したとき、ランダムアクセスメモリセルアレ
イ側に無駄なスペースが生じる。しかし、図1に示すよ
うに、本実施例では第1の連想メモリセルアレイ1と第
1のランダムアクセスメモリセルアレイ2とがそれぞれ
制御手段7の両側の対向する位置に配置され、第2のラ
ンダムアクセスメモリセルアレイ4と第2の連想メモリ
セルアレイ3とがそれぞれ制御手段7の両側の対向する
位置に配置され、しかも第2のランダムアクセスメモリ
セルアレイ4と第2の連想メモリセルアレイ3とはそれ
ぞれ第1の連想メモリセルアレイ1及び第1のランダム
アクセスメモリセルアレイ2に隣接する位置に配置され
ているので、半導体記憶装置上には無駄なスペースが無
く、集積度を高めることができる。即ち、本実施例にお
ける配置によれば、2つの連想記憶装置を別々にアレイ
状に配置した場合より半導体記憶装置の面積を小さくす
ることができる。更に、本実施例では、第2の連想メモ
リアレイ3に接続されている第3及び第4のビット線1
8,19が第1のランダムアクセスメモリセルアレイ2
に接続されるビット線と共通なので、これらのビット線
による静電容量が低減され、半導体記憶装置の消費電力
を低減することができる。

【0048】なお、本実施例における論理アドレス、物
理アドレス及び格納されるデータのビット数は、m=
n,m>n,m<nの何れでもよい。また、アドレス変
換バッファとキャッシュメモリとのワード数が異なって
いてもよい。その場合、半導体記憶装置の一部のワード
を構成する部分にのみ本実施例の構成を適用すればよ
い。更に、ビット線に垂直な方向に配置する連想メモリ
セルアレイとランダムアクセスメモリセルアレイのビッ
ト数が異なっていてもよい。その場合には、半導体記憶
装置の一部のビットを構成する部分にのみ本実施例の構
成を適用すればよい。

【0049】また、本実施例では第2の連想メモリセル
アレイ3に接続されているビット線と第1のランダムア
クセスメモリセルアレイ2に接続されているビット線と
を共通としたが、第1の連想メモリセルアレイ1に接続
されているビット線と第2のランダムアクセスメモリセ
ルアレイ4に接続されているビット線とを共通とするこ
ともできる。

【0050】更に、本実施例では2つの連想記憶装置を
アドレス変換バッファとキャッシュメモリとして用いた
が、2つの連想記憶装置を命令用アドレス変換バッファ
及びデータ用アドレス変換バッファとして用いてもよ
い。その場合には、例えば、第1の連想メモリセルアレ
イ1を命令用アドレス変換バッファの論理アドレスの格
納に用い、第1のランダムアクセスメモリセルアレイ2
を命令用アドレス変換バッファの物理アドレスの格納に
用い、第2の連想メモリセルアレイ3をデータ用アドレ
ス変換バッファの論理アドレスの格納に用い、第2のラ
ンダムアクセスメモリセルアレイ4をデータ用アドレス
変換バッファの物理アドレスの格納に用いればよい。

【0051】

【発明の効果】以上説明したように、請求項1の発明に
係る半導体記憶装置では、第1の連想メモリセルアレイ
と第1のランダムアクセスメモリセルアレイとによって
構成される一方の連想記憶装置と第2の連想メモリセル
アレイと第2のランダムアクセスメモリセルアレイとに
よって構成される他方の連想記憶装置とによって1つの
ユニットが構成され、一方の連想記憶装置の第1のラン
ダムアクセスメモリセルアレイと他方の連想記憶装置の
第2の連想メモリセルアレイとは互いに離れた位置に配
置されることなく近接して配置されている。これによ
り、一方の連想記憶装置から他方の連想記憶装置へデー
タ転送を行う場合にはデータ転送距離を短くすることが
でき、データ転送に要する時間を短縮することが可能と
なる。また、これらの連想記憶装置を構成する第1及び
第2の連想メモリセルアレイと第1及び第2のランダム
アクセスメモリセルアレイとに接続される各ビット線の
配線領域の面積を低減することが可能となる。従って、
半導体記憶装置における集積度を向上させることが可能
となる。

【0052】請求項2の発明に係る半導体記憶装置で
は、1つのユニットを構成する一方の連想記憶装置の第
1のランダムアクセスメモリセルアレイに接続されてい
るビット線と、この第1のランダムアクセスメモリセル
アレイに隣接し他方の連想記憶装置を構成する第2の連
想メモリセルアレイに接続されているビット線とが共通
なので、更にビット線の配線領域の面積を低減すること
が可能となる。また、ビット線の共有により静電容量を
低減でき、その結果、消費電力の削減も可能になる。

【0053】請求項3の発明に係る半導体記憶装置で
は、1つのユニットを構成する一方の連想記憶装置の第
1の連想メモリセルアレイに接続されているビット線
と、この連想メモリセルアレイに隣接し他方の連想記憶
装置を構成する第2のランダムアクセスメモリセルアレ
イに接続されているビット線とが共通なので、更にビッ
ト線の配線領域の面積を低減することが可能となる。ま
た、ビット線の共有により静電容量を低減でき、その結
果、消費電力の削減も可能になる。

【0054】請求項4の発明に係る半導体記憶装置は複
数のユニットを有し、各ユニットに請求項1から3の何
れかの発明の構成が適用されるので、データ転送速度の
向上と集積度の向上とを図ることができる。

【0055】請求項5の発明に係る半導体記憶装置で
は、1つのユニットを構成するアドレス変換バッファと
キャッシュメモリとは互いに離れた位置に配置されるこ
となく近接して配置されるので、アドレス変換バッファ
からキャッシュメモリへデータ転送を行う場合にはデー
タ転送距離を短くでき、データ転送に要する時間を短縮
することが可能となる。また、アドレス変換バッファと
キャッシュメモリとが近接して配置されるため、これら
に接続されるビット線の配線領域の面積を低減すること
が可能となる。従って、アドレス変換バッファとキャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。

【0056】請求項6の発明に係る半導体記憶装置で
は、1つのユニットを構成する命令用アドレス変換バッ
ファとデータ用アドレス変換バッファとは互いに離れた
位置に配置されることなく近接して配置されるので、こ
れらの命令用アドレス変換バッファとデータ用アドレス
変換バッファとに接続されるビット線の配線領域の面積
を低減することが可能となる。従って、命令用アドレス
変換バッファとデータ用アドレス変換バッファとを有す
る半導体記憶装置の集積度を向上させることが可能とな
る。

【0057】請求項7の発明に係る半導体記憶装置で
は、1つのユニットを構成する命令用キャッシュメモリ
とデータ用キャッシュメモリとは互いに離れた位置に配
置されることなく近接して配置されるので、これらの命
令用キャッシュメモリとデータ用キャッシュメモリとに
接続されるビット線の配線領域の面積を低減することが
可能となる。従って、命令用キャッシュメモリとデータ
用キャッシュメモリとを有する半導体記憶装置の集積度
を向上させることが可能となる。

【図面の簡単な説明】

【図1】本発明の第1の実施例に係る半導体記憶装置を
構成する1つのユニットのブロック構成図である。

【図2】本発明の第1の実施例に係る半導体記憶装置の
ブロック構成図である。

【図3】本発明の第2の実施例に係る半導体記憶装置を
構成する1つのユニットのブロック構成図である。

【図4】本発明の第2の実施例に係る半導体記憶装置の
ブロック構成図である。

【符号の説明】

1 第1の連想メモリセルアレイ 2 第1のランダムアクセスメモリセルアレイ 3 第2の連想メモリセルアレイ 4 第2のランダムアクセスメモリセルアレイ 5 第1のデコーダ 6 第2のデコーダ 7 制御手段 8 第1のワード信号 10 第3のワード信号 11 第2のワード信号 13 第4のワード信号 9 第1の一致検出信号 12 第2の一致検出信号 14、15 アドレス信号 16 第1のビット線 17 第2のビット線 18 第3のビット線 19 第4のビット線 20 第7のビット線 21 第8のビット線 27 第5のビット線 28 第6のビット線 22、24 連想メモリセル 23、25 ランダムアクセスメモリセル 26 制御信号 30 ユニット

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 15/00 - 15/06 G06F 12/08 - 12/10 H01L 27/10

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1のワード信号と第1及び第2のビッ
    ト線とアドレスの一致を検出する第1の一致検出信号と
    に接続された複数の連想メモリセルを有する第1の連想
    メモリセルアレイと、第2のワード信号と第3及び第4
    のビット線とアドレスの一致を検出する第2の一致検出
    信号とに接続された複数の連想メモリセルを有する第2
    の連想メモリセルアレイと、第3のワード信号と第5及
    び第6のビット線とに接続された複数のランダムアクセ
    スメモリセルを有する第1のランダムアクセスメモリセ
    ルアレイと、第4のワード信号と第7及び第8のビット
    線とに接続された複数のランダムアクセスメモリセルを
    有する第2のランダムアクセスメモリセルアレイと、ア
    ドレス信号に基づいて前記第1の連想メモリセルアレイ
    に接続された第1のワード信号を生成する第1のデコー
    ダと、アドレス信号に基づいて前記第2の連想メモリセ
    ルアレイに接続された第2のワード信号を生成する第2
    のデコーダと、制御信号と前記第1のワード信号と前記
    第1の一致検出信号とに基づいて前記第3のワード信号
    を生成し且つ制御信号と前記第2のワード信号と前記第
    2の一致検出信号とに基づいて前記第4のワード信号を
    生成する制御手段とにより構成されたユニットを備えた
    半導体記憶装置であって、前記第1の連想メモリセルア
    レイと前記第1のランダムアクセスメモリセルアレイと
    はそれぞれ前記制御手段の両側の対向する位置に配置さ
    れると共に、前記第2のランダムアクセスメモリセルア
    レイと前記第2の連想メモリセルアレイとはそれぞれ前
    記制御手段の両側の対向する位置に配置されそれぞれ前
    記第1の連想メモリセルアレイ及び前記第1のランダム
    アクセスメモリセルアレイに隣接する位置に配置され、
    前記第1及び第2のビット線と前記第7及び第8のビッ
    ト線とは前記制御手段の一方の側に互いに交差しないよ
    うに配置されると共に、前記第3及び第4のビット線と
    前記第5及び第6のビット線とは前記制御手段の他方の
    側に互いに交差しないように配置されていることを特徴
    とする半導体記憶装置。
  2. 【請求項2】 第1のワード信号と第1及び第2のビッ
    ト線とアドレスの一致を検出する第1の一致検出信号と
    に接続された複数の連想メモリセルを有する第1の連想
    メモリセルアレイと、第2のワード信号と第3及び第4
    のビット線とアドレスの一致を検出する第2の一致検出
    信号とに接続された複数の連想メモリセルを有する第2
    の連想メモリセルアレイと、第3のワード信号と前記第
    3及び第4のビット線とに接続された複数のランダムア
    クセスメモリセルを有する第1のランダムアクセスメモ
    リセルアレイと、第4のワード信号と第7及び第8のビ
    ット線とに接続された複数のランダムアクセスメモリセ
    ルを有する第2のランダムアクセスメモリセルアレイ
    と、アドレス信号に基づいて前記第1の連想メモリセル
    アレイに接続された第1のワード信号を生成する第1の
    デコーダと、アドレス信号に基づいて前記第2の連想メ
    モリセルアレイに接続された第2のワード信号を生成す
    る第2のデコーダと、制御信号と前記第1のワード信号
    と前記第1の一致検出信号とに基づいて前記第3のワー
    ド信号を生成し且つ制御信号と前記第2のワード信号と
    前記第2の一致検出信号とに基づいて前記第4のワード
    信号を生成する制御手段とにより構成されたユニットを
    備えた半導体記憶装置であって、前記第1の連想メモリ
    セルアレイと前記第1のランダムアクセスメモリセルア
    レイとはそれぞれ前記制御手段の両側の対向する位置に
    配置されると共に、前記第2のランダムアクセスメモリ
    セルアレイと前記第2の連想メモリセルアレイとはそれ
    ぞれ前記制御手段の両側の対向する位置に配置されそれ
    ぞれ前記第1の連想メモリセルアレイ及び前記第1のラ
    ンダムアクセスメモリセルアレイに隣接する位置に配置
    され、前記第1及び第2のビット線と前記第7及び第8
    のビット線とは前記制御手段の一方の側に互いに交差し
    ないように配置されると共に、前記第3及び第4のビッ
    ト線は前記制御手段の他方の側に配置されていることを
    特徴とする半導体記憶装置。
  3. 【請求項3】 第1のワード信号と第1及び第2のビッ
    ト線とアドレスの一致を検出する第1の一致検出信号と
    に接続された複数の連想メモリセルを有する第1の連想
    メモリセルアレイと、第2のワード信号と第3及び第4
    のビット線とアドレスの一致を検出する第2の一致検出
    信号とに接続された複数の連想メモリセルを有する第2
    の連想メモリセルアレイと、第3のワード信号と第5及
    び第6のビット線とに接続された複数のランダムアクセ
    スメモリセルを有する第1のランダムアクセスメモリセ
    ルアレイと、第4のワード信号と前記第1及び第2のビ
    ット線とに接続された複数のランダムアクセスメモリセ
    ルを有する第2のランダムアクセスメモリセルアレイ
    と、アドレス信号に基づいて前記第1の連想メモリセル
    アレイに接続された第1のワード信号を生成する第1の
    デコーダと、アドレス信号に基づいて前記第2の連想メ
    モリセルアレイに接続された第2のワード信号を生成す
    る第2のデコーダと、制御信号と前記第1のワード信号
    と前記第1の一致検出信号とに基づいて前記第3のワー
    ド信号を生成し且つ制御信号と前記第2のワード信号と
    前記第2の一致検出信号とに基づいて前記第4のワード
    信号を生成する制御手段とにより構成されたユニットを
    備えた半導体記憶装置であって、前記第1の連想メモリ
    セルアレイと前記第1のランダムアクセスメモリセルア
    レイとはそれぞれ前記制御手段の両側の対向する位置に
    配置されると共に、前記第2のランダムアクセスメモリ
    セルアレイと前記第2の連想メモリセルアレイとはそれ
    ぞれ前記制御手段の両側の対向する位置に配置されそれ
    ぞれ前記第1の連想メモリセルアレイ及び前記第1のラ
    ンダムアクセスメモリセルアレイに隣接する位置に配置
    され、前記第1及び第2のビット線は前記制御手段の一
    方の側に配置されると共に、前記第3及び第4のビット
    線と前記第5及び第6のビット線とは前記制御手段の他
    方の側に互いに交差しないように配置されていることを
    特徴とする半導体記憶装置。
  4. 【請求項4】 複数の前記ユニットを備えたことを特徴
    とする請求項1から3の何れかに記載の半導体記憶装
    置。
  5. 【請求項5】 前記第1の連想メモリセルアレイは論理
    アドレスを格納し前記第1のランダムアクセスメモリセ
    ルアレイは物理アドレスを格納することによってアドレ
    ス変換バッファが構成され、第2の連想メモリセルアレ
    イはキャッシュタグメモリとして用いられ第2のランダ
    ムアクセスメモリセルアレイはキャッシュデータメモリ
    として用いられることによってキャッシュメモリが構成
    されていることを特徴とする請求項1から4の何れかに
    記載の半導体記憶装置。
  6. 【請求項6】 第1の連想メモリセルアレイは命令用論
    理アドレスを格納し第1のランダムアクセスメモリセル
    アレイは命令用物理アドレスを格納することによって命
    令用アドレス変換バッファが構成され、第2の連想メモ
    リセルアレイはデータ用論理アドレスを格納し第2のラ
    ンダムアクセスメモリセルアレイはデータ用物理アドレ
    スを格納することによってデータ用アドレス変換バッフ
    ァが構成されていることを特徴とする請求項1から4の
    何れかに記載の半導体記憶装置。
  7. 【請求項7】 第1の連想メモリセルアレイは命令用キ
    ャッシュタグメモリとして用いられ第1のランダムアク
    セスメモリセルアレイは命令用キャッシュデータメモリ
    として用いられることによって命令用キャッシュメモリ
    が構成され、第2の連想メモリセルアレイはデータ用キ
    ャッシュタグメモリとして用いられ第2のランダムアク
    セスメモリセルアレイはデータ用キャッシュデータメモ
    リとして用いられることによってデータ用キャッシュメ
    モリが構成されていることを特徴とする請求項1から4
    の何れかに記載の半導体記憶装置。
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