JP3065736B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- cell array
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は複数の連想記憶装置を内
蔵した半導体記憶装置に関するものである。
蔵した半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、益々高速化、高集積化の進むマイ
クロプロセッサは、仮想記憶方式をサポートするための
アドレス変換バッファや、高速化を図るためのキャッシ
ュメモリ（特に物理アドレスでアクセスされるキャッシ
ュメモリ）に代表される複数の連想記憶装置を内蔵する
傾向にある。また、これらの連想記憶装置の連想方式と
して、ヒット率の高いフルアソシアティブ方式が用いら
れることが多くなっている。
クロプロセッサは、仮想記憶方式をサポートするための
アドレス変換バッファや、高速化を図るためのキャッシ
ュメモリ（特に物理アドレスでアクセスされるキャッシ
ュメモリ）に代表される複数の連想記憶装置を内蔵する
傾向にある。また、これらの連想記憶装置の連想方式と
して、ヒット率の高いフルアソシアティブ方式が用いら
れることが多くなっている。
【０００３】アドレス変換バッファとキャッシュメモリ
とを内蔵するマイクロプロセッサや半導体記憶装置の主
要な動作の一例について説明する。まず、アドレス変換
バッファに論理アドレスが与えられ、アドレス変換バッ
ファはその論理アドレスに対応した物理アドレスを出力
する。その物理アドレスはキャッシュメモリの中のタグ
メモリへ入力され、その物理アドレスに対応したデータ
がキャッシュメモリの中のデータメモリから出力され
る。このように、アドレス変換バッファとキャッシュメ
モリとを内蔵するマイクロプロセッサや半導体記憶装置
では、アドレス変換バッファからキャッシュメモリへの
物理アドレスの転送、即ち、連想記憶装置間でのデータ
の転送処理が一般的に必要である。
とを内蔵するマイクロプロセッサや半導体記憶装置の主
要な動作の一例について説明する。まず、アドレス変換
バッファに論理アドレスが与えられ、アドレス変換バッ
ファはその論理アドレスに対応した物理アドレスを出力
する。その物理アドレスはキャッシュメモリの中のタグ
メモリへ入力され、その物理アドレスに対応したデータ
がキャッシュメモリの中のデータメモリから出力され
る。このように、アドレス変換バッファとキャッシュメ
モリとを内蔵するマイクロプロセッサや半導体記憶装置
では、アドレス変換バッファからキャッシュメモリへの
物理アドレスの転送、即ち、連想記憶装置間でのデータ
の転送処理が一般的に必要である。
【０００４】このようなデータ転送は、マイクロプロセ
ッサの動作周波数が高まるにつれて高速で行われること
が必要となってきており、従来では、アドレス変換バッ
ファやキャッシュメモリなどの各連想記憶装置の処理速
度を個別に向上させることによって、全体の処理速度の
向上を図るという方法がとられていた。また、これらの
半導体記憶装置には集積度の向上も要求されており、こ
の要求に対しても、従来では、各々の連想記憶装置の集
積度を個別に向上させることで対応していた。
ッサの動作周波数が高まるにつれて高速で行われること
が必要となってきており、従来では、アドレス変換バッ
ファやキャッシュメモリなどの各連想記憶装置の処理速
度を個別に向上させることによって、全体の処理速度の
向上を図るという方法がとられていた。また、これらの
半導体記憶装置には集積度の向上も要求されており、こ
の要求に対しても、従来では、各々の連想記憶装置の集
積度を個別に向上させることで対応していた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、アドレス変換バッファとキ
ャッシュメモリとは各々独立した機能ブロックと見なさ
れ、チップ内においても別々に分離して配置されてい
る。そのため、アドレス変換バッファから出力された物
理アドレスを遠方にあるキャッシュメモリまで転送する
という処理、即ち連想記憶装置間でのデータの転送処理
が必要であった。この遠距離のデータ転送に要する時間
が高速処理を妨げる一因となっていた。更に、各連想記
憶装置が分離して存在していたため、それらを結ぶため
の大きな配線領域が必要になり、マイクロプロセッサや
半導体記憶装置の集積度向上の妨げとなっていた。
半導体記憶装置においては、アドレス変換バッファとキ
ャッシュメモリとは各々独立した機能ブロックと見なさ
れ、チップ内においても別々に分離して配置されてい
る。そのため、アドレス変換バッファから出力された物
理アドレスを遠方にあるキャッシュメモリまで転送する
という処理、即ち連想記憶装置間でのデータの転送処理
が必要であった。この遠距離のデータ転送に要する時間
が高速処理を妨げる一因となっていた。更に、各連想記
憶装置が分離して存在していたため、それらを結ぶため
の大きな配線領域が必要になり、マイクロプロセッサや
半導体記憶装置の集積度向上の妨げとなっていた。
【０００６】本発明は上記のような従来技術の問題点に
鑑み、データ転送を行う複数の連想記憶装置の距離を短
くすることにより、データ転送に要する時間を短縮する
と共に、連想記憶装置間の配線が占める面積を低減して
集積度の高い半導体記憶装置を提供することを目的とす
る。
鑑み、データ転送を行う複数の連想記憶装置の距離を短
くすることにより、データ転送に要する時間を短縮する
と共に、連想記憶装置間の配線が占める面積を低減して
集積度の高い半導体記憶装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、それぞれが１つの連想メモリセ
ルアレイと１つのランダムアクセスメモリセルアレイと
を有する２つの連想記憶装置からなるユニットを備えた
半導体記憶装置において、それぞれの連想記憶装置を構
成する連想メモリセルアレイとランダムアクセスメモリ
セルアレイとを制御手段の両側に配置し、一方の連想記
憶装置の連想メモリセルアレイと他方の連想記憶装置の
ランダムアクセスメモリセルアレイとを互いに隣接する
ように配置すると共に、一方の連想記憶装置のランダム
アクセスメモリセルアレイと他方の連想記憶装置の連想
メモリセルアレイとを互いに隣接するように配置し、一
方の連想記憶装置の連想メモリセルアレイの各連想メモ
リセルに接続されるビット線と他方の連想記憶装置のラ
ンダムアクセスメモリセルアレイの各ランダムアクセス
メモリセルに接続されるビット線とを互いに交差しない
ように配置するものである。
め、請求項１の発明は、それぞれが１つの連想メモリセ
ルアレイと１つのランダムアクセスメモリセルアレイと
を有する２つの連想記憶装置からなるユニットを備えた
半導体記憶装置において、それぞれの連想記憶装置を構
成する連想メモリセルアレイとランダムアクセスメモリ
セルアレイとを制御手段の両側に配置し、一方の連想記
憶装置の連想メモリセルアレイと他方の連想記憶装置の
ランダムアクセスメモリセルアレイとを互いに隣接する
ように配置すると共に、一方の連想記憶装置のランダム
アクセスメモリセルアレイと他方の連想記憶装置の連想
メモリセルアレイとを互いに隣接するように配置し、一
方の連想記憶装置の連想メモリセルアレイの各連想メモ
リセルに接続されるビット線と他方の連想記憶装置のラ
ンダムアクセスメモリセルアレイの各ランダムアクセス
メモリセルに接続されるビット線とを互いに交差しない
ように配置するものである。
【０００８】具体的に請求項１の発明が講じた解決手段
は、第１のワード信号と第１及び第２のビット線とアド
レスの一致を検出する第１の一致検出信号とに接続され
た複数の連想メモリセルを有する第１の連想メモリセル
アレイと、第２のワード信号と第３及び第４のビット線
とアドレスの一致を検出する第２の一致検出信号とに接
続された複数の連想メモリセルを有する第２の連想メモ
リセルアレイと、第３のワード信号と第５及び第６のビ
ット線とに接続された複数のランダムアクセスメモリセ
ルを有する第１のランダムアクセスメモリセルアレイ
と、第４のワード信号と第７及び第８のビット線とに接
続された複数のランダムアクセスメモリセルを有する第
２のランダムアクセスメモリセルアレイと、アドレス信
号に基づいて前記第１の連想メモリセルアレイに接続さ
れた第１のワード信号を生成する第１のデコーダと、ア
ドレス信号に基づいて前記第２の連想メモリセルアレイ
に接続された第２のワード信号を生成する第２のデコー
ダと、制御信号と前記第１のワード信号と前記第１の一
致検出信号とに基づいて前記第３のワード信号を生成し
且つ制御信号と前記第２のワード信号と前記第２の一致
検出信号とに基づいて前記第４のワード信号を生成する
制御手段とにより構成されたユニットを備えた半導体記
憶装置を対象とし、前記第１の連想メモリセルアレイと
前記第１のランダムアクセスメモリセルアレイとはそれ
ぞれ前記制御手段の両側の対向する位置に配置されると
共に、前記第２のランダムアクセスメモリセルアレイと
前記第２の連想メモリセルアレイとはそれぞれ前記制御
手段の両側の対向する位置に配置されそれぞれ前記第１
の連想メモリセルアレイ及び前記第１のランダムアクセ
スメモリセルアレイに隣接する位置に配置され、前記第
１及び第２のビット線と前記第７及び第８のビット線と
は前記制御手段の一方の側に互いに交差しないように配
置されると共に、前記第３及び第４のビット線と前記第
５及び第６のビット線とは前記制御手段の他方の側に互
いに交差しないように配置されている構成とするもので
ある。
は、第１のワード信号と第１及び第２のビット線とアド
レスの一致を検出する第１の一致検出信号とに接続され
た複数の連想メモリセルを有する第１の連想メモリセル
アレイと、第２のワード信号と第３及び第４のビット線
とアドレスの一致を検出する第２の一致検出信号とに接
続された複数の連想メモリセルを有する第２の連想メモ
リセルアレイと、第３のワード信号と第５及び第６のビ
ット線とに接続された複数のランダムアクセスメモリセ
ルを有する第１のランダムアクセスメモリセルアレイ
と、第４のワード信号と第７及び第８のビット線とに接
続された複数のランダムアクセスメモリセルを有する第
２のランダムアクセスメモリセルアレイと、アドレス信
号に基づいて前記第１の連想メモリセルアレイに接続さ
れた第１のワード信号を生成する第１のデコーダと、ア
ドレス信号に基づいて前記第２の連想メモリセルアレイ
に接続された第２のワード信号を生成する第２のデコー
ダと、制御信号と前記第１のワード信号と前記第１の一
致検出信号とに基づいて前記第３のワード信号を生成し
且つ制御信号と前記第２のワード信号と前記第２の一致
検出信号とに基づいて前記第４のワード信号を生成する
制御手段とにより構成されたユニットを備えた半導体記
憶装置を対象とし、前記第１の連想メモリセルアレイと
前記第１のランダムアクセスメモリセルアレイとはそれ
ぞれ前記制御手段の両側の対向する位置に配置されると
共に、前記第２のランダムアクセスメモリセルアレイと
前記第２の連想メモリセルアレイとはそれぞれ前記制御
手段の両側の対向する位置に配置されそれぞれ前記第１
の連想メモリセルアレイ及び前記第１のランダムアクセ
スメモリセルアレイに隣接する位置に配置され、前記第
１及び第２のビット線と前記第７及び第８のビット線と
は前記制御手段の一方の側に互いに交差しないように配
置されると共に、前記第３及び第４のビット線と前記第
５及び第６のビット線とは前記制御手段の他方の側に互
いに交差しないように配置されている構成とするもので
ある。
【０００９】また、請求項２の発明及び請求項３の発明
は、１つのユニットを構成する２つの連想記憶装置のう
ちの一方の連想記憶装置を構成する連想メモリセルアレ
イのビット線と、この連想メモリセルアレイに隣接し他
方の連想記憶装置を構成するランダムアクセスメモリセ
ルアレイのビット線とを共通にするものである。
は、１つのユニットを構成する２つの連想記憶装置のう
ちの一方の連想記憶装置を構成する連想メモリセルアレ
イのビット線と、この連想メモリセルアレイに隣接し他
方の連想記憶装置を構成するランダムアクセスメモリセ
ルアレイのビット線とを共通にするものである。
【００１０】具体的に請求項２の発明が講じた解決手段
は、第１のワード信号と第１及び第２のビット線とアド
レスの一致を検出する第１の一致検出信号とに接続され
た複数の連想メモリセルを有する第１の連想メモリセル
アレイと、第２のワード信号と第３及び第４のビット線
とアドレスの一致を検出する第２の一致検出信号とに接
続された複数の連想メモリセルを有する第２の連想メモ
リセルアレイと、第３のワード信号と前記第３及び第４
のビット線とに接続された複数のランダムアクセスメモ
リセルを有する第１のランダムアクセスメモリセルアレ
イと、第４のワード信号と第７及び第８のビット線とに
接続された複数のランダムアクセスメモリセルを有する
第２のランダムアクセスメモリセルアレイと、アドレス
信号に基づいて前記第１の連想メモリセルアレイに接続
された第１のワード信号を生成する第１のデコーダと、
アドレス信号に基づいて前記第２の連想メモリセルアレ
イに接続された第２のワード信号を生成する第２のデコ
ーダと、制御信号と前記第１のワード信号と前記第１の
一致検出信号とに基づいて前記第３のワード信号を生成
し且つ制御信号と前記第２のワード信号と前記第２の一
致検出信号とに基づいて前記第４のワード信号を生成す
る制御手段とにより構成されたユニットを備えた半導体
記憶装置を対象とし、前記第１の連想メモリセルアレイ
と前記第１のランダムアクセスメモリセルアレイとはそ
れぞれ前記制御手段の両側の対向する位置に配置される
と共に、前記第２のランダムアクセスメモリセルアレイ
と前記第２の連想メモリセルアレイとはそれぞれ前記制
御手段の両側の対向する位置に配置されそれぞれ前記第
１の連想メモリセルアレイ及び前記第１のランダムアク
セスメモリセルアレイに隣接する位置に配置され、前記
第１及び第２のビット線と前記第７及び第８のビット線
とは前記制御手段の一方の側に互いに交差しないように
配置されると共に、前記第３及び第４のビット線は前記
制御手段の他方の側に配置されている構成とするもので
ある。
は、第１のワード信号と第１及び第２のビット線とアド
レスの一致を検出する第１の一致検出信号とに接続され
た複数の連想メモリセルを有する第１の連想メモリセル
アレイと、第２のワード信号と第３及び第４のビット線
とアドレスの一致を検出する第２の一致検出信号とに接
続された複数の連想メモリセルを有する第２の連想メモ
リセルアレイと、第３のワード信号と前記第３及び第４
のビット線とに接続された複数のランダムアクセスメモ
リセルを有する第１のランダムアクセスメモリセルアレ
イと、第４のワード信号と第７及び第８のビット線とに
接続された複数のランダムアクセスメモリセルを有する
第２のランダムアクセスメモリセルアレイと、アドレス
信号に基づいて前記第１の連想メモリセルアレイに接続
された第１のワード信号を生成する第１のデコーダと、
アドレス信号に基づいて前記第２の連想メモリセルアレ
イに接続された第２のワード信号を生成する第２のデコ
ーダと、制御信号と前記第１のワード信号と前記第１の
一致検出信号とに基づいて前記第３のワード信号を生成
し且つ制御信号と前記第２のワード信号と前記第２の一
致検出信号とに基づいて前記第４のワード信号を生成す
る制御手段とにより構成されたユニットを備えた半導体
記憶装置を対象とし、前記第１の連想メモリセルアレイ
と前記第１のランダムアクセスメモリセルアレイとはそ
れぞれ前記制御手段の両側の対向する位置に配置される
と共に、前記第２のランダムアクセスメモリセルアレイ
と前記第２の連想メモリセルアレイとはそれぞれ前記制
御手段の両側の対向する位置に配置されそれぞれ前記第
１の連想メモリセルアレイ及び前記第１のランダムアク
セスメモリセルアレイに隣接する位置に配置され、前記
第１及び第２のビット線と前記第７及び第８のビット線
とは前記制御手段の一方の側に互いに交差しないように
配置されると共に、前記第３及び第４のビット線は前記
制御手段の他方の側に配置されている構成とするもので
ある。
【００１１】具体的に請求項３の発明が講じた解決手段
は、第１のワード信号と第１及び第２のビット線とアド
レスの一致を検出する第１の一致検出信号とに接続され
た複数の連想メモリセルを有する第１の連想メモリセル
アレイと、第２のワード信号と第３及び第４のビット線
とアドレスの一致を検出する第２の一致検出信号とに接
続された複数の連想メモリセルを有する第２の連想メモ
リセルアレイと、第３のワード信号と第５及び第６のビ
ット線とに接続された複数のランダムアクセスメモリセ
ルを有する第１のランダムアクセスメモリセルアレイ
と、第４のワード信号と前記第１及び第２のビット線と
に接続された複数のランダムアクセスメモリセルを有す
る第２のランダムアクセスメモリセルアレイと、アドレ
ス信号に基づいて前記第１の連想メモリセルアレイに接
続された第１のワード信号を生成する第１のデコーダ
と、アドレス信号に基づいて前記第２の連想メモリセル
アレイに接続された第２のワード信号を生成する第２の
デコーダと、制御信号と前記第１のワード信号と前記第
１の一致検出信号とに基づいて前記第３のワード信号を
生成し且つ制御信号と前記第２のワード信号と前記第２
の一致検出信号とに基づいて前記第４のワード信号を生
成する制御手段とにより構成されたユニットを備えた半
導体記憶装置を対象とし、前記第１の連想メモリセルア
レイと前記第１のランダムアクセスメモリセルアレイと
はそれぞれ前記制御手段の両側の対向する位置に配置さ
れると共に、前記第２のランダムアクセスメモリセルア
レイと前記第２の連想メモリセルアレイとはそれぞれ前
記制御手段の両側の対向する位置に配置されそれぞれ前
記第１の連想メモリセルアレイ及び前記第１のランダム
アクセスメモリセルアレイに隣接する位置に配置され、
前記第１及び第２のビット線は前記制御手段の一方の側
に配置されると共に、前記第３及び第４のビット線と前
記第５及び第６のビット線とは前記制御手段の他方の側
に互いに交差しないように配置されている構成とするも
のである。
は、第１のワード信号と第１及び第２のビット線とアド
レスの一致を検出する第１の一致検出信号とに接続され
た複数の連想メモリセルを有する第１の連想メモリセル
アレイと、第２のワード信号と第３及び第４のビット線
とアドレスの一致を検出する第２の一致検出信号とに接
続された複数の連想メモリセルを有する第２の連想メモ
リセルアレイと、第３のワード信号と第５及び第６のビ
ット線とに接続された複数のランダムアクセスメモリセ
ルを有する第１のランダムアクセスメモリセルアレイ
と、第４のワード信号と前記第１及び第２のビット線と
に接続された複数のランダムアクセスメモリセルを有す
る第２のランダムアクセスメモリセルアレイと、アドレ
ス信号に基づいて前記第１の連想メモリセルアレイに接
続された第１のワード信号を生成する第１のデコーダ
と、アドレス信号に基づいて前記第２の連想メモリセル
アレイに接続された第２のワード信号を生成する第２の
デコーダと、制御信号と前記第１のワード信号と前記第
１の一致検出信号とに基づいて前記第３のワード信号を
生成し且つ制御信号と前記第２のワード信号と前記第２
の一致検出信号とに基づいて前記第４のワード信号を生
成する制御手段とにより構成されたユニットを備えた半
導体記憶装置を対象とし、前記第１の連想メモリセルア
レイと前記第１のランダムアクセスメモリセルアレイと
はそれぞれ前記制御手段の両側の対向する位置に配置さ
れると共に、前記第２のランダムアクセスメモリセルア
レイと前記第２の連想メモリセルアレイとはそれぞれ前
記制御手段の両側の対向する位置に配置されそれぞれ前
記第１の連想メモリセルアレイ及び前記第１のランダム
アクセスメモリセルアレイに隣接する位置に配置され、
前記第１及び第２のビット線は前記制御手段の一方の側
に配置されると共に、前記第３及び第４のビット線と前
記第５及び第６のビット線とは前記制御手段の他方の側
に互いに交差しないように配置されている構成とするも
のである。
【００１２】請求項４の発明は、上記請求項１から３の
発明を複数の前記ユニットを備えた半導体記憶装置に適
用したものである。
発明を複数の前記ユニットを備えた半導体記憶装置に適
用したものである。
【００１３】請求項５の発明は、１つのユニットを構成
する２つの連想記憶装置のうちの一方の連想記憶装置が
アドレス変換バッファとして機能し、他方の連想記憶装
置がキャッシュメモリとして機能する半導体記憶装置に
適用したものである。
する２つの連想記憶装置のうちの一方の連想記憶装置が
アドレス変換バッファとして機能し、他方の連想記憶装
置がキャッシュメモリとして機能する半導体記憶装置に
適用したものである。
【００１４】具体的には、前記第１の連想メモリセルア
レイは論理アドレスを格納し前記第１のランダムアクセ
スメモリセルアレイは物理アドレスを格納することによ
ってアドレス変換バッファが構成され、第２の連想メモ
リセルアレイはキャッシュタグメモリとして用いられ第
２のランダムアクセスメモリセルアレイはキャッシュデ
ータメモリとして用いられることによってキャッシュメ
モリが構成されているものである。
レイは論理アドレスを格納し前記第１のランダムアクセ
スメモリセルアレイは物理アドレスを格納することによ
ってアドレス変換バッファが構成され、第２の連想メモ
リセルアレイはキャッシュタグメモリとして用いられ第
２のランダムアクセスメモリセルアレイはキャッシュデ
ータメモリとして用いられることによってキャッシュメ
モリが構成されているものである。
【００１５】請求項６の発明は、１つのユニットを構成
する２つの連想記憶装置のうちの一方の連想記憶装置が
命令用アドレス変換バッファとして機能し、他方の連想
記憶装置がデータ用アドレス変換バッファとして機能す
る半導体記憶装置に適用したものである。
する２つの連想記憶装置のうちの一方の連想記憶装置が
命令用アドレス変換バッファとして機能し、他方の連想
記憶装置がデータ用アドレス変換バッファとして機能す
る半導体記憶装置に適用したものである。
【００１６】具体的には、第１の連想メモリセルアレイ
は命令用論理アドレスを格納し第１のランダムアクセス
メモリセルアレイは命令用物理アドレスを格納すること
によって命令用アドレス変換バッファが構成され、第２
の連想メモリセルアレイはデータ用論理アドレスを格納
し第２のランダムアクセスメモリセルアレイはデータ用
物理アドレスを格納することによってデータ用アドレス
変換バッファが構成されているものである。
は命令用論理アドレスを格納し第１のランダムアクセス
メモリセルアレイは命令用物理アドレスを格納すること
によって命令用アドレス変換バッファが構成され、第２
の連想メモリセルアレイはデータ用論理アドレスを格納
し第２のランダムアクセスメモリセルアレイはデータ用
物理アドレスを格納することによってデータ用アドレス
変換バッファが構成されているものである。
【００１７】請求項７の発明は、１つのユニットを構成
する２つの連想記憶装置のうちの一方の連想記憶装置が
命令用キャッシュメモリとして機能し、他方の連想記憶
装置がデータ用キャッシュメモリとして機能する半導体
記憶装置に適用したものである。
する２つの連想記憶装置のうちの一方の連想記憶装置が
命令用キャッシュメモリとして機能し、他方の連想記憶
装置がデータ用キャッシュメモリとして機能する半導体
記憶装置に適用したものである。
【００１８】具体的には、第１の連想メモリセルアレイ
は命令用キャッシュタグメモリとして用いられ第１のラ
ンダムアクセスメモリセルアレイは命令用キャッシュデ
ータメモリとして用いられることによって命令用キャッ
シュメモリが構成され、第２の連想メモリセルアレイは
データ用キャッシュタグメモリとして用いられ第２のラ
ンダムアクセスメモリセルアレイはデータ用キャッシュ
データメモリとして用いられることによってデータ用キ
ャッシュメモリが構成されているものである。
は命令用キャッシュタグメモリとして用いられ第１のラ
ンダムアクセスメモリセルアレイは命令用キャッシュデ
ータメモリとして用いられることによって命令用キャッ
シュメモリが構成され、第２の連想メモリセルアレイは
データ用キャッシュタグメモリとして用いられ第２のラ
ンダムアクセスメモリセルアレイはデータ用キャッシュ
データメモリとして用いられることによってデータ用キ
ャッシュメモリが構成されているものである。
【００１９】
【作用】請求項１の発明の構成により、第１の連想メモ
リセルアレイと第１のランダムアクセスメモリセルアレ
イとによって構成される一方の連想記憶装置と第２の連
想メモリセルアレイと第２のランダムアクセスメモリセ
ルアレイとによって構成される他方の連想記憶装置とは
１つのユニットを構成し、一方の連想記憶装置の第１の
ランダムアクセスメモリセルアレイと他方の連想記憶装
置の第２の連想メモリセルアレイとは互いに離れた位置
に配置されることなく近接して配置されているので、一
方の連想記憶装置から他方の連想記憶装置へデータ転送
を行う場合にはデータ転送距離を短くすることができ、
データ転送に要する時間を短縮することが可能となる。
また、１つのユニットを構成する２つの連想記憶装置が
近接して配置されるため、これらの連想記憶装置を構成
する第１及び第２の連想メモリセルアレイと第１及び第
２のランダムアクセスメモリセルアレイとに接続される
各ビット線の配線領域の面積を低減することが可能とな
る。従って、半導体記憶装置における集積度を向上させ
ることが可能となる。
リセルアレイと第１のランダムアクセスメモリセルアレ
イとによって構成される一方の連想記憶装置と第２の連
想メモリセルアレイと第２のランダムアクセスメモリセ
ルアレイとによって構成される他方の連想記憶装置とは
１つのユニットを構成し、一方の連想記憶装置の第１の
ランダムアクセスメモリセルアレイと他方の連想記憶装
置の第２の連想メモリセルアレイとは互いに離れた位置
に配置されることなく近接して配置されているので、一
方の連想記憶装置から他方の連想記憶装置へデータ転送
を行う場合にはデータ転送距離を短くすることができ、
データ転送に要する時間を短縮することが可能となる。
また、１つのユニットを構成する２つの連想記憶装置が
近接して配置されるため、これらの連想記憶装置を構成
する第１及び第２の連想メモリセルアレイと第１及び第
２のランダムアクセスメモリセルアレイとに接続される
各ビット線の配線領域の面積を低減することが可能とな
る。従って、半導体記憶装置における集積度を向上させ
ることが可能となる。
【００２０】請求項２の発明の構成により、１つのユニ
ットを構成する一方の連想記憶装置の第１のランダムア
クセスメモリセルアレイに接続されているビット線と、
この連想メモリセルアレイに隣接し他方の連想記憶装置
を構成する第２の連想メモリセルアレイに接続されてい
るビット線とを共通とすることにより、更にビット線の
配線領域の面積を低減することが可能となる。
ットを構成する一方の連想記憶装置の第１のランダムア
クセスメモリセルアレイに接続されているビット線と、
この連想メモリセルアレイに隣接し他方の連想記憶装置
を構成する第２の連想メモリセルアレイに接続されてい
るビット線とを共通とすることにより、更にビット線の
配線領域の面積を低減することが可能となる。
【００２１】請求項３の発明の構成により、１つのユニ
ットを構成する一方の連想記憶装置の第１の連想メモリ
セルアレイに接続されているビット線と、この連想メモ
リセルアレイに隣接し他方の連想記憶装置を構成する第
２のランダムアクセスメモリセルアレイに接続されてい
るビット線とを共通とすることにより、更にビット線の
配線領域の面積を低減することが可能となる。
ットを構成する一方の連想記憶装置の第１の連想メモリ
セルアレイに接続されているビット線と、この連想メモ
リセルアレイに隣接し他方の連想記憶装置を構成する第
２のランダムアクセスメモリセルアレイに接続されてい
るビット線とを共通とすることにより、更にビット線の
配線領域の面積を低減することが可能となる。
【００２２】更に、請求項４の発明の構成により、請求
項１から３の何れかの発明の構成が複数のユニットを有
する半導体記憶装置にも適用され、このような半導体記
憶装置においても、データ転送速度の向上と集積度の向
上とを図ることができる。
項１から３の何れかの発明の構成が複数のユニットを有
する半導体記憶装置にも適用され、このような半導体記
憶装置においても、データ転送速度の向上と集積度の向
上とを図ることができる。
【００２３】また、請求項５の発明の構成により、１つ
のユニットを構成するアドレス変換バッファとキャッシ
ュメモリとは互いに離れた位置に配置されることなく近
接して配置されるので、アドレス変換バッファからキャ
ッシュメモリへデータ転送を行う場合にはデータ転送距
離を短くでき、データ転送に要する時間を短縮すること
が可能となる。また、これらのアドレス変換バッファと
キャッシュメモリとが近接して配置されるため、これら
に接続されるビット線の配線領域の面積を低減すること
が可能となる。従って、アドレス変換バッファとキャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。
のユニットを構成するアドレス変換バッファとキャッシ
ュメモリとは互いに離れた位置に配置されることなく近
接して配置されるので、アドレス変換バッファからキャ
ッシュメモリへデータ転送を行う場合にはデータ転送距
離を短くでき、データ転送に要する時間を短縮すること
が可能となる。また、これらのアドレス変換バッファと
キャッシュメモリとが近接して配置されるため、これら
に接続されるビット線の配線領域の面積を低減すること
が可能となる。従って、アドレス変換バッファとキャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。
【００２４】更に、請求項６の発明の構成により、１つ
のユニットを構成する命令用アドレス変換バッファとデ
ータ用アドレス変換バッファとは互いに離れた位置に配
置されることなく近接して配置されるので、これらの命
令用アドレス変換バッファとデータ用アドレス変換バッ
ファとに接続されるビット線の配線領域の面積を低減す
ることが可能となる。従って、命令用アドレス変換バッ
ファとデータ用アドレス変換バッファとを有する半導体
記憶装置の集積度を向上させることが可能となる。
のユニットを構成する命令用アドレス変換バッファとデ
ータ用アドレス変換バッファとは互いに離れた位置に配
置されることなく近接して配置されるので、これらの命
令用アドレス変換バッファとデータ用アドレス変換バッ
ファとに接続されるビット線の配線領域の面積を低減す
ることが可能となる。従って、命令用アドレス変換バッ
ファとデータ用アドレス変換バッファとを有する半導体
記憶装置の集積度を向上させることが可能となる。
【００２５】更に、請求項７の発明の構成により、１つ
のユニットを構成する命令用キャッシュメモリとデータ
用キャッシュメモリとは互いに離れた位置に配置される
ことなく近接して配置されるので、これらの命令用キャ
ッシュメモリとデータ用キャッシュメモリとに接続され
るビット線の配線領域の面積を低減することが可能とな
る。従って、命令用キャッシュメモリとデータ用キャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。
のユニットを構成する命令用キャッシュメモリとデータ
用キャッシュメモリとは互いに離れた位置に配置される
ことなく近接して配置されるので、これらの命令用キャ
ッシュメモリとデータ用キャッシュメモリとに接続され
るビット線の配線領域の面積を低減することが可能とな
る。従って、命令用キャッシュメモリとデータ用キャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。
【００２６】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１に本発明の第１の実施例に係る半導体記
憶装置を構成する１つのユニットのブロック構成を示
す。本実施例の半導体記憶装置は、第１の連想メモリセ
ルアレイ１と、第２の連想メモリセルアレイ３と、第１
のランダムアクセスメモリセルアレイ２と、第２のラン
ダムアクセスメモリセルアレイ４と、第１のデコーダ５
と、第２のデコーダ６と、制御手段７とを有している。
第１のデコーダ５にはアドレス信号１４が入力され、第
２のデコーダ６にはアドレス信号１５が入力され、制御
手段７には制御信号２６が入力されている。また、第１
及び第２の連想メモリセルアレイ１，３はそれぞれ複数
の連想メモリセル２２，２４を有し、第１及び第２のラ
ンダムアクセスメモリセルアレイ２，４はそれぞれ複数
のランダムアクセスメモリセル２３，２５を有してい
る。
説明する。図１に本発明の第１の実施例に係る半導体記
憶装置を構成する１つのユニットのブロック構成を示
す。本実施例の半導体記憶装置は、第１の連想メモリセ
ルアレイ１と、第２の連想メモリセルアレイ３と、第１
のランダムアクセスメモリセルアレイ２と、第２のラン
ダムアクセスメモリセルアレイ４と、第１のデコーダ５
と、第２のデコーダ６と、制御手段７とを有している。
第１のデコーダ５にはアドレス信号１４が入力され、第
２のデコーダ６にはアドレス信号１５が入力され、制御
手段７には制御信号２６が入力されている。また、第１
及び第２の連想メモリセルアレイ１，３はそれぞれ複数
の連想メモリセル２２，２４を有し、第１及び第２のラ
ンダムアクセスメモリセルアレイ２，４はそれぞれ複数
のランダムアクセスメモリセル２３，２５を有してい
る。
【００２７】第１の連想メモリセルアレイ１はｍビット
の構成を有し、各ビットを構成するｍ個の連想メモリセ
ル２２のそれぞれには、第１のデコーダ５と制御手段７
とに接続された第１のワード信号８と、第１のビット線
１６と、第２のビット線１７と、制御手段７に入力され
る第１の一致検出信号９とが接続されている。同様に、
第２の連想メモリセルアレイ３はｎビットの構成を有
し、各ビットを構成するｎ個の連想メモリセル２４のそ
れぞれには、第２のデコーダ６と制御手段７とに接続さ
れた第２のワード信号１１と、第３のビット線１８と、
第４のビット線１９と、制御手段７に入力される第２の
一致検出信号１２とが接続されている。また、第１のラ
ンダムアクセスメモリセルアレイ２はｎビットの構成を
有し、各ビットを構成するｎ個のランダムアクセスメモ
リセル２３には、制御手段７から延びる第３のワード信
号１０と、第５のビット線２７と、第６のビット線２８
とが接続されている。同様に、第２のランダムアクセス
メモリセルアレイ４はｍビットの構成を有し、各ビット
を構成するｍ個のランダムアクセスメモリセル２５に
は、制御手段７から延びる第４のワード信号１３と、第
７のビット線２０と、第８のビット線２１とが接続され
ている。
の構成を有し、各ビットを構成するｍ個の連想メモリセ
ル２２のそれぞれには、第１のデコーダ５と制御手段７
とに接続された第１のワード信号８と、第１のビット線
１６と、第２のビット線１７と、制御手段７に入力され
る第１の一致検出信号９とが接続されている。同様に、
第２の連想メモリセルアレイ３はｎビットの構成を有
し、各ビットを構成するｎ個の連想メモリセル２４のそ
れぞれには、第２のデコーダ６と制御手段７とに接続さ
れた第２のワード信号１１と、第３のビット線１８と、
第４のビット線１９と、制御手段７に入力される第２の
一致検出信号１２とが接続されている。また、第１のラ
ンダムアクセスメモリセルアレイ２はｎビットの構成を
有し、各ビットを構成するｎ個のランダムアクセスメモ
リセル２３には、制御手段７から延びる第３のワード信
号１０と、第５のビット線２７と、第６のビット線２８
とが接続されている。同様に、第２のランダムアクセス
メモリセルアレイ４はｍビットの構成を有し、各ビット
を構成するｍ個のランダムアクセスメモリセル２５に
は、制御手段７から延びる第４のワード信号１３と、第
７のビット線２０と、第８のビット線２１とが接続され
ている。
【００２８】本実施例では第１の連想メモリセルアレイ
１と第１のランダムアクセスメモリセルアレイ２とがそ
れぞれ制御手段７の両側の対向する位置に配置されてい
る。また、第２のランダムアクセスメモリセルアレイ４
と第２の連想メモリセルアレイ３とがそれぞれ制御手段
７の両側の対向する位置に配置され、しかも第２のラン
ダムアクセスメモリセルアレイ４と第２の連想メモリセ
ルアレイ３とはそれぞれ第１の連想メモリセルアレイ１
及び第１のランダムアクセスメモリセルアレイ２に隣接
する位置に配置されている。更に、第１及び第２のビッ
ト線１６，１７と第７及び第８のビット線２０，２１と
が制御手段７の一方の側に互いに交差しないように配置
されると共に、第３及び第４のビット線１８，１９と第
５及び第６のビット線２７，２８とが制御手段７の他方
の側に互いに交差しないように配置されている。
１と第１のランダムアクセスメモリセルアレイ２とがそ
れぞれ制御手段７の両側の対向する位置に配置されてい
る。また、第２のランダムアクセスメモリセルアレイ４
と第２の連想メモリセルアレイ３とがそれぞれ制御手段
７の両側の対向する位置に配置され、しかも第２のラン
ダムアクセスメモリセルアレイ４と第２の連想メモリセ
ルアレイ３とはそれぞれ第１の連想メモリセルアレイ１
及び第１のランダムアクセスメモリセルアレイ２に隣接
する位置に配置されている。更に、第１及び第２のビッ
ト線１６，１７と第７及び第８のビット線２０，２１と
が制御手段７の一方の側に互いに交差しないように配置
されると共に、第３及び第４のビット線１８，１９と第
５及び第６のビット線２７，２８とが制御手段７の他方
の側に互いに交差しないように配置されている。
【００２９】図２は図１に示すユニットを複数備えた半
導体記憶装置のブロック構成を示している。なお、図２
においては１つのユニットのみを描き、他のユニットの
詳細は省略されている。また、図１と同じ要素には同一
符号を付してある。図２に示す半導体装置では、図１の
１つのユニットを各ビット線の延設方向に並べ、各ユニ
ット３０における第１の連想メモリアレイ１に接続され
る第１及び第２のビット線１６，１７と第１のデコーダ
５に接続されるアドレス信号１４とはそれぞれ共通であ
り、同様に、各ユニットにおける第２の連想メモリアレ
イ３に接続される第３及び第４のビット線１８，１９と
第２のデコーダ６に接続されるアドレス信号１５とはそ
れぞれ共通である。また、各ユニットにおける第２のラ
ンダムアクセスメモリセルアレイ４に接続される第７及
び第８のビット線２０，２１は共通であり、同様に、各
ユニットにおける第１のランダムアクセスメモリセルア
レイ２に接続される第５及び第６のビット線２７，２８
は共通である。更に、制御手段７に入力される制御信号
２６も共通である。
導体記憶装置のブロック構成を示している。なお、図２
においては１つのユニットのみを描き、他のユニットの
詳細は省略されている。また、図１と同じ要素には同一
符号を付してある。図２に示す半導体装置では、図１の
１つのユニットを各ビット線の延設方向に並べ、各ユニ
ット３０における第１の連想メモリアレイ１に接続され
る第１及び第２のビット線１６，１７と第１のデコーダ
５に接続されるアドレス信号１４とはそれぞれ共通であ
り、同様に、各ユニットにおける第２の連想メモリアレ
イ３に接続される第３及び第４のビット線１８，１９と
第２のデコーダ６に接続されるアドレス信号１５とはそ
れぞれ共通である。また、各ユニットにおける第２のラ
ンダムアクセスメモリセルアレイ４に接続される第７及
び第８のビット線２０，２１は共通であり、同様に、各
ユニットにおける第１のランダムアクセスメモリセルア
レイ２に接続される第５及び第６のビット線２７，２８
は共通である。更に、制御手段７に入力される制御信号
２６も共通である。
【００３０】本実施例では第１の連想メモリセルアレイ
１と第１のランダムアクセスメモリセルアレイ２とによ
って１つの連想記憶装置が構成され、この連想記憶装置
はフルアソシアティブのアドレス変換バッファとして機
能している。即ち、第１の連想メモリセルアレイ１はア
ドレス変換バッファにおける論理アドレスを格納する機
能を果たし、第１のランダムアクセスメモリセルアレイ
２はアドレス変換バッファにおける物理アドレスを格納
する機能を果たしている。また、第２の連想メモリセル
３と第２のランダムアクセスメモリセルアレイ４とによ
って１つの連想記憶装置が構成され、この連想記憶装置
はフルアソシアティブの物理キャッシュメモリとして機
能している。即ち、連想メモリセルアレイ３はキャッシ
ュタグメモリとして機能し、ランダムアクセスメモリセ
ルアレイ４はキャッシュデータメモリとして機能してい
る。
１と第１のランダムアクセスメモリセルアレイ２とによ
って１つの連想記憶装置が構成され、この連想記憶装置
はフルアソシアティブのアドレス変換バッファとして機
能している。即ち、第１の連想メモリセルアレイ１はア
ドレス変換バッファにおける論理アドレスを格納する機
能を果たし、第１のランダムアクセスメモリセルアレイ
２はアドレス変換バッファにおける物理アドレスを格納
する機能を果たしている。また、第２の連想メモリセル
３と第２のランダムアクセスメモリセルアレイ４とによ
って１つの連想記憶装置が構成され、この連想記憶装置
はフルアソシアティブの物理キャッシュメモリとして機
能している。即ち、連想メモリセルアレイ３はキャッシ
ュタグメモリとして機能し、ランダムアクセスメモリセ
ルアレイ４はキャッシュデータメモリとして機能してい
る。
【００３１】アドレス変換バッファを構成する第１の連
想メモリセルアレイ１と第１のランダムアクセスメモリ
セルアレイ２とにおける書き込み動作について説明す
る。まず、第１のデコーダ５がアドレス信号１４に基づ
いて第１の連想メモリセルアレイ１に接続された第１の
ワード信号８を生成し、第１のビット線１６には論理ア
ドレスの正転信号が供給され、第２のビット線１７には
論理アドレスの反転信号が供給される。これにより、ｍ
ビットの論理アドレスが第１の連想メモリセルアレイ１
に書き込まれる。次に、制御手段７は第１のワード信号
８と制御信号２６とに基づいて第１のランダムアクセス
メモリセルアレイ２への第３のワード信号１０を生成
し、第５のビット線２７には物理アドレスの正転信号
が、第６のビット線２８には物理アドレスの反転信号が
供給される。これにより、ｎビットの物理アドレスが第
１のランダムアクセスメモリセルアレイ２に書き込まれ
る。
想メモリセルアレイ１と第１のランダムアクセスメモリ
セルアレイ２とにおける書き込み動作について説明す
る。まず、第１のデコーダ５がアドレス信号１４に基づ
いて第１の連想メモリセルアレイ１に接続された第１の
ワード信号８を生成し、第１のビット線１６には論理ア
ドレスの正転信号が供給され、第２のビット線１７には
論理アドレスの反転信号が供給される。これにより、ｍ
ビットの論理アドレスが第１の連想メモリセルアレイ１
に書き込まれる。次に、制御手段７は第１のワード信号
８と制御信号２６とに基づいて第１のランダムアクセス
メモリセルアレイ２への第３のワード信号１０を生成
し、第５のビット線２７には物理アドレスの正転信号
が、第６のビット線２８には物理アドレスの反転信号が
供給される。これにより、ｎビットの物理アドレスが第
１のランダムアクセスメモリセルアレイ２に書き込まれ
る。
【００３２】次に、キャッシュメモリを構成する第２の
連想メモリセル３と第２のランダムアクセスメモリセル
アレイ４とにおける書き込み動作について説明する。ま
ず、第２のデコーダ６はアドレス信号１５に基づいて第
２の連想メモリセルアレイ３に接続された第２のワード
信号１１を生成し、第３のビット線１８には物理アドレ
スの正転信号が供給され、第４のビット線１９には物理
アドレスの反転信号が供給される。これにより、ｎビッ
トの物理アドレスが連想メモリセルアレイ３に書き込ま
れる。次に、制御手段７は第２のワード信号１１と制御
信号２６とに基づいて第２のランダムアクセスメモリセ
ルアレイ４への第４のワード信号１３を生成し、第７の
ビット線２０にはデータの正転信号が供給され、第８の
ビット線２１にはデータの反転信号が供給される。これ
により、ｍビットのデータが第２のランダムアクセスメ
モリセルアレイ４に書き込まれる。
連想メモリセル３と第２のランダムアクセスメモリセル
アレイ４とにおける書き込み動作について説明する。ま
ず、第２のデコーダ６はアドレス信号１５に基づいて第
２の連想メモリセルアレイ３に接続された第２のワード
信号１１を生成し、第３のビット線１８には物理アドレ
スの正転信号が供給され、第４のビット線１９には物理
アドレスの反転信号が供給される。これにより、ｎビッ
トの物理アドレスが連想メモリセルアレイ３に書き込ま
れる。次に、制御手段７は第２のワード信号１１と制御
信号２６とに基づいて第２のランダムアクセスメモリセ
ルアレイ４への第４のワード信号１３を生成し、第７の
ビット線２０にはデータの正転信号が供給され、第８の
ビット線２１にはデータの反転信号が供給される。これ
により、ｍビットのデータが第２のランダムアクセスメ
モリセルアレイ４に書き込まれる。
【００３３】次に、第１の連想メモリセルアレイ１と第
１のランダムアクセスメモリセルアレイ２とによって構
成されるアドレス変換バッファにおいて生成された物理
アドレスを用いて、第２の連想メモリセルアレイ３と第
２のランダムアクセスメモリセルアレイ４とによって構
成されるキャッシュメモリからデータを読み出す動作に
ついて説明する。まず、第１の連想メモリセルアレイ１
に接続された第１及び第２のビット線１６，１７にｍビ
ットの論理アドレスの正転信号と反転信号がそれぞれ供
給される。第１の連想メモリセルアレイ１は供給された
論理アドレスと格納されている論理アドレスとを比較
し、その比較結果を第１の一致検出信号９に出力する。
一致が起こった場合、即ち供給された論理アドレスが第
１の連想メモリセルアレイ１に格納されていることが検
出された場合には、制御手段７は第１の一致検出信号９
と制御信号２６とに基づいて第１のランダムアクセスメ
モリセルアレイ２の第３のワード信号１０を生成する。
この第３のワード信号１０に基づいて第１のランダムア
クセスメモリセルアレイ２からｎビットの物理アドレス
の正転信号と反転信号とがそれぞれ第５及び第６のビッ
ト線２７，２８に読み出され出力される。
１のランダムアクセスメモリセルアレイ２とによって構
成されるアドレス変換バッファにおいて生成された物理
アドレスを用いて、第２の連想メモリセルアレイ３と第
２のランダムアクセスメモリセルアレイ４とによって構
成されるキャッシュメモリからデータを読み出す動作に
ついて説明する。まず、第１の連想メモリセルアレイ１
に接続された第１及び第２のビット線１６，１７にｍビ
ットの論理アドレスの正転信号と反転信号がそれぞれ供
給される。第１の連想メモリセルアレイ１は供給された
論理アドレスと格納されている論理アドレスとを比較
し、その比較結果を第１の一致検出信号９に出力する。
一致が起こった場合、即ち供給された論理アドレスが第
１の連想メモリセルアレイ１に格納されていることが検
出された場合には、制御手段７は第１の一致検出信号９
と制御信号２６とに基づいて第１のランダムアクセスメ
モリセルアレイ２の第３のワード信号１０を生成する。
この第３のワード信号１０に基づいて第１のランダムア
クセスメモリセルアレイ２からｎビットの物理アドレス
の正転信号と反転信号とがそれぞれ第５及び第６のビッ
ト線２７，２８に読み出され出力される。
【００３４】次に、第２の連想メモリセルアレイ３に接
続されている第３及び第４のビット線１８，１９には、
ビット線２７、２８に読み出されたｎビットの物理アド
レスが入力される。即ち、第３及び第４のビット線１
８，１９には、アドレス変換バッファで変換されたｎビ
ットの物理アドレスの正転信号と反転信号がそれぞれ供
給される。第２の連想メモリセルアレイ３は第３及び第
４のビット線１８，１９によって供給された物理アドレ
スと格納されている物理アドレスとを比較し、その比較
結果を一致検出信号１２に出力する。一致が起こった場
合、即ち供給された物理アドレスが第２の連想メモリセ
ルアレイ３に格納されていることが検出された場合に
は、制御手段７は第２の一致検出信号１２と制御信号２
６とに基づいて、第２のランダムアクセスメモリセルア
レイ４に接続されている第４のワード信号１３を生成す
る。この第４のワード信号１３により、第２のランダム
アクセスメモリセルアレイ４からｍビットのデータの正
転信号と反転信号とがそれぞれ第７及び第８のビット線
２０、２１に読み出され出力される。
続されている第３及び第４のビット線１８，１９には、
ビット線２７、２８に読み出されたｎビットの物理アド
レスが入力される。即ち、第３及び第４のビット線１
８，１９には、アドレス変換バッファで変換されたｎビ
ットの物理アドレスの正転信号と反転信号がそれぞれ供
給される。第２の連想メモリセルアレイ３は第３及び第
４のビット線１８，１９によって供給された物理アドレ
スと格納されている物理アドレスとを比較し、その比較
結果を一致検出信号１２に出力する。一致が起こった場
合、即ち供給された物理アドレスが第２の連想メモリセ
ルアレイ３に格納されていることが検出された場合に
は、制御手段７は第２の一致検出信号１２と制御信号２
６とに基づいて、第２のランダムアクセスメモリセルア
レイ４に接続されている第４のワード信号１３を生成す
る。この第４のワード信号１３により、第２のランダム
アクセスメモリセルアレイ４からｍビットのデータの正
転信号と反転信号とがそれぞれ第７及び第８のビット線
２０、２１に読み出され出力される。
【００３５】このように、本実施例の半導体記憶装置で
は、第１の連想メモリセルアレイ１及び第１のランダム
アクセスメモリセルアレイ２によって構成されるアドレ
ス変換バッファと、第２の連想メモリセル３と第２のラ
ンダムアクセスメモリセルアレイ４とによって構成され
るキャッシュメモリとが１つユニットを構成し１つの機
能ブロックとみなされ、分離することなく近接して配置
されているので、アドレス変換バッファからキャッシュ
メモリへの物理アドレスの転送距離を短くすることがで
き、転送時間の短縮化が図れる。それと共に、アドレス
変換バッファとキャッシュメモリとの間の各ビット線の
配線領域の面積を小さくでき、半導体記憶装置の集積度
の向上を図ることができる。
は、第１の連想メモリセルアレイ１及び第１のランダム
アクセスメモリセルアレイ２によって構成されるアドレ
ス変換バッファと、第２の連想メモリセル３と第２のラ
ンダムアクセスメモリセルアレイ４とによって構成され
るキャッシュメモリとが１つユニットを構成し１つの機
能ブロックとみなされ、分離することなく近接して配置
されているので、アドレス変換バッファからキャッシュ
メモリへの物理アドレスの転送距離を短くすることがで
き、転送時間の短縮化が図れる。それと共に、アドレス
変換バッファとキャッシュメモリとの間の各ビット線の
配線領域の面積を小さくでき、半導体記憶装置の集積度
の向上を図ることができる。
【００３６】また、一般に、連想メモリセルを構成する
トランジスタの数は、ランダムアクセスメモリセルを構
成するトランジスタの数より多いため、ビット線の延設
方向における連想メモリセルの長さはランダムアクセス
メモリセルの長さより長い。このことは、例えば、図１
の連想メモリセル２２とランダムアクセスメモリセル２
５との第１及び第２のビット線１６，１７の延設方向に
おける長さの比較から明らかである。このような長さの
違いから、連想メモリセルの面積がランダムアクセスメ
モリセルの面積より大きくなる。このため、両者をアレ
イ状に配置したとき、ランダムアクセスメモリセルアレ
イ側に無駄なスペースが生じる。しかし、図１に示すよ
うに、本実施例では第１の連想メモリセルアレイ１と第
１のランダムアクセスメモリセルアレイ２とがそれぞれ
制御手段７の両側の対向する位置に配置され、第２のラ
ンダムアクセスメモリセルアレイ４と第２の連想メモリ
セルアレイ３とがそれぞれ制御手段７の両側の対向する
位置に配置され、しかも第２のランダムアクセスメモリ
セルアレイ４と第２の連想メモリセルアレイ３とはそれ
ぞれ第１の連想メモリセルアレイ１及び第１のランダム
アクセスメモリセルアレイ２に隣接する位置に配置され
ているので、半導体記憶装置上には無駄なスペースが無
く、集積度を高めることができる。即ち、本実施例にお
ける配置によれば、２つの連想記憶装置を別々にアレイ
状に配置した場合より半導体記憶装置の面積を小さくす
ることができる。
トランジスタの数は、ランダムアクセスメモリセルを構
成するトランジスタの数より多いため、ビット線の延設
方向における連想メモリセルの長さはランダムアクセス
メモリセルの長さより長い。このことは、例えば、図１
の連想メモリセル２２とランダムアクセスメモリセル２
５との第１及び第２のビット線１６，１７の延設方向に
おける長さの比較から明らかである。このような長さの
違いから、連想メモリセルの面積がランダムアクセスメ
モリセルの面積より大きくなる。このため、両者をアレ
イ状に配置したとき、ランダムアクセスメモリセルアレ
イ側に無駄なスペースが生じる。しかし、図１に示すよ
うに、本実施例では第１の連想メモリセルアレイ１と第
１のランダムアクセスメモリセルアレイ２とがそれぞれ
制御手段７の両側の対向する位置に配置され、第２のラ
ンダムアクセスメモリセルアレイ４と第２の連想メモリ
セルアレイ３とがそれぞれ制御手段７の両側の対向する
位置に配置され、しかも第２のランダムアクセスメモリ
セルアレイ４と第２の連想メモリセルアレイ３とはそれ
ぞれ第１の連想メモリセルアレイ１及び第１のランダム
アクセスメモリセルアレイ２に隣接する位置に配置され
ているので、半導体記憶装置上には無駄なスペースが無
く、集積度を高めることができる。即ち、本実施例にお
ける配置によれば、２つの連想記憶装置を別々にアレイ
状に配置した場合より半導体記憶装置の面積を小さくす
ることができる。
【００３７】なお、本実施例における論理アドレス、物
理アドレス及び格納されるデータのビット数は、ｍ＝
ｎ，ｍ＞ｎ，ｍ＜ｎの何れでもよい。また、アドレス変
換バッファとキャッシュメモリとのワード数が異なって
いてもよい。その場合、半導体記憶装置の一部のワード
を構成する部分にのみ本実施例の構成を適用すればよ
い。更に、ビット線に垂直な方向に配置する連想メモリ
セルアレイとランダムアクセスメモリセルアレイのビッ
ト数が異なっていてもよい。その場合には、半導体記憶
装置の一部のビットを構成する部分にのみ本実施例の構
成を適用すればよい。
理アドレス及び格納されるデータのビット数は、ｍ＝
ｎ，ｍ＞ｎ，ｍ＜ｎの何れでもよい。また、アドレス変
換バッファとキャッシュメモリとのワード数が異なって
いてもよい。その場合、半導体記憶装置の一部のワード
を構成する部分にのみ本実施例の構成を適用すればよ
い。更に、ビット線に垂直な方向に配置する連想メモリ
セルアレイとランダムアクセスメモリセルアレイのビッ
ト数が異なっていてもよい。その場合には、半導体記憶
装置の一部のビットを構成する部分にのみ本実施例の構
成を適用すればよい。
【００３８】なお、本実施例では２つの連想記憶装置を
アドレス変換バッファとキャッシュメモリとして用いた
が、２つの連想記憶装置を命令用アドレス変換バッファ
及びデータ用アドレス変換バッファとして用いてもよ
い。その場合には、例えば、第１の連想メモリセルアレ
イ１を命令用アドレス変換バッファの論理アドレスの格
納に用い、第１のランダムアクセスメモリセルアレイ２
を命令用アドレス変換バッファの物理アドレスの格納に
用い、第２の連想メモリセルアレイ３をデータ用アドレ
ス変換バッファの論理アドレスの格納に用い、第２のラ
ンダムアクセスメモリセルアレイ４をデータ用アドレス
変換バッファの物理アドレスの格納に用いればよい。
アドレス変換バッファとキャッシュメモリとして用いた
が、２つの連想記憶装置を命令用アドレス変換バッファ
及びデータ用アドレス変換バッファとして用いてもよ
い。その場合には、例えば、第１の連想メモリセルアレ
イ１を命令用アドレス変換バッファの論理アドレスの格
納に用い、第１のランダムアクセスメモリセルアレイ２
を命令用アドレス変換バッファの物理アドレスの格納に
用い、第２の連想メモリセルアレイ３をデータ用アドレ
ス変換バッファの論理アドレスの格納に用い、第２のラ
ンダムアクセスメモリセルアレイ４をデータ用アドレス
変換バッファの物理アドレスの格納に用いればよい。
【００３９】図３に本発明の第２の実施例に係る半導体
記憶装置を構成する１つのユニットのブロック構成を示
す。本実施例の半導体記憶装置は、第１のランダムアク
セスメモリセルアレイ２が第３及び第４のビット線に接
続され、第５及び第６のビット線が設けられていない点
を除いて、前述の第１の実施例と同様である。即ち、本
実施例では第１のランダムアクセスメモリセルアレイ２
に接続されているビット線と第２の連想メモリセルアレ
イ３に接続されているビット線とが共通となっている。
記憶装置を構成する１つのユニットのブロック構成を示
す。本実施例の半導体記憶装置は、第１のランダムアク
セスメモリセルアレイ２が第３及び第４のビット線に接
続され、第５及び第６のビット線が設けられていない点
を除いて、前述の第１の実施例と同様である。即ち、本
実施例では第１のランダムアクセスメモリセルアレイ２
に接続されているビット線と第２の連想メモリセルアレ
イ３に接続されているビット線とが共通となっている。
【００４０】図４は図３に示すユニットを複数備えた半
導体記憶装置のブロック構成を示している。なお、図４
においては１つのユニットのみを描き、他のユニットの
詳細は省略されている。また、図３と同じ要素には同一
符号を付してある。図４に示す半導体装置では、図３の
１つのユニットを各ビット線の延設方向に並べ、各ユニ
ット３０における第１連想メモリアレイ１に接続される
第１及び第２のビット線１６，１７と第１のデコーダ５
に接続されるアドレス信号１４とはそれぞれ共通であ
り、同様に、各ユニットの第２の連想メモリアレイ３と
第１のランダムアクセスメモリセルアレイ２とに接続さ
れる第３及び第４のビット線１８，１９と第２のデコー
ダ６に接続されるアドレス信号１５とはそれぞれ共通で
ある。また、各ユニットにおける第２のランダムアクセ
スメモリセルアレイ４に接続される第７及び第８のビッ
ト線２０，２１は共通である。更に、制御手段７に入力
される制御信号２６も共通である。
導体記憶装置のブロック構成を示している。なお、図４
においては１つのユニットのみを描き、他のユニットの
詳細は省略されている。また、図３と同じ要素には同一
符号を付してある。図４に示す半導体装置では、図３の
１つのユニットを各ビット線の延設方向に並べ、各ユニ
ット３０における第１連想メモリアレイ１に接続される
第１及び第２のビット線１６，１７と第１のデコーダ５
に接続されるアドレス信号１４とはそれぞれ共通であ
り、同様に、各ユニットの第２の連想メモリアレイ３と
第１のランダムアクセスメモリセルアレイ２とに接続さ
れる第３及び第４のビット線１８，１９と第２のデコー
ダ６に接続されるアドレス信号１５とはそれぞれ共通で
ある。また、各ユニットにおける第２のランダムアクセ
スメモリセルアレイ４に接続される第７及び第８のビッ
ト線２０，２１は共通である。更に、制御手段７に入力
される制御信号２６も共通である。
【００４１】本実施例においても、第１の連想メモリセ
ルアレイ１と第１のランダムアクセスメモリセルアレイ
２とによって１つの連想記憶装置が構成され、この連想
記憶装置はフルアソシアティブのアドレス変換バッファ
として機能している。即ち、第１の連想メモリセルアレ
イ１はアドレス変換バッファにおける論理アドレスを格
納する機能を果たし、第１のランダムアクセスメモリセ
ルアレイ２はアドレス変換バッファにおける物理アドレ
スを格納する機能を果たしている。また、第２の連想メ
モリセル３と第２のランダムアクセスメモリセルアレイ
４とによって１つの連想記憶装置が構成され、この連想
記憶装置はフルアソシアティブの物理キャッシュメモリ
として機能している。即ち、連想メモリセルアレイ３は
キャッシュタグメモリとして機能し、ランダムアクセス
メモリセルアレイ４はキャッシュデータメモリとして機
能している。
ルアレイ１と第１のランダムアクセスメモリセルアレイ
２とによって１つの連想記憶装置が構成され、この連想
記憶装置はフルアソシアティブのアドレス変換バッファ
として機能している。即ち、第１の連想メモリセルアレ
イ１はアドレス変換バッファにおける論理アドレスを格
納する機能を果たし、第１のランダムアクセスメモリセ
ルアレイ２はアドレス変換バッファにおける物理アドレ
スを格納する機能を果たしている。また、第２の連想メ
モリセル３と第２のランダムアクセスメモリセルアレイ
４とによって１つの連想記憶装置が構成され、この連想
記憶装置はフルアソシアティブの物理キャッシュメモリ
として機能している。即ち、連想メモリセルアレイ３は
キャッシュタグメモリとして機能し、ランダムアクセス
メモリセルアレイ４はキャッシュデータメモリとして機
能している。
【００４２】アドレス変換バッファを構成する第１の連
想メモリセルアレイ１と第１のランダムアクセスメモリ
セルアレイ２とにおける書き込み動作について説明す
る。まず、第１のデコーダ５がアドレス信号１４に基づ
いて第１の連想メモリセルアレイ１に接続された第１の
ワード信号８を生成し、第１のビット線１６には論理ア
ドレスの正転信号が供給され、第２のビット線１７には
論理アドレスの反転信号が供給される。これにより、ｍ
ビットの論理アドレスが第１の連想メモリセルアレイ１
に書き込まれる。次に、制御手段７は第１のワード信号
８と制御信号２６とに基づいて第１のランダムアクセス
メモリセルアレイ２への第３のワード信号１０を生成
し、第３のビット線１８には物理アドレスの正転信号
が、第４のビット線１９には物理アドレスの反転信号が
供給される。これにより、ｎビットの物理アドレスが第
１のランダムアクセスメモリセルアレイ２に書き込まれ
る。
想メモリセルアレイ１と第１のランダムアクセスメモリ
セルアレイ２とにおける書き込み動作について説明す
る。まず、第１のデコーダ５がアドレス信号１４に基づ
いて第１の連想メモリセルアレイ１に接続された第１の
ワード信号８を生成し、第１のビット線１６には論理ア
ドレスの正転信号が供給され、第２のビット線１７には
論理アドレスの反転信号が供給される。これにより、ｍ
ビットの論理アドレスが第１の連想メモリセルアレイ１
に書き込まれる。次に、制御手段７は第１のワード信号
８と制御信号２６とに基づいて第１のランダムアクセス
メモリセルアレイ２への第３のワード信号１０を生成
し、第３のビット線１８には物理アドレスの正転信号
が、第４のビット線１９には物理アドレスの反転信号が
供給される。これにより、ｎビットの物理アドレスが第
１のランダムアクセスメモリセルアレイ２に書き込まれ
る。
【００４３】次に、キャッシュメモリを構成する第２の
連想メモリセル３と第２のランダムアクセスメモリセル
アレイ４とにおける書き込み動作について説明する。ま
ず、第２のデコーダ６はアドレス信号１５に基づいて第
２の連想メモリセルアレイ３に接続された第２のワード
信号１１を生成し、第３のビット線１８には物理アドレ
スの正転信号が供給され、第４のビット線１９には物理
アドレスの反転信号が供給される。これにより、ｎビッ
トの物理アドレスが第２の連想メモリセルアレイ３に書
き込まれる。次に、制御手段７は第２のワード信号１１
と制御信号２６とに基づいて第２のランダムアクセスメ
モリセルアレイ４への第４のワード信号１３を生成し、
第７のビット線２０にはデータの正転信号が供給され、
第８のビット線２１にはデータの反転信号が供給され
る。これにより、ｍビットのデータが第２のランダムア
クセスメモリセルアレイ４に書き込まれる。
連想メモリセル３と第２のランダムアクセスメモリセル
アレイ４とにおける書き込み動作について説明する。ま
ず、第２のデコーダ６はアドレス信号１５に基づいて第
２の連想メモリセルアレイ３に接続された第２のワード
信号１１を生成し、第３のビット線１８には物理アドレ
スの正転信号が供給され、第４のビット線１９には物理
アドレスの反転信号が供給される。これにより、ｎビッ
トの物理アドレスが第２の連想メモリセルアレイ３に書
き込まれる。次に、制御手段７は第２のワード信号１１
と制御信号２６とに基づいて第２のランダムアクセスメ
モリセルアレイ４への第４のワード信号１３を生成し、
第７のビット線２０にはデータの正転信号が供給され、
第８のビット線２１にはデータの反転信号が供給され
る。これにより、ｍビットのデータが第２のランダムア
クセスメモリセルアレイ４に書き込まれる。
【００４４】次に、第１の連想メモリセルアレイ１と第
１のランダムアクセスメモリセルアレイ２とによって構
成されるアドレス変換バッファにおいて生成された物理
アドレスを用いて、第２の連想メモリセルアレイ３と第
２のランダムアクセスメモリセルアレイ４とによって構
成されるキャッシュメモリからデータを読み出す動作に
ついて説明する。まず、第１の連想メモリセルアレイ１
に接続された第１及び第２のビット線１６，１７にｍビ
ットの論理アドレスの正転信号と反転信号がそれぞれ供
給される。第１の連想メモリセルアレイ１は供給された
論理アドレスと格納されている論理アドレスとを比較
し、その比較結果を第１の一致検出信号９に出力する。
一致が起こった場合、即ち供給された論理アドレスが第
１の連想メモリセルアレイ１に格納されていることが検
出された場合には、制御手段７は第１の一致検出信号９
と制御信号２６とに基づいて第１のランダムアクセスメ
モリセルアレイ２の第３のワード信号１０を生成する。
この第３のワード信号１０に基づいて第１のランダムア
クセスメモリセルアレイ２からｎビットの物理アドレス
の正転信号と反転信号とがそれぞれ第３及び第４のビッ
ト線１８，１９に読み出され出力される。
１のランダムアクセスメモリセルアレイ２とによって構
成されるアドレス変換バッファにおいて生成された物理
アドレスを用いて、第２の連想メモリセルアレイ３と第
２のランダムアクセスメモリセルアレイ４とによって構
成されるキャッシュメモリからデータを読み出す動作に
ついて説明する。まず、第１の連想メモリセルアレイ１
に接続された第１及び第２のビット線１６，１７にｍビ
ットの論理アドレスの正転信号と反転信号がそれぞれ供
給される。第１の連想メモリセルアレイ１は供給された
論理アドレスと格納されている論理アドレスとを比較
し、その比較結果を第１の一致検出信号９に出力する。
一致が起こった場合、即ち供給された論理アドレスが第
１の連想メモリセルアレイ１に格納されていることが検
出された場合には、制御手段７は第１の一致検出信号９
と制御信号２６とに基づいて第１のランダムアクセスメ
モリセルアレイ２の第３のワード信号１０を生成する。
この第３のワード信号１０に基づいて第１のランダムア
クセスメモリセルアレイ２からｎビットの物理アドレス
の正転信号と反転信号とがそれぞれ第３及び第４のビッ
ト線１８，１９に読み出され出力される。
【００４５】次に、第３及び第４のビット線１８，１９
に出力されたｎビットの物理アドレスの正転信号と反転
信号は第２の連想メモリセルアレイ３に供給される。第
２の連想メモリセルアレイ３は第３及び第４のビット線
１８，１９によって供給された物理アドレスと格納され
ている物理アドレスとを比較し、その比較結果を一致検
出信号１２に出力する。一致が起こった場合、即ち供給
された物理アドレスが第２の連想メモリセルアレイ３に
格納されていることが検出された場合には、制御手段７
は第２の一致検出信号１２と制御信号２６とに基づい
て、第２のランダムアクセスメモリセルアレイ４に接続
されている第４のワード信号１３を生成する。この第４
のワード信号１３により、第２のランダムアクセスメモ
リセルアレイ４からｍビットのデータの正転信号と反転
信号とがそれぞれ第７及び第８のビット線２０、２１に
読み出され出力される。
に出力されたｎビットの物理アドレスの正転信号と反転
信号は第２の連想メモリセルアレイ３に供給される。第
２の連想メモリセルアレイ３は第３及び第４のビット線
１８，１９によって供給された物理アドレスと格納され
ている物理アドレスとを比較し、その比較結果を一致検
出信号１２に出力する。一致が起こった場合、即ち供給
された物理アドレスが第２の連想メモリセルアレイ３に
格納されていることが検出された場合には、制御手段７
は第２の一致検出信号１２と制御信号２６とに基づい
て、第２のランダムアクセスメモリセルアレイ４に接続
されている第４のワード信号１３を生成する。この第４
のワード信号１３により、第２のランダムアクセスメモ
リセルアレイ４からｍビットのデータの正転信号と反転
信号とがそれぞれ第７及び第８のビット線２０、２１に
読み出され出力される。
【００４６】このように、本実施例の半導体記憶装置で
は、第１の連想メモリセルアレイ１及び第１のランダム
アクセスメモリセルアレイ２によって構成されるアドレ
ス変換バッファと、第２の連想メモリセル３と第２のラ
ンダムアクセスメモリセルアレイ４とによって構成され
るキャッシュメモリとが１つユニットを構成し１つの機
能ブロックとみなされ、分離することなく近接して配置
されているので、アドレス変換バッファからキャッシュ
メモリへの物理アドレスの転送距離を短くすることがで
き、転送時間の短縮化が図れる。それと共に、アドレス
変換バッファとキャッシュメモリとの間の各ビット線の
配線領域の面積を小さくでき、半導体記憶装置の集積度
の向上を図ることができる。更に、本実施例では、第２
の連想メモリアレイ３に接続されている第３及び第４の
ビット線１８，１９が第１のランダムアクセスメモリセ
ルアレイ２に接続されるビット線と共通なので、更に転
送時間の短縮化と半導体記憶装置の集積度の向上とを図
ることができる。
は、第１の連想メモリセルアレイ１及び第１のランダム
アクセスメモリセルアレイ２によって構成されるアドレ
ス変換バッファと、第２の連想メモリセル３と第２のラ
ンダムアクセスメモリセルアレイ４とによって構成され
るキャッシュメモリとが１つユニットを構成し１つの機
能ブロックとみなされ、分離することなく近接して配置
されているので、アドレス変換バッファからキャッシュ
メモリへの物理アドレスの転送距離を短くすることがで
き、転送時間の短縮化が図れる。それと共に、アドレス
変換バッファとキャッシュメモリとの間の各ビット線の
配線領域の面積を小さくでき、半導体記憶装置の集積度
の向上を図ることができる。更に、本実施例では、第２
の連想メモリアレイ３に接続されている第３及び第４の
ビット線１８，１９が第１のランダムアクセスメモリセ
ルアレイ２に接続されるビット線と共通なので、更に転
送時間の短縮化と半導体記憶装置の集積度の向上とを図
ることができる。
【００４７】また、一般に、連想メモリセルを構成する
トランジスタの数は、ランダムアクセスメモリセルを構
成するトランジスタの数より多いため、ビット線の延設
方向における連想メモリセルの長さはランダムアクセス
メモリセルの長さより長い。このことは、例えば、図３
の連想メモリセル２２とランダムアクセスメモリセル２
５との第１及び第２のビット線１６，１７の延設方向に
おける長さの比較から明らかである。このような長さの
違いから、連想メモリセルの面積がランダムアクセスメ
モリセルの面積より大きくなる。このため、両者をアレ
イ状に配置したとき、ランダムアクセスメモリセルアレ
イ側に無駄なスペースが生じる。しかし、図１に示すよ
うに、本実施例では第１の連想メモリセルアレイ１と第
１のランダムアクセスメモリセルアレイ２とがそれぞれ
制御手段７の両側の対向する位置に配置され、第２のラ
ンダムアクセスメモリセルアレイ４と第２の連想メモリ
セルアレイ３とがそれぞれ制御手段７の両側の対向する
位置に配置され、しかも第２のランダムアクセスメモリ
セルアレイ４と第２の連想メモリセルアレイ３とはそれ
ぞれ第１の連想メモリセルアレイ１及び第１のランダム
アクセスメモリセルアレイ２に隣接する位置に配置され
ているので、半導体記憶装置上には無駄なスペースが無
く、集積度を高めることができる。即ち、本実施例にお
ける配置によれば、２つの連想記憶装置を別々にアレイ
状に配置した場合より半導体記憶装置の面積を小さくす
ることができる。更に、本実施例では、第２の連想メモ
リアレイ３に接続されている第３及び第４のビット線１
８，１９が第１のランダムアクセスメモリセルアレイ２
に接続されるビット線と共通なので、これらのビット線
による静電容量が低減され、半導体記憶装置の消費電力
を低減することができる。
トランジスタの数は、ランダムアクセスメモリセルを構
成するトランジスタの数より多いため、ビット線の延設
方向における連想メモリセルの長さはランダムアクセス
メモリセルの長さより長い。このことは、例えば、図３
の連想メモリセル２２とランダムアクセスメモリセル２
５との第１及び第２のビット線１６，１７の延設方向に
おける長さの比較から明らかである。このような長さの
違いから、連想メモリセルの面積がランダムアクセスメ
モリセルの面積より大きくなる。このため、両者をアレ
イ状に配置したとき、ランダムアクセスメモリセルアレ
イ側に無駄なスペースが生じる。しかし、図１に示すよ
うに、本実施例では第１の連想メモリセルアレイ１と第
１のランダムアクセスメモリセルアレイ２とがそれぞれ
制御手段７の両側の対向する位置に配置され、第２のラ
ンダムアクセスメモリセルアレイ４と第２の連想メモリ
セルアレイ３とがそれぞれ制御手段７の両側の対向する
位置に配置され、しかも第２のランダムアクセスメモリ
セルアレイ４と第２の連想メモリセルアレイ３とはそれ
ぞれ第１の連想メモリセルアレイ１及び第１のランダム
アクセスメモリセルアレイ２に隣接する位置に配置され
ているので、半導体記憶装置上には無駄なスペースが無
く、集積度を高めることができる。即ち、本実施例にお
ける配置によれば、２つの連想記憶装置を別々にアレイ
状に配置した場合より半導体記憶装置の面積を小さくす
ることができる。更に、本実施例では、第２の連想メモ
リアレイ３に接続されている第３及び第４のビット線１
８，１９が第１のランダムアクセスメモリセルアレイ２
に接続されるビット線と共通なので、これらのビット線
による静電容量が低減され、半導体記憶装置の消費電力
を低減することができる。
【００４８】なお、本実施例における論理アドレス、物
理アドレス及び格納されるデータのビット数は、ｍ＝
ｎ，ｍ＞ｎ，ｍ＜ｎの何れでもよい。また、アドレス変
換バッファとキャッシュメモリとのワード数が異なって
いてもよい。その場合、半導体記憶装置の一部のワード
を構成する部分にのみ本実施例の構成を適用すればよ
い。更に、ビット線に垂直な方向に配置する連想メモリ
セルアレイとランダムアクセスメモリセルアレイのビッ
ト数が異なっていてもよい。その場合には、半導体記憶
装置の一部のビットを構成する部分にのみ本実施例の構
成を適用すればよい。
理アドレス及び格納されるデータのビット数は、ｍ＝
ｎ，ｍ＞ｎ，ｍ＜ｎの何れでもよい。また、アドレス変
換バッファとキャッシュメモリとのワード数が異なって
いてもよい。その場合、半導体記憶装置の一部のワード
を構成する部分にのみ本実施例の構成を適用すればよ
い。更に、ビット線に垂直な方向に配置する連想メモリ
セルアレイとランダムアクセスメモリセルアレイのビッ
ト数が異なっていてもよい。その場合には、半導体記憶
装置の一部のビットを構成する部分にのみ本実施例の構
成を適用すればよい。
【００４９】また、本実施例では第２の連想メモリセル
アレイ３に接続されているビット線と第１のランダムア
クセスメモリセルアレイ２に接続されているビット線と
を共通としたが、第１の連想メモリセルアレイ１に接続
されているビット線と第２のランダムアクセスメモリセ
ルアレイ４に接続されているビット線とを共通とするこ
ともできる。
アレイ３に接続されているビット線と第１のランダムア
クセスメモリセルアレイ２に接続されているビット線と
を共通としたが、第１の連想メモリセルアレイ１に接続
されているビット線と第２のランダムアクセスメモリセ
ルアレイ４に接続されているビット線とを共通とするこ
ともできる。
【００５０】更に、本実施例では２つの連想記憶装置を
アドレス変換バッファとキャッシュメモリとして用いた
が、２つの連想記憶装置を命令用アドレス変換バッファ
及びデータ用アドレス変換バッファとして用いてもよ
い。その場合には、例えば、第１の連想メモリセルアレ
イ１を命令用アドレス変換バッファの論理アドレスの格
納に用い、第１のランダムアクセスメモリセルアレイ２
を命令用アドレス変換バッファの物理アドレスの格納に
用い、第２の連想メモリセルアレイ３をデータ用アドレ
ス変換バッファの論理アドレスの格納に用い、第２のラ
ンダムアクセスメモリセルアレイ４をデータ用アドレス
変換バッファの物理アドレスの格納に用いればよい。
アドレス変換バッファとキャッシュメモリとして用いた
が、２つの連想記憶装置を命令用アドレス変換バッファ
及びデータ用アドレス変換バッファとして用いてもよ
い。その場合には、例えば、第１の連想メモリセルアレ
イ１を命令用アドレス変換バッファの論理アドレスの格
納に用い、第１のランダムアクセスメモリセルアレイ２
を命令用アドレス変換バッファの物理アドレスの格納に
用い、第２の連想メモリセルアレイ３をデータ用アドレ
ス変換バッファの論理アドレスの格納に用い、第２のラ
ンダムアクセスメモリセルアレイ４をデータ用アドレス
変換バッファの物理アドレスの格納に用いればよい。
【００５１】
【発明の効果】以上説明したように、請求項１の発明に
係る半導体記憶装置では、第１の連想メモリセルアレイ
と第１のランダムアクセスメモリセルアレイとによって
構成される一方の連想記憶装置と第２の連想メモリセル
アレイと第２のランダムアクセスメモリセルアレイとに
よって構成される他方の連想記憶装置とによって１つの
ユニットが構成され、一方の連想記憶装置の第１のラン
ダムアクセスメモリセルアレイと他方の連想記憶装置の
第２の連想メモリセルアレイとは互いに離れた位置に配
置されることなく近接して配置されている。これによ
り、一方の連想記憶装置から他方の連想記憶装置へデー
タ転送を行う場合にはデータ転送距離を短くすることが
でき、データ転送に要する時間を短縮することが可能と
なる。また、これらの連想記憶装置を構成する第１及び
第２の連想メモリセルアレイと第１及び第２のランダム
アクセスメモリセルアレイとに接続される各ビット線の
配線領域の面積を低減することが可能となる。従って、
半導体記憶装置における集積度を向上させることが可能
となる。
係る半導体記憶装置では、第１の連想メモリセルアレイ
と第１のランダムアクセスメモリセルアレイとによって
構成される一方の連想記憶装置と第２の連想メモリセル
アレイと第２のランダムアクセスメモリセルアレイとに
よって構成される他方の連想記憶装置とによって１つの
ユニットが構成され、一方の連想記憶装置の第１のラン
ダムアクセスメモリセルアレイと他方の連想記憶装置の
第２の連想メモリセルアレイとは互いに離れた位置に配
置されることなく近接して配置されている。これによ
り、一方の連想記憶装置から他方の連想記憶装置へデー
タ転送を行う場合にはデータ転送距離を短くすることが
でき、データ転送に要する時間を短縮することが可能と
なる。また、これらの連想記憶装置を構成する第１及び
第２の連想メモリセルアレイと第１及び第２のランダム
アクセスメモリセルアレイとに接続される各ビット線の
配線領域の面積を低減することが可能となる。従って、
半導体記憶装置における集積度を向上させることが可能
となる。
【００５２】請求項２の発明に係る半導体記憶装置で
は、１つのユニットを構成する一方の連想記憶装置の第
１のランダムアクセスメモリセルアレイに接続されてい
るビット線と、この第１のランダムアクセスメモリセル
アレイに隣接し他方の連想記憶装置を構成する第２の連
想メモリセルアレイに接続されているビット線とが共通
なので、更にビット線の配線領域の面積を低減すること
が可能となる。また、ビット線の共有により静電容量を
低減でき、その結果、消費電力の削減も可能になる。
は、１つのユニットを構成する一方の連想記憶装置の第
１のランダムアクセスメモリセルアレイに接続されてい
るビット線と、この第１のランダムアクセスメモリセル
アレイに隣接し他方の連想記憶装置を構成する第２の連
想メモリセルアレイに接続されているビット線とが共通
なので、更にビット線の配線領域の面積を低減すること
が可能となる。また、ビット線の共有により静電容量を
低減でき、その結果、消費電力の削減も可能になる。
【００５３】請求項３の発明に係る半導体記憶装置で
は、１つのユニットを構成する一方の連想記憶装置の第
１の連想メモリセルアレイに接続されているビット線
と、この連想メモリセルアレイに隣接し他方の連想記憶
装置を構成する第２のランダムアクセスメモリセルアレ
イに接続されているビット線とが共通なので、更にビッ
ト線の配線領域の面積を低減することが可能となる。ま
た、ビット線の共有により静電容量を低減でき、その結
果、消費電力の削減も可能になる。
は、１つのユニットを構成する一方の連想記憶装置の第
１の連想メモリセルアレイに接続されているビット線
と、この連想メモリセルアレイに隣接し他方の連想記憶
装置を構成する第２のランダムアクセスメモリセルアレ
イに接続されているビット線とが共通なので、更にビッ
ト線の配線領域の面積を低減することが可能となる。ま
た、ビット線の共有により静電容量を低減でき、その結
果、消費電力の削減も可能になる。
【００５４】請求項４の発明に係る半導体記憶装置は複
数のユニットを有し、各ユニットに請求項１から３の何
れかの発明の構成が適用されるので、データ転送速度の
向上と集積度の向上とを図ることができる。
数のユニットを有し、各ユニットに請求項１から３の何
れかの発明の構成が適用されるので、データ転送速度の
向上と集積度の向上とを図ることができる。
【００５５】請求項５の発明に係る半導体記憶装置で
は、１つのユニットを構成するアドレス変換バッファと
キャッシュメモリとは互いに離れた位置に配置されるこ
となく近接して配置されるので、アドレス変換バッファ
からキャッシュメモリへデータ転送を行う場合にはデー
タ転送距離を短くでき、データ転送に要する時間を短縮
することが可能となる。また、アドレス変換バッファと
キャッシュメモリとが近接して配置されるため、これら
に接続されるビット線の配線領域の面積を低減すること
が可能となる。従って、アドレス変換バッファとキャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。
は、１つのユニットを構成するアドレス変換バッファと
キャッシュメモリとは互いに離れた位置に配置されるこ
となく近接して配置されるので、アドレス変換バッファ
からキャッシュメモリへデータ転送を行う場合にはデー
タ転送距離を短くでき、データ転送に要する時間を短縮
することが可能となる。また、アドレス変換バッファと
キャッシュメモリとが近接して配置されるため、これら
に接続されるビット線の配線領域の面積を低減すること
が可能となる。従って、アドレス変換バッファとキャッ
シュメモリとを有する半導体記憶装置の集積度を向上さ
せることが可能となる。
【００５６】請求項６の発明に係る半導体記憶装置で
は、１つのユニットを構成する命令用アドレス変換バッ
ファとデータ用アドレス変換バッファとは互いに離れた
位置に配置されることなく近接して配置されるので、こ
れらの命令用アドレス変換バッファとデータ用アドレス
変換バッファとに接続されるビット線の配線領域の面積
を低減することが可能となる。従って、命令用アドレス
変換バッファとデータ用アドレス変換バッファとを有す
る半導体記憶装置の集積度を向上させることが可能とな
る。
は、１つのユニットを構成する命令用アドレス変換バッ
ファとデータ用アドレス変換バッファとは互いに離れた
位置に配置されることなく近接して配置されるので、こ
れらの命令用アドレス変換バッファとデータ用アドレス
変換バッファとに接続されるビット線の配線領域の面積
を低減することが可能となる。従って、命令用アドレス
変換バッファとデータ用アドレス変換バッファとを有す
る半導体記憶装置の集積度を向上させることが可能とな
る。
【００５７】請求項７の発明に係る半導体記憶装置で
は、１つのユニットを構成する命令用キャッシュメモリ
とデータ用キャッシュメモリとは互いに離れた位置に配
置されることなく近接して配置されるので、これらの命
令用キャッシュメモリとデータ用キャッシュメモリとに
接続されるビット線の配線領域の面積を低減することが
可能となる。従って、命令用キャッシュメモリとデータ
用キャッシュメモリとを有する半導体記憶装置の集積度
を向上させることが可能となる。
は、１つのユニットを構成する命令用キャッシュメモリ
とデータ用キャッシュメモリとは互いに離れた位置に配
置されることなく近接して配置されるので、これらの命
令用キャッシュメモリとデータ用キャッシュメモリとに
接続されるビット線の配線領域の面積を低減することが
可能となる。従って、命令用キャッシュメモリとデータ
用キャッシュメモリとを有する半導体記憶装置の集積度
を向上させることが可能となる。
【図１】本発明の第１の実施例に係る半導体記憶装置を
構成する１つのユニットのブロック構成図である。
構成する１つのユニットのブロック構成図である。
【図２】本発明の第１の実施例に係る半導体記憶装置の
ブロック構成図である。
ブロック構成図である。
【図３】本発明の第２の実施例に係る半導体記憶装置を
構成する１つのユニットのブロック構成図である。
構成する１つのユニットのブロック構成図である。
【図４】本発明の第２の実施例に係る半導体記憶装置の
ブロック構成図である。
ブロック構成図である。
１ 第１の連想メモリセルアレイ ２ 第１のランダムアクセスメモリセルアレイ ３ 第２の連想メモリセルアレイ ４ 第２のランダムアクセスメモリセルアレイ ５ 第１のデコーダ ６ 第２のデコーダ ７ 制御手段 ８ 第１のワード信号 １０ 第３のワード信号 １１ 第２のワード信号 １３ 第４のワード信号 ９ 第１の一致検出信号 １２ 第２の一致検出信号 １４、１５ アドレス信号 １６ 第１のビット線 １７ 第２のビット線 １８ 第３のビット線 １９ 第４のビット線 ２０ 第７のビット線 ２１ 第８のビット線 ２７ 第５のビット線 ２８ 第６のビット線 ２２、２４ 連想メモリセル ２３、２５ ランダムアクセスメモリセル ２６ 制御信号 ３０ ユニット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 15/00 - 15/06 G06F 12/08 - 12/10 H01L 27/10
Claims (7)
- 【請求項１】 第１のワード信号と第１及び第２のビッ
ト線とアドレスの一致を検出する第１の一致検出信号と
に接続された複数の連想メモリセルを有する第１の連想
メモリセルアレイと、第２のワード信号と第３及び第４
のビット線とアドレスの一致を検出する第２の一致検出
信号とに接続された複数の連想メモリセルを有する第２
の連想メモリセルアレイと、第３のワード信号と第５及
び第６のビット線とに接続された複数のランダムアクセ
スメモリセルを有する第１のランダムアクセスメモリセ
ルアレイと、第４のワード信号と第７及び第８のビット
線とに接続された複数のランダムアクセスメモリセルを
有する第２のランダムアクセスメモリセルアレイと、ア
ドレス信号に基づいて前記第１の連想メモリセルアレイ
に接続された第１のワード信号を生成する第１のデコー
ダと、アドレス信号に基づいて前記第２の連想メモリセ
ルアレイに接続された第２のワード信号を生成する第２
のデコーダと、制御信号と前記第１のワード信号と前記
第１の一致検出信号とに基づいて前記第３のワード信号
を生成し且つ制御信号と前記第２のワード信号と前記第
２の一致検出信号とに基づいて前記第４のワード信号を
生成する制御手段とにより構成されたユニットを備えた
半導体記憶装置であって、前記第１の連想メモリセルア
レイと前記第１のランダムアクセスメモリセルアレイと
はそれぞれ前記制御手段の両側の対向する位置に配置さ
れると共に、前記第２のランダムアクセスメモリセルア
レイと前記第２の連想メモリセルアレイとはそれぞれ前
記制御手段の両側の対向する位置に配置されそれぞれ前
記第１の連想メモリセルアレイ及び前記第１のランダム
アクセスメモリセルアレイに隣接する位置に配置され、
前記第１及び第２のビット線と前記第７及び第８のビッ
ト線とは前記制御手段の一方の側に互いに交差しないよ
うに配置されると共に、前記第３及び第４のビット線と
前記第５及び第６のビット線とは前記制御手段の他方の
側に互いに交差しないように配置されていることを特徴
とする半導体記憶装置。 - 【請求項２】 第１のワード信号と第１及び第２のビッ
ト線とアドレスの一致を検出する第１の一致検出信号と
に接続された複数の連想メモリセルを有する第１の連想
メモリセルアレイと、第２のワード信号と第３及び第４
のビット線とアドレスの一致を検出する第２の一致検出
信号とに接続された複数の連想メモリセルを有する第２
の連想メモリセルアレイと、第３のワード信号と前記第
３及び第４のビット線とに接続された複数のランダムア
クセスメモリセルを有する第１のランダムアクセスメモ
リセルアレイと、第４のワード信号と第７及び第８のビ
ット線とに接続された複数のランダムアクセスメモリセ
ルを有する第２のランダムアクセスメモリセルアレイ
と、アドレス信号に基づいて前記第１の連想メモリセル
アレイに接続された第１のワード信号を生成する第１の
デコーダと、アドレス信号に基づいて前記第２の連想メ
モリセルアレイに接続された第２のワード信号を生成す
る第２のデコーダと、制御信号と前記第１のワード信号
と前記第１の一致検出信号とに基づいて前記第３のワー
ド信号を生成し且つ制御信号と前記第２のワード信号と
前記第２の一致検出信号とに基づいて前記第４のワード
信号を生成する制御手段とにより構成されたユニットを
備えた半導体記憶装置であって、前記第１の連想メモリ
セルアレイと前記第１のランダムアクセスメモリセルア
レイとはそれぞれ前記制御手段の両側の対向する位置に
配置されると共に、前記第２のランダムアクセスメモリ
セルアレイと前記第２の連想メモリセルアレイとはそれ
ぞれ前記制御手段の両側の対向する位置に配置されそれ
ぞれ前記第１の連想メモリセルアレイ及び前記第１のラ
ンダムアクセスメモリセルアレイに隣接する位置に配置
され、前記第１及び第２のビット線と前記第７及び第８
のビット線とは前記制御手段の一方の側に互いに交差し
ないように配置されると共に、前記第３及び第４のビッ
ト線は前記制御手段の他方の側に配置されていることを
特徴とする半導体記憶装置。 - 【請求項３】 第１のワード信号と第１及び第２のビッ
ト線とアドレスの一致を検出する第１の一致検出信号と
に接続された複数の連想メモリセルを有する第１の連想
メモリセルアレイと、第２のワード信号と第３及び第４
のビット線とアドレスの一致を検出する第２の一致検出
信号とに接続された複数の連想メモリセルを有する第２
の連想メモリセルアレイと、第３のワード信号と第５及
び第６のビット線とに接続された複数のランダムアクセ
スメモリセルを有する第１のランダムアクセスメモリセ
ルアレイと、第４のワード信号と前記第１及び第２のビ
ット線とに接続された複数のランダムアクセスメモリセ
ルを有する第２のランダムアクセスメモリセルアレイ
と、アドレス信号に基づいて前記第１の連想メモリセル
アレイに接続された第１のワード信号を生成する第１の
デコーダと、アドレス信号に基づいて前記第２の連想メ
モリセルアレイに接続された第２のワード信号を生成す
る第２のデコーダと、制御信号と前記第１のワード信号
と前記第１の一致検出信号とに基づいて前記第３のワー
ド信号を生成し且つ制御信号と前記第２のワード信号と
前記第２の一致検出信号とに基づいて前記第４のワード
信号を生成する制御手段とにより構成されたユニットを
備えた半導体記憶装置であって、前記第１の連想メモリ
セルアレイと前記第１のランダムアクセスメモリセルア
レイとはそれぞれ前記制御手段の両側の対向する位置に
配置されると共に、前記第２のランダムアクセスメモリ
セルアレイと前記第２の連想メモリセルアレイとはそれ
ぞれ前記制御手段の両側の対向する位置に配置されそれ
ぞれ前記第１の連想メモリセルアレイ及び前記第１のラ
ンダムアクセスメモリセルアレイに隣接する位置に配置
され、前記第１及び第２のビット線は前記制御手段の一
方の側に配置されると共に、前記第３及び第４のビット
線と前記第５及び第６のビット線とは前記制御手段の他
方の側に互いに交差しないように配置されていることを
特徴とする半導体記憶装置。 - 【請求項４】 複数の前記ユニットを備えたことを特徴
とする請求項１から３の何れかに記載の半導体記憶装
置。 - 【請求項５】 前記第１の連想メモリセルアレイは論理
アドレスを格納し前記第１のランダムアクセスメモリセ
ルアレイは物理アドレスを格納することによってアドレ
ス変換バッファが構成され、第２の連想メモリセルアレ
イはキャッシュタグメモリとして用いられ第２のランダ
ムアクセスメモリセルアレイはキャッシュデータメモリ
として用いられることによってキャッシュメモリが構成
されていることを特徴とする請求項１から４の何れかに
記載の半導体記憶装置。 - 【請求項６】 第１の連想メモリセルアレイは命令用論
理アドレスを格納し第１のランダムアクセスメモリセル
アレイは命令用物理アドレスを格納することによって命
令用アドレス変換バッファが構成され、第２の連想メモ
リセルアレイはデータ用論理アドレスを格納し第２のラ
ンダムアクセスメモリセルアレイはデータ用物理アドレ
スを格納することによってデータ用アドレス変換バッフ
ァが構成されていることを特徴とする請求項１から４の
何れかに記載の半導体記憶装置。 - 【請求項７】 第１の連想メモリセルアレイは命令用キ
ャッシュタグメモリとして用いられ第１のランダムアク
セスメモリセルアレイは命令用キャッシュデータメモリ
として用いられることによって命令用キャッシュメモリ
が構成され、第２の連想メモリセルアレイはデータ用キ
ャッシュタグメモリとして用いられ第２のランダムアク
セスメモリセルアレイはデータ用キャッシュデータメモ
リとして用いられることによってデータ用キャッシュメ
モリが構成されていることを特徴とする請求項１から４
の何れかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253221A JP3065736B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体記憶装置 |
| US07/952,990 US5475825A (en) | 1991-10-01 | 1992-09-29 | Semiconductor device having combined fully associative memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253221A JP3065736B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0594698A JPH0594698A (ja) | 1993-04-16 |
| JP3065736B2 true JP3065736B2 (ja) | 2000-07-17 |
Family
ID=17248252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253221A Expired - Fee Related JP3065736B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5475825A (ja) |
| JP (1) | JP3065736B2 (ja) |
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-
1991
- 1991-10-01 JP JP3253221A patent/JP3065736B2/ja not_active Expired - Fee Related
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1992
- 1992-09-29 US US07/952,990 patent/US5475825A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0594698A (ja) | 1993-04-16 |
| US5475825A (en) | 1995-12-12 |
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