JPH0675860A - アドレス変換バッファ - Google Patents
アドレス変換バッファInfo
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- JPH0675860A JPH0675860A JP4225744A JP22574492A JPH0675860A JP H0675860 A JPH0675860 A JP H0675860A JP 4225744 A JP4225744 A JP 4225744A JP 22574492 A JP22574492 A JP 22574492A JP H0675860 A JPH0675860 A JP H0675860A
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Abstract
(57)【要約】
【目的】 ｎビットの論理ページアドレスをｍビットの
物理ページアドレスに変換するためのアドレス変換バッ
ファ（ＴＬＢ）において、連続した論理ページアドレス
に対して共にＴＬＢヒットとなる確率を向上させ、かつ
ＴＬＢの集積度を向上させる。 【構成】 ＣＡＭ部の１エントリ１３に論理ページアド
レスの上位（ｎ−１）ビットＶＡ(n-1:1) を格納するた
めの連想メモリセルアレイ９を、ＲＡＭ部の１エントリ
２３に各々ｍビットの物理ページアドレスＰＡ(m-1:0)
を格納するための２つのメモリセルアレイ２１，２２を
それぞれ設ける。さらに、ＴＬＢへの書き込み動作時に
ＣＡＭ部ワード線４が“Ｈ”レベルとなった場合又はア
ドレス変換動作時にＣＡＭ部からヒット信号１４が出力
された場合に論理ページアドレスの最下位ビットＶＡ
(0) に応じてＲＡＭ部のメモリセルアレイ２１，２２の
うちのいずれかを選択するためのＲＡＭ部ワード線選択
回路１５を設ける。
物理ページアドレスに変換するためのアドレス変換バッ
ファ（ＴＬＢ）において、連続した論理ページアドレス
に対して共にＴＬＢヒットとなる確率を向上させ、かつ
ＴＬＢの集積度を向上させる。 【構成】 ＣＡＭ部の１エントリ１３に論理ページアド
レスの上位（ｎ−１）ビットＶＡ(n-1:1) を格納するた
めの連想メモリセルアレイ９を、ＲＡＭ部の１エントリ
２３に各々ｍビットの物理ページアドレスＰＡ(m-1:0)
を格納するための２つのメモリセルアレイ２１，２２を
それぞれ設ける。さらに、ＴＬＢへの書き込み動作時に
ＣＡＭ部ワード線４が“Ｈ”レベルとなった場合又はア
ドレス変換動作時にＣＡＭ部からヒット信号１４が出力
された場合に論理ページアドレスの最下位ビットＶＡ
(0) に応じてＲＡＭ部のメモリセルアレイ２１，２２の
うちのいずれかを選択するためのＲＡＭ部ワード線選択
回路１５を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、論理ページアドレスを
物理ページアドレスに高速変換するためのアドレス変換
バッファに関するものである。
物理ページアドレスに高速変換するためのアドレス変換
バッファに関するものである。
【０００２】
【従来の技術】一般に仮想記憶システムにおいては、一
度アドレス変換した論理ページアドレスと物理ページア
ドレスとの対をアドレス変換バッファ（Translation L
ookaside Buffer，以下ＴＬＢという。）に登録してお
き、それ以降の論理ページアドレスから物理ページアド
レスへの変換を高速に行なうようにしている。
度アドレス変換した論理ページアドレスと物理ページア
ドレスとの対をアドレス変換バッファ（Translation L
ookaside Buffer，以下ＴＬＢという。）に登録してお
き、それ以降の論理ページアドレスから物理ページアド
レスへの変換を高速に行なうようにしている。
【０００３】以下、図面を参照しながら従来のＴＬＢの
一例について説明する。
一例について説明する。
【０００４】図２は、従来のＴＬＢの１エントリ分の構
成を示す回路図である。図２に示すＴＬＢは、論理ペー
ジアドレスを保持するためのＣＡＭ部と物理ページアド
レスを保持するためのＲＡＭ部とを備えたフルアソシェ
イティブ方式のＴＬＢであり、ｎビットの論理ページア
ドレスＶＡ(n-1:0) をｍビットの物理ページアドレスＰ
Ａ(m-1:0) に変換するものである。図２において、１は
書き込み信号、２はワード選択信号、３は書き込み信号
１及びワード選択信号２から書き込むワードを選択する
ためのＣＡＭ部ワード線ドライバ、４はＣＡＭ部ワード
線である。また、５はＣＡＭ部での一致検出線をプリチ
ャージするためのプリチャージ信号、６はプリチャージ
回路、７はＣＡＭ部での一致検出結果を示す一致検出線
である。８は連想メモリセル、９はｎビットの論理ペー
ジアドレスＶＡ(n-1:0) を格納するためのｎ個の連想メ
モリセル８を備えた連想メモリセルアレイである。１
０，１１は比較対象となるｎビットの論理ページアドレ
スＶＡ(n-1:0) を入力するためのｎ組のＣＡＭ部ビット
線対、１２は一致検出線７を入力とするセンスアンプで
ある。ＣＡＭ部の１エントリ１３は、これらプリチャー
ジ回路６、連想メモリセルアレイ９及びセンスアンプ１
２から構成されている。
成を示す回路図である。図２に示すＴＬＢは、論理ペー
ジアドレスを保持するためのＣＡＭ部と物理ページアド
レスを保持するためのＲＡＭ部とを備えたフルアソシェ
イティブ方式のＴＬＢであり、ｎビットの論理ページア
ドレスＶＡ(n-1:0) をｍビットの物理ページアドレスＰ
Ａ(m-1:0) に変換するものである。図２において、１は
書き込み信号、２はワード選択信号、３は書き込み信号
１及びワード選択信号２から書き込むワードを選択する
ためのＣＡＭ部ワード線ドライバ、４はＣＡＭ部ワード
線である。また、５はＣＡＭ部での一致検出線をプリチ
ャージするためのプリチャージ信号、６はプリチャージ
回路、７はＣＡＭ部での一致検出結果を示す一致検出線
である。８は連想メモリセル、９はｎビットの論理ペー
ジアドレスＶＡ(n-1:0) を格納するためのｎ個の連想メ
モリセル８を備えた連想メモリセルアレイである。１
０，１１は比較対象となるｎビットの論理ページアドレ
スＶＡ(n-1:0) を入力するためのｎ組のＣＡＭ部ビット
線対、１２は一致検出線７を入力とするセンスアンプで
ある。ＣＡＭ部の１エントリ１３は、これらプリチャー
ジ回路６、連想メモリセルアレイ９及びセンスアンプ１
２から構成されている。
【０００５】さらに、センスアンプ１２の出力であるヒ
ット信号１４とＣＡＭ部ワード線４上の信号とのいずれ
かにより、ＲＡＭ部ワード線ドライバ３０を通してＲＡ
Ｍ部ワード線３１が選択される。ＲＡＭ部の１エントリ
は、ＣＡＭ部の論理ページアドレスに対応した物理ペー
ジアドレスを格納するためのｍ個のメモリセル２０を備
えたメモリセルアレイ２１で構成されている。ｍビット
の物理ページアドレスＰＡ(m-1:0) は、ｍ組のＲＡＭ部
ビット線対２４，２５を介して読み書きされるようにな
っている。
ット信号１４とＣＡＭ部ワード線４上の信号とのいずれ
かにより、ＲＡＭ部ワード線ドライバ３０を通してＲＡ
Ｍ部ワード線３１が選択される。ＲＡＭ部の１エントリ
は、ＣＡＭ部の論理ページアドレスに対応した物理ペー
ジアドレスを格納するためのｍ個のメモリセル２０を備
えたメモリセルアレイ２１で構成されている。ｍビット
の物理ページアドレスＰＡ(m-1:0) は、ｍ組のＲＡＭ部
ビット線対２４，２５を介して読み書きされるようにな
っている。
【０００６】以上のように構成されたＴＬＢについて、
以下その動作を説明する。
以下その動作を説明する。
【０００７】まず、ＴＬＢへの書き込み動作について説
明する。書き込み信号１と書き込むべきワードを示すワ
ード選択信号２とに基づき、ＣＡＭ部ワード線ドライバ
３により書き込むワードが選択される。そして、書き込
むべき論理ページアドレスＶＡ(n-1:0) がＣＡＭ部ビッ
ト線対１０，１１を介して連想メモリセルアレイ９に供
給される。さらに、ＣＡＭ部ワード線４上の信号を受け
たＲＡＭ部ワード線ドライバ３０によりＲＡＭ部ワード
線３１が選択され、ＲＡＭ部ビット線対２４，２５を介
して物理ページアドレスＰＡ(m-1:0) がメモリセルアレ
イ２１に書き込まれる。以上の動作により、ＣＡＭ部の
連想メモリセルアレイ９にｎビットの論理ページアドレ
スが格納され、これに対応したｍビットの物理ページア
ドレスがＲＡＭ部のメモリセルアレイ２１に格納される
こととなる。
明する。書き込み信号１と書き込むべきワードを示すワ
ード選択信号２とに基づき、ＣＡＭ部ワード線ドライバ
３により書き込むワードが選択される。そして、書き込
むべき論理ページアドレスＶＡ(n-1:0) がＣＡＭ部ビッ
ト線対１０，１１を介して連想メモリセルアレイ９に供
給される。さらに、ＣＡＭ部ワード線４上の信号を受け
たＲＡＭ部ワード線ドライバ３０によりＲＡＭ部ワード
線３１が選択され、ＲＡＭ部ビット線対２４，２５を介
して物理ページアドレスＰＡ(m-1:0) がメモリセルアレ
イ２１に書き込まれる。以上の動作により、ＣＡＭ部の
連想メモリセルアレイ９にｎビットの論理ページアドレ
スが格納され、これに対応したｍビットの物理ページア
ドレスがＲＡＭ部のメモリセルアレイ２１に格納される
こととなる。
【０００８】次に、ＴＬＢでのアドレス変換動作につい
て説明する。ＣＡＭ部に変換対象となる論理ページアド
レスＶＡ(n-1:0) が入力される前に、プリチャージ回路
６によって一致検出線７がプリチャージされる。そし
て、ＣＡＭ部ビット線対１０，１１を介してＣＡＭ部に
論理ページアドレスＶＡ(n-1:0) が入力されると、連想
メモリセルアレイ９で入力論理ページアドレスと格納さ
れている論理ページアドレスとのｎビットの比較が行な
われる。一致した場合には一致検出線７はプリチャージ
された“Ｈ”レベルの電位を保ち、１ビットでも不一致
の場合には一致検出線７は“Ｌ”レベルになる。一致し
た場合には、センスアンプ１２を介してヒット信号１４
が出力される（ＴＬＢヒット）。そして、ＲＡＭ部ワー
ド線ドライバ３０を通じてＲＡＭ部ワード線３１が選択
され、ＲＡＭ部のメモリセルアレイ２１に格納されてい
る物理ページアドレスがＲＡＭ部ビット線対２４，２５
を介して出力される。
て説明する。ＣＡＭ部に変換対象となる論理ページアド
レスＶＡ(n-1:0) が入力される前に、プリチャージ回路
６によって一致検出線７がプリチャージされる。そし
て、ＣＡＭ部ビット線対１０，１１を介してＣＡＭ部に
論理ページアドレスＶＡ(n-1:0) が入力されると、連想
メモリセルアレイ９で入力論理ページアドレスと格納さ
れている論理ページアドレスとのｎビットの比較が行な
われる。一致した場合には一致検出線７はプリチャージ
された“Ｈ”レベルの電位を保ち、１ビットでも不一致
の場合には一致検出線７は“Ｌ”レベルになる。一致し
た場合には、センスアンプ１２を介してヒット信号１４
が出力される（ＴＬＢヒット）。そして、ＲＡＭ部ワー
ド線ドライバ３０を通じてＲＡＭ部ワード線３１が選択
され、ＲＡＭ部のメモリセルアレイ２１に格納されてい
る物理ページアドレスがＲＡＭ部ビット線対２４，２５
を介して出力される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の構成は、通常のプログラムでは連続した論
理アドレス空間を使用することが多いにもかかわらず、
連続した論理ページアドレスが共にＴＬＢヒットすると
いう保証がないためにアドレス変換効率の低下が発生す
るという問題点を有していた。さらに、ＣＡＭ部の連想
メモリセル８はＲＡＭ部のメモリセル２０に比較してハ
ードウェア量が多いため、１エントリをＣＡＭ部とＲＡ
Ｍ部とで同じ幅で作る場合、ＲＡＭ部にレイアウト的に
無駄な空間ができてしまうという問題点を有していた。
ような従来の構成は、通常のプログラムでは連続した論
理アドレス空間を使用することが多いにもかかわらず、
連続した論理ページアドレスが共にＴＬＢヒットすると
いう保証がないためにアドレス変換効率の低下が発生す
るという問題点を有していた。さらに、ＣＡＭ部の連想
メモリセル８はＲＡＭ部のメモリセル２０に比較してハ
ードウェア量が多いため、１エントリをＣＡＭ部とＲＡ
Ｍ部とで同じ幅で作る場合、ＲＡＭ部にレイアウト的に
無駄な空間ができてしまうという問題点を有していた。
【００１０】本発明の目的は、連続した論理ページアド
レスに対するアドレス変換がＴＬＢで共にヒットする確
率を飛躍的に向上させ、かつ物理ページアドレスを格納
するためのＲＡＭ部の面積的に無駄な空間を極力減少さ
せることにある。
レスに対するアドレス変換がＴＬＢで共にヒットする確
率を飛躍的に向上させ、かつ物理ページアドレスを格納
するためのＲＡＭ部の面積的に無駄な空間を極力減少さ
せることにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、１エントリ・１ワードのＣＡＭ部と、１
エントリ・複数ワードのＲＡＭ部とで１エントリのＴＬ
Ｂを構成することとしたものである。
め、本発明は、１エントリ・１ワードのＣＡＭ部と、１
エントリ・複数ワードのＲＡＭ部とで１エントリのＴＬ
Ｂを構成することとしたものである。
【００１２】具体的には、請求項１の発明は、ｎビット
の論理ページアドレスの下位ｋビットを除く上位（ｎ−
ｋ）ビットを格納するための連想メモリセルアレイと、
論理ページアドレスの下位ｋビットの値毎に対応する物
理ページアドレスを格納するための２k 個のメモリセル
アレイと、入力論理ページアドレスの下位ｋビットを除
く上位（ｎ−ｋ）ビットを前記連想メモリセルアレイに
書き込むために該連想メモリセルアレイのワード線が選
択された場合又は前記連想メモリセルアレイに格納され
ている論理ページアドレスと入力論理ページアドレスの
下位ｋビットを除く上位（ｎ−ｋ）ビットとが一致した
場合に該入力論理ページアドレスの下位ｋビットの値に
応じて前記２k 個のメモリセルアレイのうちの対応する
１個のメモリセルアレイのワード線を選択するための選
択回路とを、１エントリのＴＬＢが備えることとしたも
のである。
の論理ページアドレスの下位ｋビットを除く上位（ｎ−
ｋ）ビットを格納するための連想メモリセルアレイと、
論理ページアドレスの下位ｋビットの値毎に対応する物
理ページアドレスを格納するための２k 個のメモリセル
アレイと、入力論理ページアドレスの下位ｋビットを除
く上位（ｎ−ｋ）ビットを前記連想メモリセルアレイに
書き込むために該連想メモリセルアレイのワード線が選
択された場合又は前記連想メモリセルアレイに格納され
ている論理ページアドレスと入力論理ページアドレスの
下位ｋビットを除く上位（ｎ−ｋ）ビットとが一致した
場合に該入力論理ページアドレスの下位ｋビットの値に
応じて前記２k 個のメモリセルアレイのうちの対応する
１個のメモリセルアレイのワード線を選択するための選
択回路とを、１エントリのＴＬＢが備えることとしたも
のである。
【００１３】請求項２の発明では、前記２k 個のメモリ
セルアレイは、同時に選択されることがない点に鑑み、
同一ビット位置のメモリセルが物理ページアドレスの読
み書きのためのビット線を共有することとした。
セルアレイは、同時に選択されることがない点に鑑み、
同一ビット位置のメモリセルが物理ページアドレスの読
み書きのためのビット線を共有することとした。
【００１４】請求項３の発明は、ｎビットの論理ページ
アドレスを最下位ビットと上位（ｎ−１）ビットとに分
けることとしたものであって、論理ページアドレスの最
下位ビットを除く全ビットを格納するための連想メモリ
セルアレイと、論理ページアドレスの最下位ビットの値
が“０”の場合に対応する物理ページアドレスを格納す
るための第１のメモリセルアレイと、論理ページアドレ
スの最下位ビットの値が“１”の場合に対応する物理ペ
ージアドレスを格納するための第２のメモリセルアレイ
と、入力論理ページアドレスの最下位ビットを除く全ビ
ットを前記連想メモリセルアレイに書き込むために該連
想メモリセルアレイのワード線が選択された場合又は前
記連想メモリセルアレイに格納されている論理ページア
ドレスと入力論理ページアドレスの最下位ビットを除く
全ビットとが一致した場合に該入力論理ページアドレス
の最下位ビットの値に応じて前記第１及び第２のメモリ
セルアレイのうちの対応する１個のメモリセルアレイの
ワード線を選択するための選択回路とを、１エントリの
ＴＬＢが備えることとした。
アドレスを最下位ビットと上位（ｎ−１）ビットとに分
けることとしたものであって、論理ページアドレスの最
下位ビットを除く全ビットを格納するための連想メモリ
セルアレイと、論理ページアドレスの最下位ビットの値
が“０”の場合に対応する物理ページアドレスを格納す
るための第１のメモリセルアレイと、論理ページアドレ
スの最下位ビットの値が“１”の場合に対応する物理ペ
ージアドレスを格納するための第２のメモリセルアレイ
と、入力論理ページアドレスの最下位ビットを除く全ビ
ットを前記連想メモリセルアレイに書き込むために該連
想メモリセルアレイのワード線が選択された場合又は前
記連想メモリセルアレイに格納されている論理ページア
ドレスと入力論理ページアドレスの最下位ビットを除く
全ビットとが一致した場合に該入力論理ページアドレス
の最下位ビットの値に応じて前記第１及び第２のメモリ
セルアレイのうちの対応する１個のメモリセルアレイの
ワード線を選択するための選択回路とを、１エントリの
ＴＬＢが備えることとした。
【００１５】請求項４の発明では、前記第１及び第２の
メモリセルアレイは、同一ビット位置のメモリセルが物
理ページアドレスの読み書きのためのビット線を共有す
ることとした。
メモリセルアレイは、同一ビット位置のメモリセルが物
理ページアドレスの読み書きのためのビット線を共有す
ることとした。
【００１６】
【作用】請求項１の発明によれば、ＴＬＢの１エントリ
には、少なくとも論理ページアドレスの最下位ビットが
“０”の場合と“１”の場合との双方のデータ（論理ペ
ージアドレスと物理ページアドレスとの対）が格納され
ることとなるため、これらの連続した論理ページアドレ
スに対しては必ずＴＬＢヒットとなる。さらに、ＣＡＭ
部を構成する１個の連想メモリセルアレイとＲＡＭ部を
構成する複数個のメモリセルアレイとがＴＬＢの１エン
トリを構成するように組み合わせられるため、ＲＡＭ部
の面積的に無駄な空間が減少する。請求項３の発明の場
合も同様である。
には、少なくとも論理ページアドレスの最下位ビットが
“０”の場合と“１”の場合との双方のデータ（論理ペ
ージアドレスと物理ページアドレスとの対）が格納され
ることとなるため、これらの連続した論理ページアドレ
スに対しては必ずＴＬＢヒットとなる。さらに、ＣＡＭ
部を構成する１個の連想メモリセルアレイとＲＡＭ部を
構成する複数個のメモリセルアレイとがＴＬＢの１エン
トリを構成するように組み合わせられるため、ＲＡＭ部
の面積的に無駄な空間が減少する。請求項３の発明の場
合も同様である。
【００１７】請求項２又は４の発明によれば、ＲＡＭ部
のメモリセルアレイに個別にビット線を設ける場合に比
べて、物理ページアドレスの読み書きのためのＲＡＭ部
の配線を簡略化できる。
のメモリセルアレイに個別にビット線を設ける場合に比
べて、物理ページアドレスの読み書きのためのＲＡＭ部
の配線を簡略化できる。
【００１８】
【実施例】以下、本発明の一実施例のＴＬＢについて図
面を参照しながら説明する。
面を参照しながら説明する。
【００１９】図１は、本発明の実施例に係るＴＬＢの１
エントリ分の構成を示す回路図である。図１に示すＴＬ
Ｂは、論理ページアドレスを保持するためのＣＡＭ部と
物理ページアドレスを保持するためのＲＡＭ部とを備え
たフルアソシェイティブ方式のＴＬＢであり、図２の場
合と同様ｎビットの論理ページアドレスＶＡ(n-1:0)を
ｍビットの物理ページアドレスＰＡ(m-1:0) に変換する
ものである。図１において、１は書き込み信号、２はワ
ード選択信号、３は書き込み信号１及びワード選択信号
２から書き込むワードを選択するためのＣＡＭ部ワード
線ドライバ、４はＣＡＭ部ワード線である。また、５は
ＣＡＭ部での一致検出線をプリチャージするためのプリ
チャージ信号、６はプリチャージ回路、７はＣＡＭ部で
の一致検出結果を示す一致検出線である。８は連想メモ
リセル、９はｎビットの論理ページアドレスＶＡ(n-1:
0) のうちの最下位ビットＶＡ(0) を除く上位（ｎ−
１）ビットＶＡ(n-1:1) を格納するための（ｎ−１）個
の連想メモリセル８を備えた連想メモリセルアレイであ
る。１０，１１は比較対象となるｎビットの論理ページ
アドレスのうちの上位（ｎ−１）ビットＶＡ(n-1:1) を
入力するための（ｎ−１）組のＣＡＭ部ビット線対、１
２は一致検出線７を入力とするセンスアンプである。Ｃ
ＡＭ部の１エントリ１３は、これらプリチャージ回路
６、連想メモリセルアレイ９及びセンスアンプ１２から
構成されている。１４は、センスアンプ１２から出力さ
れるヒット信号である。
エントリ分の構成を示す回路図である。図１に示すＴＬ
Ｂは、論理ページアドレスを保持するためのＣＡＭ部と
物理ページアドレスを保持するためのＲＡＭ部とを備え
たフルアソシェイティブ方式のＴＬＢであり、図２の場
合と同様ｎビットの論理ページアドレスＶＡ(n-1:0)を
ｍビットの物理ページアドレスＰＡ(m-1:0) に変換する
ものである。図１において、１は書き込み信号、２はワ
ード選択信号、３は書き込み信号１及びワード選択信号
２から書き込むワードを選択するためのＣＡＭ部ワード
線ドライバ、４はＣＡＭ部ワード線である。また、５は
ＣＡＭ部での一致検出線をプリチャージするためのプリ
チャージ信号、６はプリチャージ回路、７はＣＡＭ部で
の一致検出結果を示す一致検出線である。８は連想メモ
リセル、９はｎビットの論理ページアドレスＶＡ(n-1:
0) のうちの最下位ビットＶＡ(0) を除く上位（ｎ−
１）ビットＶＡ(n-1:1) を格納するための（ｎ−１）個
の連想メモリセル８を備えた連想メモリセルアレイであ
る。１０，１１は比較対象となるｎビットの論理ページ
アドレスのうちの上位（ｎ−１）ビットＶＡ(n-1:1) を
入力するための（ｎ−１）組のＣＡＭ部ビット線対、１
２は一致検出線７を入力とするセンスアンプである。Ｃ
ＡＭ部の１エントリ１３は、これらプリチャージ回路
６、連想メモリセルアレイ９及びセンスアンプ１２から
構成されている。１４は、センスアンプ１２から出力さ
れるヒット信号である。
【００２０】１５は、ヒット信号１４とＣＡＭ部ワード
線４上の信号とのいずれかが“Ｈ”レベルである場合
に、論理ページアドレスの最下位ビット線（論理値ＶＡ
(0) ）１６及び該論理ページアドレスの最下位反転ビッ
ト線（論理値／ＶＡ(0) ）１７の論理レベルに応じてＲ
ＡＭ部の２本のワード線のうちの１本を選択するための
ＲＡＭ部ワード線選択回路である。１８は論理ページア
ドレスの最下位ビットＶＡ(0) が“０”の場合に選択さ
れる第１のＲＡＭ部ワード線、１９は論理ページアドレ
スの最下位ビットＶＡ(0) が“１”の場合に選択される
第２のＲＡＭ部ワード線である。２１は論理ページアド
レスの最下位ビットＶＡ(0) が“０”の場合の物理ペー
ジアドレスを格納するための第１のメモリセルアレイ、
２２は同最下位ビットＶＡ(0) が“１”の場合の物理ペ
ージアドレスを格納するための第２のメモリセルアレイ
であって、各々ｍ個のメモリセル２０を備えている。Ｒ
ＡＭ部の１エントリ２３は、これら第１及び第２のメモ
リセルアレイ２１，２２で構成されている。しかも、第
１及び第２のメモリセルアレイ２１，２２は、同図に示
すように、同一ビット位置のメモリセル２０がｍビット
の物理ページアドレスＰＡ(m-1:0) の読み書きのための
ｍ組のＲＡＭ部ビット線対２４，２５を共有している。
つまり、ＲＡＭ部の１エントリ２３は１つのビット位置
に２個のメモリセル２０を備えることとなるが、第１及
び第２のＲＡＭ部ワード線１８，１９が同時には選択さ
れることがないので支障はない。
線４上の信号とのいずれかが“Ｈ”レベルである場合
に、論理ページアドレスの最下位ビット線（論理値ＶＡ
(0) ）１６及び該論理ページアドレスの最下位反転ビッ
ト線（論理値／ＶＡ(0) ）１７の論理レベルに応じてＲ
ＡＭ部の２本のワード線のうちの１本を選択するための
ＲＡＭ部ワード線選択回路である。１８は論理ページア
ドレスの最下位ビットＶＡ(0) が“０”の場合に選択さ
れる第１のＲＡＭ部ワード線、１９は論理ページアドレ
スの最下位ビットＶＡ(0) が“１”の場合に選択される
第２のＲＡＭ部ワード線である。２１は論理ページアド
レスの最下位ビットＶＡ(0) が“０”の場合の物理ペー
ジアドレスを格納するための第１のメモリセルアレイ、
２２は同最下位ビットＶＡ(0) が“１”の場合の物理ペ
ージアドレスを格納するための第２のメモリセルアレイ
であって、各々ｍ個のメモリセル２０を備えている。Ｒ
ＡＭ部の１エントリ２３は、これら第１及び第２のメモ
リセルアレイ２１，２２で構成されている。しかも、第
１及び第２のメモリセルアレイ２１，２２は、同図に示
すように、同一ビット位置のメモリセル２０がｍビット
の物理ページアドレスＰＡ(m-1:0) の読み書きのための
ｍ組のＲＡＭ部ビット線対２４，２５を共有している。
つまり、ＲＡＭ部の１エントリ２３は１つのビット位置
に２個のメモリセル２０を備えることとなるが、第１及
び第２のＲＡＭ部ワード線１８，１９が同時には選択さ
れることがないので支障はない。
【００２１】以上のように構成されたＴＬＢについて、
以下その動作を説明する。
以下その動作を説明する。
【００２２】まず、ＴＬＢへの書き込み動作について説
明する。書き込み信号１と書き込むべきワードを示すワ
ード選択信号２とに基づき、ＣＡＭ部ワード線ドライバ
３により書き込むワードが選択される。そして、書き込
むべき論理ページアドレスの上位（ｎ−１）ビットＶＡ
(n-1:1) がＣＡＭ部ビット線対１０，１１を介して連想
メモリセルアレイ９に供給される。この際、論理ページ
アドレスの最下位ビットＶＡ(0) が“０”であるものと
すると、ＣＡＭ部ワード線４上の信号を受けたＲＡＭ部
ワード線選択回路１５は第１のＲＡＭ部ワード線１８を
選択し、対応する物理ページアドレスＰＡ(m-1:0) がＲ
ＡＭ部ビット線対２４，２５を介して第１のメモリセル
アレイ２１に書き込まれる。また、論理ページアドレス
の最下位ビットＶＡ(0) を“１”とすると、ＲＡＭ部ワ
ード線選択回路１５は第２のＲＡＭ部ワード線１９を選
択し、対応する物理ページアドレスＰＡ(m-1:0) がＲＡ
Ｍ部ビット線対２４，２５を介して第２のメモリセルア
レイ２２に書き込まれる。以上の動作により、上位（ｎ
−１）ビットが同一である２つのｎビット論理ページア
ドレス（最下位ビットは“０”及び“１”）のうちの共
通の上位（ｎ−１）ビットがＣＡＭ部の連想メモリセル
アレイ９に格納され、その各々に対応した２つの物理ペ
ージアドレスがＲＡＭ部の第１及び第２のメモリセルア
レイ２１，２２に格納されることとなる。このように、
本実施例によれば、ＴＬＢの１エントリには論理ページ
アドレスの最下位ビットＶＡ(0) が“０”及び“１”の
それぞれに対応する物理ページアドレスが常に格納され
る。
明する。書き込み信号１と書き込むべきワードを示すワ
ード選択信号２とに基づき、ＣＡＭ部ワード線ドライバ
３により書き込むワードが選択される。そして、書き込
むべき論理ページアドレスの上位（ｎ−１）ビットＶＡ
(n-1:1) がＣＡＭ部ビット線対１０，１１を介して連想
メモリセルアレイ９に供給される。この際、論理ページ
アドレスの最下位ビットＶＡ(0) が“０”であるものと
すると、ＣＡＭ部ワード線４上の信号を受けたＲＡＭ部
ワード線選択回路１５は第１のＲＡＭ部ワード線１８を
選択し、対応する物理ページアドレスＰＡ(m-1:0) がＲ
ＡＭ部ビット線対２４，２５を介して第１のメモリセル
アレイ２１に書き込まれる。また、論理ページアドレス
の最下位ビットＶＡ(0) を“１”とすると、ＲＡＭ部ワ
ード線選択回路１５は第２のＲＡＭ部ワード線１９を選
択し、対応する物理ページアドレスＰＡ(m-1:0) がＲＡ
Ｍ部ビット線対２４，２５を介して第２のメモリセルア
レイ２２に書き込まれる。以上の動作により、上位（ｎ
−１）ビットが同一である２つのｎビット論理ページア
ドレス（最下位ビットは“０”及び“１”）のうちの共
通の上位（ｎ−１）ビットがＣＡＭ部の連想メモリセル
アレイ９に格納され、その各々に対応した２つの物理ペ
ージアドレスがＲＡＭ部の第１及び第２のメモリセルア
レイ２１，２２に格納されることとなる。このように、
本実施例によれば、ＴＬＢの１エントリには論理ページ
アドレスの最下位ビットＶＡ(0) が“０”及び“１”の
それぞれに対応する物理ページアドレスが常に格納され
る。
【００２３】次に、ＴＬＢでのアドレス変換動作につい
て説明する。変換対象となる論理ページアドレスＶＡ(n
-1:0) が入力される前に、プリチャージ回路６によって
一致検出線７がプリチャージされる。そして、ＣＡＭ部
ビット線対１０，１１を介してＣＡＭ部に論理ページア
ドレスの上位（ｎ−１）ビットＶＡ(n-1:1) が入力され
ると、連想メモリセルアレイ９で入力論理ページアドレ
スと格納されている論理ページアドレスとの（ｎ−１）
ビットの比較が行なわれる。一致した場合には一致検出
線７はプリチャージされた“Ｈ”レベルの電位を保ち、
１ビットでも不一致の場合には一致検出線７は“Ｌ”レ
ベルになる。一致した場合には、センスアンプ１２を介
してヒット信号１４が出力される（ＴＬＢヒット）。こ
のうちＣＡＭ部で一致が検出されヒット信号１４が
“Ｈ”レベルになった場合には、ＲＡＭ部ワード線選択
回路１５は、論理ページアドレスの最下位ビットＶＡ
(0) が“０”であれば第１のＲＡＭ部ワード線１８を選
択し、“１”であれば第２のＲＡＭ部ワード線１９を選
択する。そして、選択されたワード線側に配置された第
１又は第２のメモリセルアレイ２１，２２に格納されて
いる物理ページアドレスがＲＡＭ部ビット線対２４，２
５を介して読み出される。
て説明する。変換対象となる論理ページアドレスＶＡ(n
-1:0) が入力される前に、プリチャージ回路６によって
一致検出線７がプリチャージされる。そして、ＣＡＭ部
ビット線対１０，１１を介してＣＡＭ部に論理ページア
ドレスの上位（ｎ−１）ビットＶＡ(n-1:1) が入力され
ると、連想メモリセルアレイ９で入力論理ページアドレ
スと格納されている論理ページアドレスとの（ｎ−１）
ビットの比較が行なわれる。一致した場合には一致検出
線７はプリチャージされた“Ｈ”レベルの電位を保ち、
１ビットでも不一致の場合には一致検出線７は“Ｌ”レ
ベルになる。一致した場合には、センスアンプ１２を介
してヒット信号１４が出力される（ＴＬＢヒット）。こ
のうちＣＡＭ部で一致が検出されヒット信号１４が
“Ｈ”レベルになった場合には、ＲＡＭ部ワード線選択
回路１５は、論理ページアドレスの最下位ビットＶＡ
(0) が“０”であれば第１のＲＡＭ部ワード線１８を選
択し、“１”であれば第２のＲＡＭ部ワード線１９を選
択する。そして、選択されたワード線側に配置された第
１又は第２のメモリセルアレイ２１，２２に格納されて
いる物理ページアドレスがＲＡＭ部ビット線対２４，２
５を介して読み出される。
【００２４】以上のように本実施例によれば、最下位ビ
ットが“０”の場合と“１”の場合の連続した２つの論
理ページアドレスに各々対応した２つの物理ページアド
レスをＴＬＢの１エントリに格納しておくことにより、
これらの連続した論理ページアドレスに対しては必ずＴ
ＬＢヒットとなる。しかも、ＣＡＭ部を構成する１個の
連想メモリセルアレイ９とＲＡＭ部を構成する２個のメ
モリセルアレイ２１，２２とがＴＬＢの１エントリを構
成するように組み合わせられるため、ＣＡＭ部とＲＡＭ
部との面積がほぼ同等になり、面積的に無駄な空間を減
少させることができる。
ットが“０”の場合と“１”の場合の連続した２つの論
理ページアドレスに各々対応した２つの物理ページアド
レスをＴＬＢの１エントリに格納しておくことにより、
これらの連続した論理ページアドレスに対しては必ずＴ
ＬＢヒットとなる。しかも、ＣＡＭ部を構成する１個の
連想メモリセルアレイ９とＲＡＭ部を構成する２個のメ
モリセルアレイ２１，２２とがＴＬＢの１エントリを構
成するように組み合わせられるため、ＣＡＭ部とＲＡＭ
部との面積がほぼ同等になり、面積的に無駄な空間を減
少させることができる。
【００２５】なお、上記実施例では論理ページアドレス
の最下位ビットＶＡ(0) のみをメモリセルアレイの選択
に使用するようにＲＡＭ部のメモリセルアレイの個数を
２としたが、論理ページアドレスの例えば下位ｋビット
（ｋ≧２）をメモリセルアレイの選択に使用するなら
ば、２k 個のメモリセルアレイをＲＡＭ部に用意し、Ｃ
ＡＭ部には論理ページアドレスの上位（ｎ−ｋ）ビット
を格納することとすればよい。この場合、２k 個の連続
した論理ページアドレスについて必ずＴＬＢヒットとな
る。
の最下位ビットＶＡ(0) のみをメモリセルアレイの選択
に使用するようにＲＡＭ部のメモリセルアレイの個数を
２としたが、論理ページアドレスの例えば下位ｋビット
（ｋ≧２）をメモリセルアレイの選択に使用するなら
ば、２k 個のメモリセルアレイをＲＡＭ部に用意し、Ｃ
ＡＭ部には論理ページアドレスの上位（ｎ−ｋ）ビット
を格納することとすればよい。この場合、２k 個の連続
した論理ページアドレスについて必ずＴＬＢヒットとな
る。
【００２６】
【発明の効果】以上説明してきたとおり、請求項１又は
３の発明によれば、少なくとも論理ページアドレスの最
下位ビットが“０”の場合と“１”の場合との双方のデ
ータをＴＬＢの１エントリに格納することとしたので、
これらの連続した論理ページアドレスに対しては必ずＴ
ＬＢヒットとなる結果、アドレス変換効率が向上する。
しかも、ＲＡＭ部のメモリセルに比べてＣＡＭ部の連想
メモリセルの方が大きい面積を占めることに鑑み、ＣＡ
Ｍ部を構成する１個の連想メモリセルアレイとＲＡＭ部
を構成する複数個のメモリセルアレイとの組み合わせで
ＴＬＢの１エントリを構成することとしたので、レイア
ウト上のＲＡＭ部の無駄な空間を減少させることがで
き、ＴＬＢの集積度が向上する。
３の発明によれば、少なくとも論理ページアドレスの最
下位ビットが“０”の場合と“１”の場合との双方のデ
ータをＴＬＢの１エントリに格納することとしたので、
これらの連続した論理ページアドレスに対しては必ずＴ
ＬＢヒットとなる結果、アドレス変換効率が向上する。
しかも、ＲＡＭ部のメモリセルに比べてＣＡＭ部の連想
メモリセルの方が大きい面積を占めることに鑑み、ＣＡ
Ｍ部を構成する１個の連想メモリセルアレイとＲＡＭ部
を構成する複数個のメモリセルアレイとの組み合わせで
ＴＬＢの１エントリを構成することとしたので、レイア
ウト上のＲＡＭ部の無駄な空間を減少させることがで
き、ＴＬＢの集積度が向上する。
【００２７】さらに、請求項２又は４の発明によれば、
ＲＡＭ部のメモリセルアレイは同一ビット位置の複数の
メモリセルがビット線を共有することとしたので、物理
ページアドレスの読み書きのためのＲＡＭ部の配線を簡
略化できる。
ＲＡＭ部のメモリセルアレイは同一ビット位置の複数の
メモリセルがビット線を共有することとしたので、物理
ページアドレスの読み書きのためのＲＡＭ部の配線を簡
略化できる。
【図１】本発明の実施例におけるアドレス変換バッファ
（ＴＬＢ）の１エントリ分の構成を示す回路図である。
（ＴＬＢ）の１エントリ分の構成を示す回路図である。
【図２】従来のＴＬＢの１エントリ分の構成を示す回路
図である。
図である。
１ 書き込み信号 ２ ワード選択信号 ３ ＣＡＭ部ワード線ドライバ ４ ＣＡＭ部ワード線 ５ プリチャージ信号 ６ プリチャージ回路 ７ 一致検出線 ８ 連想メモリセル ９ 連想メモリセルアレイ １０，１１ ＣＡＭ部ビット線対 １２ センスアンプ １３ ＣＡＭ部の１エントリ １４ ヒット信号 １５ ＲＡＭ部ワード線選択回路 １６ 論理ページアドレスの最下位ビット線 １７ 論理ページアドレスの最下位反転ビット線 １８ 第１のＲＡＭ部ワード線 １９ 第２のＲＡＭ部ワード線 ２０ メモリセル ２１ 第１のメモリセルアレイ ２２ 第２のメモリセルアレイ ２３ ＲＡＭ部の１エントリ ２４，２５ ＲＡＭ部ビット線対 ＶＡ(n-1:0) ｎビットの論理ページアドレス ＰＡ(m-1:0) ｍビットの物理ページアドレス
Claims (4)
- 【請求項１】 論理ページアドレスから物理ページアド
レスへの変換を行なうためのアドレス変換バッファであ
って、 該アドレス変換バッファの１エントリは、 ｎビットの論理ページアドレスの下位ｋビットを除く上
位（ｎ−ｋ）ビットを格納するための連想メモリセルア
レイと、 論理ページアドレスの下位ｋビットの値毎に対応する物
理ページアドレスを格納するための２k 個のメモリセル
アレイと、 入力論理ページアドレスの下位ｋビットを除く上位（ｎ
−ｋ）ビットを前記連想メモリセルアレイに書き込むた
めに該連想メモリセルアレイのワード線が選択された場
合、又は、前記連想メモリセルアレイに格納されている
論理ページアドレスと入力論理ページアドレスの下位ｋ
ビットを除く上位（ｎ−ｋ）ビットとが一致した場合
に、該入力論理ページアドレスの下位ｋビットの値に応
じて前記２k 個のメモリセルアレイのうちの対応する１
個のメモリセルアレイのワード線を選択するための選択
回路とを備えたことを特徴とするアドレス変換バッフ
ァ。 - 【請求項２】 請求項１記載のアドレス変換バッファに
おいて、 前記２k 個のメモリセルアレイは、同一ビット位置のメ
モリセルが物理ページアドレスの読み書きのためのビッ
ト線を共有することを特徴とするアドレス変換バッフ
ァ。 - 【請求項３】 論理ページアドレスから物理ページアド
レスへの変換を行なうためのアドレス変換バッファであ
って、 該アドレス変換バッファの１エントリは、 論理ページアドレスの最下位ビットを除く全ビットを格
納するための連想メモリセルアレイと、 論理ページアドレスの最下位ビットの値が“０”の場合
に対応する物理ページアドレスを格納するための第１の
メモリセルアレイと、 論理ページアドレスの最下位ビットの値が“１”の場合
に対応する物理ページアドレスを格納するための第２の
メモリセルアレイと、 入力論理ページアドレスの最下位ビットを除く全ビット
を前記連想メモリセルアレイに書き込むために該連想メ
モリセルアレイのワード線が選択された場合、又は、前
記連想メモリセルアレイに格納されている論理ページア
ドレスと入力論理ページアドレスの最下位ビットを除く
全ビットとが一致した場合に、該入力論理ページアドレ
スの最下位ビットの値に応じて前記第１及び第２のメモ
リセルアレイのうちの対応する１個のメモリセルアレイ
のワード線を選択するための選択回路とを備えたことを
特徴とするアドレス変換バッファ。 - 【請求項４】 請求項３記載のアドレス変換バッファに
おいて、 前記第１及び第２のメモリセルアレイは、同一ビット位
置のメモリセルが物理ページアドレスの読み書きのため
のビット線を共有することを特徴とするアドレス変換バ
ッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22574492A JP3174160B2 (ja) | 1992-08-25 | 1992-08-25 | アドレス変換バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22574492A JP3174160B2 (ja) | 1992-08-25 | 1992-08-25 | アドレス変換バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675860A true JPH0675860A (ja) | 1994-03-18 |
| JP3174160B2 JP3174160B2 (ja) | 2001-06-11 |
Family
ID=16834162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22574492A Expired - Fee Related JP3174160B2 (ja) | 1992-08-25 | 1992-08-25 | アドレス変換バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3174160B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011027501A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体記憶装置 |
| KR102240606B1 (ko) * | 2021-03-09 | 2021-04-15 | 주식회사 로텍 | 레미콘 트럭용으로 개조된 cng 엔진 |
-
1992
- 1992-08-25 JP JP22574492A patent/JP3174160B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011027501A1 (ja) * | 2009-09-02 | 2011-03-10 | パナソニック株式会社 | 半導体記憶装置 |
| US8659953B2 (en) | 2009-09-02 | 2014-02-25 | Panasonic Corporation | Semiconductor memory device |
| KR102240606B1 (ko) * | 2021-03-09 | 2021-04-15 | 주식회사 로텍 | 레미콘 트럭용으로 개조된 cng 엔진 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3174160B2 (ja) | 2001-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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