JPH10208493A - 冗長アレイを備えるメモリ及び管理方法 - Google Patents
冗長アレイを備えるメモリ及び管理方法Info
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- JPH10208493A JPH10208493A JP10005036A JP503698A JPH10208493A JP H10208493 A JPH10208493 A JP H10208493A JP 10005036 A JP10005036 A JP 10005036A JP 503698 A JP503698 A JP 503698A JP H10208493 A JPH10208493 A JP H10208493A
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- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 冗長計算に通常は付随する性能低下を伴わな
い、ワード線冗長及びビット線冗長を大型メモリ・アレ
イ内に設ける。 【解決手段】 冗長構成要素は、すべて冗長アレイ２６
内に配置される。欠陥ワード線は、冗長アレイのセル・
ブロックにマップされ、欠陥ビット線も、冗長アレイの
セル・ブロックにマップされる。冗長アレイは、冗長計
算の結果に基づいてアクセスされる。このため１ビット
線当たり非常に少ないセル数を使用して冗長アレイを構
成でき、これにより、正規のメモリ・アレイ２１にアク
セスするよりもはるかに高速に冗長アレイにアクセスで
きる。
い、ワード線冗長及びビット線冗長を大型メモリ・アレ
イ内に設ける。 【解決手段】 冗長構成要素は、すべて冗長アレイ２６
内に配置される。欠陥ワード線は、冗長アレイのセル・
ブロックにマップされ、欠陥ビット線も、冗長アレイの
セル・ブロックにマップされる。冗長アレイは、冗長計
算の結果に基づいてアクセスされる。このため１ビット
線当たり非常に少ないセル数を使用して冗長アレイを構
成でき、これにより、正規のメモリ・アレイ２１にアク
セスするよりもはるかに高速に冗長アレイにアクセスで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、概してコンピュー
タのメモリ・アレイに関し、より詳細には、冗長計算に
よる性能低下を伴わない、ワード線冗長とビット線冗長
の双方をもつ大型メモリ・アレイに関する。
タのメモリ・アレイに関し、より詳細には、冗長計算に
よる性能低下を伴わない、ワード線冗長とビット線冗長
の双方をもつ大型メモリ・アレイに関する。
【０００２】
【従来の技術】大型メモリ・アレイは、ある種の冗長性
を必要とする。つまり欠陥チップを修復するために余分
なメモリ構成要素を必要とするが、これによりメモリ・
チップのコストを低減させる。冗長性は、種々の欠陥を
修復するために冗長ワード線、及び冗長ビット線の形を
とる。冗長計算は、与えられたメモり・アドレスが、ヒ
ューズ・バンク内に格納されている欠陥アドレスと一致
するかどうかを判定するプロセスである。与えられたア
ドレスが、特定のヒューズ・アドレスと一致すると、そ
のヒューズ・アドレスに対応する冗長メモリ構成要素が
使用され、欠陥メモリ構成要素と置き換えられる。
を必要とする。つまり欠陥チップを修復するために余分
なメモリ構成要素を必要とするが、これによりメモリ・
チップのコストを低減させる。冗長性は、種々の欠陥を
修復するために冗長ワード線、及び冗長ビット線の形を
とる。冗長計算は、与えられたメモり・アドレスが、ヒ
ューズ・バンク内に格納されている欠陥アドレスと一致
するかどうかを判定するプロセスである。与えられたア
ドレスが、特定のヒューズ・アドレスと一致すると、そ
のヒューズ・アドレスに対応する冗長メモリ構成要素が
使用され、欠陥メモリ構成要素と置き換えられる。
【０００３】既存技術ではこの冗長計算は、アクセスす
るべき冗長ビット線があれば、これを判別するために、
正規のメモリ・アレイにアクセスする前に完了する必要
がある。この理由は、冗長ビット線を読み取る、あるい
はこれに書き込むために要する時間が、正規のビット線
にアクセスするために要する時間に、少なくとも同じた
めである。
るべき冗長ビット線があれば、これを判別するために、
正規のメモリ・アレイにアクセスする前に完了する必要
がある。この理由は、冗長ビット線を読み取る、あるい
はこれに書き込むために要する時間が、正規のビット線
にアクセスするために要する時間に、少なくとも同じた
めである。
【０００４】
【発明が解決しようとする課題】したがって本発明の目
的は、冗長計算に通常は付随する性能低下を伴わない、
ワード線冗長及びビット線冗長を大型メモリ・アレイ内
に設けることである。
的は、冗長計算に通常は付随する性能低下を伴わない、
ワード線冗長及びビット線冗長を大型メモリ・アレイ内
に設けることである。
【０００５】
【課題を解決するための手段】本発明に従い、欠陥ワー
ド線が、冗長アレイ内でセル・ブロックにマップされ、
欠陥ビット線も、冗長アレイ内でセル・ブロックにマッ
プされる。冗長アレイへのアクセスは、冗長計算の結果
に基づいて実行される。このため冗長アレイを１ビット
線に当たり非常に少ないセルを使用して構成でき、これ
により冗長アレイには、正規のメモリ・アレイにアクセ
スするよりもはるかに高速にアクセスできる。
ド線が、冗長アレイ内でセル・ブロックにマップされ、
欠陥ビット線も、冗長アレイ内でセル・ブロックにマッ
プされる。冗長アレイへのアクセスは、冗長計算の結果
に基づいて実行される。このため冗長アレイを１ビット
線に当たり非常に少ないセルを使用して構成でき、これ
により冗長アレイには、正規のメモリ・アレイにアクセ
スするよりもはるかに高速にアクセスできる。
【０００６】
【発明の実施の形態】ここで図面を参照し、特に図１を
見ると、既存技術で実現されている冗長性をもつ大型メ
モリ・アレイの一例が示されている。このメモリ・アレ
イ１０は、正規のメモリ・セル・アレイ１１、ならびに
ワード線冗長メモリ・セル・アレイ１２、及びビット線
冗長メモリ・セル・アレイ１３から成る。書き込み可
能、チップ選択、その他を含む制御回路１４からの通常
の制御信号が、メモリ・アレイ１０に供給される。メモ
リ・アレイへの読み取り、及び書き込みアクセス用のア
ドレスは、冗長計算回路１５に供給され、更に冗長計算
の結果に基づいて正規のセル・アレイ１１、あるいはア
レイ１２及びアレイ１３に供給される。
見ると、既存技術で実現されている冗長性をもつ大型メ
モリ・アレイの一例が示されている。このメモリ・アレ
イ１０は、正規のメモリ・セル・アレイ１１、ならびに
ワード線冗長メモリ・セル・アレイ１２、及びビット線
冗長メモリ・セル・アレイ１３から成る。書き込み可
能、チップ選択、その他を含む制御回路１４からの通常
の制御信号が、メモリ・アレイ１０に供給される。メモ
リ・アレイへの読み取り、及び書き込みアクセス用のア
ドレスは、冗長計算回路１５に供給され、更に冗長計算
の結果に基づいて正規のセル・アレイ１１、あるいはア
レイ１２及びアレイ１３に供給される。
【０００７】冗長計算回路１５に供給されたアドレス入
力が、正規のセル・アレイ１１内の欠陥セルに対応する
特定のヒューズ・アドレスと一致すると、そのヒューズ
・アドレスに対応する、アレイ１２及びアレイ１３内の
冗長メモリ構成要素が使用され、欠陥メモリ構成要素と
置き換えられる。この冗長計算は、アクセスするべき冗
長ビット線があれば、これを判別するために、正規のメ
モリ・セル・アレイ１１にアクセスする前に完了する必
要がある。この遅延が、性能を低下させる。
力が、正規のセル・アレイ１１内の欠陥セルに対応する
特定のヒューズ・アドレスと一致すると、そのヒューズ
・アドレスに対応する、アレイ１２及びアレイ１３内の
冗長メモリ構成要素が使用され、欠陥メモリ構成要素と
置き換えられる。この冗長計算は、アクセスするべき冗
長ビット線があれば、これを判別するために、正規のメ
モリ・セル・アレイ１１にアクセスする前に完了する必
要がある。この遅延が、性能を低下させる。
【０００８】図２は、本発明に従ったメモリ・アーキテ
クチャを示している。このアーキテクチャは正規のメモ
リ・セル・アレイ２１、制御回路２４、及び冗長計算回
路２５を含む。しかしワード線冗長メモリ・セル、及び
ビット線冗長メモリ・セルは、冗長アレイ２６のセル・
ブロックにマップされる。読み取り、あるいは書き込み
アクセス用のアドレスは、冗長計算回路２５と同様に正
規のメモリ・セル・アレイ２１にも直接に供給される。
データ入力、及び制御信号は、正規のメモリ・セル・ア
レイ２１と冗長アレイ２６の双方に供給される。正規の
メモリ・セル・アレイ２１、及び冗長アレイ２６のデー
タ読み出し出力は、マルチプレクサ２７に供給される。
マルチプレクサ２７への選択信号は、冗長計算回路２５
によって供給される。
クチャを示している。このアーキテクチャは正規のメモ
リ・セル・アレイ２１、制御回路２４、及び冗長計算回
路２５を含む。しかしワード線冗長メモリ・セル、及び
ビット線冗長メモリ・セルは、冗長アレイ２６のセル・
ブロックにマップされる。読み取り、あるいは書き込み
アクセス用のアドレスは、冗長計算回路２５と同様に正
規のメモリ・セル・アレイ２１にも直接に供給される。
データ入力、及び制御信号は、正規のメモリ・セル・ア
レイ２１と冗長アレイ２６の双方に供給される。正規の
メモリ・セル・アレイ２１、及び冗長アレイ２６のデー
タ読み出し出力は、マルチプレクサ２７に供給される。
マルチプレクサ２７への選択信号は、冗長計算回路２５
によって供給される。
【０００９】所定のサイクル開始時点に、与えられるア
ドレスが、正規アレイ２１と冗長計算回路２５の双方に
送信される。冗長計算回路２５は、正規アレイにアクセ
スがされている間に、与えられたアドレスが、ヒューズ
・バンク内に格納されているいずれかの欠陥アドレスと
一致するかどうかを判定し、一致する場合には、冗長ア
レイ２６にアクセスする。
ドレスが、正規アレイ２１と冗長計算回路２５の双方に
送信される。冗長計算回路２５は、正規アレイにアクセ
スがされている間に、与えられたアドレスが、ヒューズ
・バンク内に格納されているいずれかの欠陥アドレスと
一致するかどうかを判定し、一致する場合には、冗長ア
レイ２６にアクセスする。
【００１０】書き込みサイクル中には、正規アレイ２１
にデータが書き込まれるが、そのアドレスが、正規アレ
イ内の欠陥メモリ構成要素に対応することを冗長計算が
判定すると、冗長アレイ２６にもデータが書き込まれ
る。冗長計算を実行するために要する余分な遅延は、高
速の冗長アレイ２６内で取り戻されるので、冗長計算を
実行し、更に冗長アレイ２６にデータを書き込むために
要する時間は、正規アレイ２１にデータを書き込むため
に要する時間に比べて長くはならない。
にデータが書き込まれるが、そのアドレスが、正規アレ
イ内の欠陥メモリ構成要素に対応することを冗長計算が
判定すると、冗長アレイ２６にもデータが書き込まれ
る。冗長計算を実行するために要する余分な遅延は、高
速の冗長アレイ２６内で取り戻されるので、冗長計算を
実行し、更に冗長アレイ２６にデータを書き込むために
要する時間は、正規アレイ２１にデータを書き込むため
に要する時間に比べて長くはならない。
【００１１】読み取りサイクル中には、正規メモリ・ア
レイ２１からデータが読み出されるが、そのアドレス
が、欠陥メモリ構成要素に対応することを冗長計算が判
定すると、冗長アレイ２６からもデータが読み出され
る。読み取り中に冗長アレイ２６がアクセスされると、
冗長アレイ２６の出力が、マルチプレクサ２７によって
選択され、これを通して出力される。それ以外のとき
は、正規アレイの出力が選択され、マルチプレクサを通
して出力される。書き込みサイクルと同様に、冗長計算
を実行し、更に冗長アレイにアクセスするために要する
時間は、正規アレイからデータを読み取るために要する
時間に比べて長くはならない。
レイ２１からデータが読み出されるが、そのアドレス
が、欠陥メモリ構成要素に対応することを冗長計算が判
定すると、冗長アレイ２６からもデータが読み出され
る。読み取り中に冗長アレイ２６がアクセスされると、
冗長アレイ２６の出力が、マルチプレクサ２７によって
選択され、これを通して出力される。それ以外のとき
は、正規アレイの出力が選択され、マルチプレクサを通
して出力される。書き込みサイクルと同様に、冗長計算
を実行し、更に冗長アレイにアクセスするために要する
時間は、正規アレイからデータを読み取るために要する
時間に比べて長くはならない。
【００１２】前記で説明したように、冗長計算、及び冗
長アレイへのアクセスは、正規アレイへのアクセスと同
時に実行される。冗長ビット線のアドレス空間を冗長ア
レイのセル・ブロックにマップすることによって、冗長
アレイ２６がもつ１ビット線当たりのセルを非常に少な
くでき、冗長アレイ２６を正規アレイ２１よりもはるか
に高速にできる。冗長計算、及び冗長アレイへのアクセ
スでの遅延が、正規アレイに対する遅延に比べて長くな
ければ、正規アレイの性能は、冗長性によって低下しな
い。
長アレイへのアクセスは、正規アレイへのアクセスと同
時に実行される。冗長ビット線のアドレス空間を冗長ア
レイのセル・ブロックにマップすることによって、冗長
アレイ２６がもつ１ビット線当たりのセルを非常に少な
くでき、冗長アレイ２６を正規アレイ２１よりもはるか
に高速にできる。冗長計算、及び冗長アレイへのアクセ
スでの遅延が、正規アレイに対する遅延に比べて長くな
ければ、正規アレイの性能は、冗長性によって低下しな
い。
【００１３】この冗長技術は、ワード線とビット線の双
方の冗長回路がもつクリティカル・パスから冗長性を取
り除く。欠陥ビット線は、ワード線とビット線の双方の
次元において冗長アレイ２６にマップされるため、１ビ
ット線当たり冗長アレイ２６がもつセル数を、デフォル
ト・アレイ、すなわち正規アレイ２１がもつセル数より
もはるかに少なく設計できる。このため冗長アレイ２６
へのアクセスは、デフォルト・アレイへのアクセスより
もはるかに高速になり、冗長計算用の時間余裕が生み出
される。次に冗長アレイ２６の出力は、デフォルト・ア
レイの出力に多重化、すなわちドット（ｄｏｔ）され、
その際に冗長アクティブ信号を使用して、読み取り操作
中にどちらのデータを使用するべきかが判別される。
方の冗長回路がもつクリティカル・パスから冗長性を取
り除く。欠陥ビット線は、ワード線とビット線の双方の
次元において冗長アレイ２６にマップされるため、１ビ
ット線当たり冗長アレイ２６がもつセル数を、デフォル
ト・アレイ、すなわち正規アレイ２１がもつセル数より
もはるかに少なく設計できる。このため冗長アレイ２６
へのアクセスは、デフォルト・アレイへのアクセスより
もはるかに高速になり、冗長計算用の時間余裕が生み出
される。次に冗長アレイ２６の出力は、デフォルト・ア
レイの出力に多重化、すなわちドット（ｄｏｔ）され、
その際に冗長アクティブ信号を使用して、読み取り操作
中にどちらのデータを使用するべきかが判別される。
【００１４】図３は、冗長メモリ・アレイ２６をより詳
細に示し、更にこのアレイへのアクセス方法を示してい
る。冗長ワード線のセル・ブロック３１0〜３１7、及び
冗長ビット線のセル・ブロック３２0〜３２7は、セル・
ブロックとしてアレイ２６にマップされる。したがって
この例では、冗長アレイ２６は、８本のデフォルト・ワ
ード線と置き換えるために８個のセル・ブロックを設
け、８本のデフォルト・ビット線と置き換えるために８
個のセル・ブロックを設けている。当分野に知識をもつ
当業者は、冗長セル・ブロック数を変更できることをも
ちろん理解するであろう。ワード線デコーダ３３は、ワ
ード・アドレスをデコードし、ビット線デコーダ３４
は、ビット・アドレスをデコードする。これらのアドレ
スは、冗長計算回路２５によって制御されるセレクタ３
５を通して供給される。冗長計算回路はまた、信号ＷＨ
ＩＣＨ＿ＲＥＰＬＡＣＥＭＥＮＴ＿ＭＡＴＣＨＥＤをビ
ット線デコーダ３４に出力する。
細に示し、更にこのアレイへのアクセス方法を示してい
る。冗長ワード線のセル・ブロック３１0〜３１7、及び
冗長ビット線のセル・ブロック３２0〜３２7は、セル・
ブロックとしてアレイ２６にマップされる。したがって
この例では、冗長アレイ２６は、８本のデフォルト・ワ
ード線と置き換えるために８個のセル・ブロックを設
け、８本のデフォルト・ビット線と置き換えるために８
個のセル・ブロックを設けている。当分野に知識をもつ
当業者は、冗長セル・ブロック数を変更できることをも
ちろん理解するであろう。ワード線デコーダ３３は、ワ
ード・アドレスをデコードし、ビット線デコーダ３４
は、ビット・アドレスをデコードする。これらのアドレ
スは、冗長計算回路２５によって制御されるセレクタ３
５を通して供給される。冗長計算回路はまた、信号ＷＨ
ＩＣＨ＿ＲＥＰＬＡＣＥＭＥＮＴ＿ＭＡＴＣＨＥＤをビ
ット線デコーダ３４に出力する。
【００１５】このアーキテクチャの利点は、冗長アレイ
２６内で１つの欠陥が発生した場合に、この欠陥が影響
を及ぼす置き換えは、１つだけである可能性がより高い
ことである。既存技術のワード線冗長においては、例え
ば２本の隣接する冗長ワード線の２個の隣接するセル上
に欠陥が発生すると、これら双方の冗長ワード線が共に
使用できなくなる。図３に示されるように冗長ワード線
がブロックにマップされる状態では、１つの欠陥によっ
て使用できなくなるワード線置き換えは、１つだけであ
る可能性がはるかに高い。この冗長メモリ・アレイの重
要点は、デフォルト・アレイからのデフォルト・ワード
線が、冗長アレイのワード線とビット線の双方の次元に
マップされることである。これは、デフォルト・ワード
線用に使用されたワード・アドレスが、冗長アレイ内で
は、ワード・アドレスとビット・アドレスの双方として
使用されるということである。ビット冗長では、デフォ
ルト・アレイ、すなわち正規アレイ２１のビット線が、
冗長アレイ２６のワード線とビット線の双方の次元にマ
ップされる。デフォルト・アレイ２１のビット線アドレ
スは、冗長アレイ２６のワードとビットの双方の次元に
おいて使用される。
２６内で１つの欠陥が発生した場合に、この欠陥が影響
を及ぼす置き換えは、１つだけである可能性がより高い
ことである。既存技術のワード線冗長においては、例え
ば２本の隣接する冗長ワード線の２個の隣接するセル上
に欠陥が発生すると、これら双方の冗長ワード線が共に
使用できなくなる。図３に示されるように冗長ワード線
がブロックにマップされる状態では、１つの欠陥によっ
て使用できなくなるワード線置き換えは、１つだけであ
る可能性がはるかに高い。この冗長メモリ・アレイの重
要点は、デフォルト・アレイからのデフォルト・ワード
線が、冗長アレイのワード線とビット線の双方の次元に
マップされることである。これは、デフォルト・ワード
線用に使用されたワード・アドレスが、冗長アレイ内で
は、ワード・アドレスとビット・アドレスの双方として
使用されるということである。ビット冗長では、デフォ
ルト・アレイ、すなわち正規アレイ２１のビット線が、
冗長アレイ２６のワード線とビット線の双方の次元にマ
ップされる。デフォルト・アレイ２１のビット線アドレ
スは、冗長アレイ２６のワードとビットの双方の次元に
おいて使用される。
【００１６】冗長計算回路２５は、アドレスがワード線
冗長、あるいはビット線冗長のヒューズ・バンクのいず
れかと一致するかどうかを判定する。アドレスが、ワー
ド線ヒューズ・バンクと一致すれば、冗長アレイ内でそ
のヒューズ・バンクに対応するセル・ブロックが、アク
セスされる。ワード線冗長、及びビット線冗長は、冗長
アレイにアクセスするために、２つの別のアドレス・マ
ッピングを必要とするので、信号「ビット／ワード」
が、冗長アレイ２６にアドレスがマップされる方法を選
択する。１つのアドレスが、ワード線とビット線の双方
のヒューズ・バンクに一致する場合には、冗長計算ブロ
ック２５内の優先順位デコーダが、いずれか一方のみを
選択する。例えば欠陥ワード線と欠陥ビット線とがオー
バーラップすると、オーバーラップ点におけるセルは、
冗長ワード線ヒューズ・バンクと冗長ビット線ヒューズ
・バンクの双方に一致する。そのセルに対応するアドレ
スが与えられた場合、ビット線冗長、あるいはワード線
冗長のいずれかを使用できるので、１つのみが選択され
る必要がある。
冗長、あるいはビット線冗長のヒューズ・バンクのいず
れかと一致するかどうかを判定する。アドレスが、ワー
ド線ヒューズ・バンクと一致すれば、冗長アレイ内でそ
のヒューズ・バンクに対応するセル・ブロックが、アク
セスされる。ワード線冗長、及びビット線冗長は、冗長
アレイにアクセスするために、２つの別のアドレス・マ
ッピングを必要とするので、信号「ビット／ワード」
が、冗長アレイ２６にアドレスがマップされる方法を選
択する。１つのアドレスが、ワード線とビット線の双方
のヒューズ・バンクに一致する場合には、冗長計算ブロ
ック２５内の優先順位デコーダが、いずれか一方のみを
選択する。例えば欠陥ワード線と欠陥ビット線とがオー
バーラップすると、オーバーラップ点におけるセルは、
冗長ワード線ヒューズ・バンクと冗長ビット線ヒューズ
・バンクの双方に一致する。そのセルに対応するアドレ
スが与えられた場合、ビット線冗長、あるいはワード線
冗長のいずれかを使用できるので、１つのみが選択され
る必要がある。
【００１７】１つの好ましい実施例を使って本発明を説
明してきたが、当分野に知識をもつ当業者は、文頭で述
べた特許請求の範囲の意図及び範囲内で変更を加えて、
本発明を実施し得ることを理解するであろう。
明してきたが、当分野に知識をもつ当業者は、文頭で述
べた特許請求の範囲の意図及び範囲内で変更を加えて、
本発明を実施し得ることを理解するであろう。
【００１８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１９】（１）ワード線冗長及びビット線冗長を有
する大型メモリ・アレイであって、（ａ）一部に欠陥の
可能性がある正規メモリ・セルのデフォルト・アレイ
と、（ｂ）前記デフォルト・アレイの欠陥ワード線がメ
モリ・セルの冗長アレイのセル・ブロックにマップさ
れ、前記デフォルト・アレイの欠陥ビット線も前記冗長
アレイのセル・ブロックにマップされる前記冗長アレイ
と、（ｃ）前記デフォルト・アレイと前記冗長アレイの
双方に制御信号を供給する制御機構と、（ｄ）前記デフ
ォルト・アレイに直接に供給される、データにアクセス
するためのアドレスを受信し、前記デフォルト・アレイ
の欠陥構成要素に対応するヒューズ・バンクのアドレス
を受信し、前記デフォルト・アレイに供給されるアドレ
スが前記ヒューズ・バンクのアドレスのいずれかと一致
するか否かを判定し、一致する場合には、適切なアドレ
ス・マッピングを使用して前記冗長アレイにアクセス
し、更に選択信号を生成する冗長計算機構と、（ｅ）
前記デフォルト・アレイと前記冗長アレイの双方からデ
ータ出力を受信し、データを出力するに当たり前記冗長
計算機構からの前記選択信号によって制御されるマルチ
プレクサと、を含む大型メモリ・アレイ。 （２）前記冗長アレイ内の冗長構成要素がセル・ブロッ
クにマップされ、前記冗長アレイ内の１つの欠陥が複数
の置き換え構成要素に影響を及ぼす可能性を低減させ
る、（１）に記載の大型メモリ・アレイ。 （３）前記冗長計算機構に応答し、前記冗長アレイへの
アクセスに使用される前記ワード線または前記ビット線
のいずれかのアドレス・マッピングを選択するためのセ
レクタを前記冗長アレイが含む、（２）に記載の大型メ
モリ・アレイ。 （４）正規メモリ・セルのデフォルト・アレイ、及びメ
モリ・セルの冗長アレイを有する大型メモリ・アレイを
管理する方法であって、（ａ）前記デフォルト・アレイ
内で欠陥ワード線をアドレス指定するために使用される
ワード・アドレスが、前記冗長アレイ内ではワード・ア
ドレスとビット・アドレスの双方として使用され、前記
デフォルト・アレイ内で欠陥ビット線をアドレス指定す
るために使用されるビット・アドレスも、前記冗長アレ
イ内ではワード・アドレスとビット・アドレスの双方と
して使用されるように、前記デフォルト・アレイの欠陥
ワード線、あるいは欠陥ビット線を前記冗長アレイの冗
長セル・ブロックにマップするステップと、（ｂ）制御
信号、及びデータ入力を前記デフォルト・アレイと前記
冗長アレイの双方に供給するステップと、（ｃ）前記デ
フォルト・アレイに保管されたデータにアクセスするた
めのアドレス、及び前記デフォルト・アレイの欠陥構成
要素に対応するヒューズ・バンクのアドレスから、前記
デフォルト・アレイに供給されるアドレスが前記ヒュー
ズ・バンクのアドレスのいずれかと一致するか否かを判
定し、一致する場合には、適切なアドレス・マッピング
を使用して前記冗長アレイにアクセスし、更に選択信号
を生成するステップと、（ｄ）前記デフォルト・アレイ
と前記冗長アレイの双方からデータ出力を受信し、前記
選択信号に基づいて前記デフォルト・アレイ、あるいは
前記冗長アレイのいずれかから受信されるデータを出力
するステップと、を含む方法。
する大型メモリ・アレイであって、（ａ）一部に欠陥の
可能性がある正規メモリ・セルのデフォルト・アレイ
と、（ｂ）前記デフォルト・アレイの欠陥ワード線がメ
モリ・セルの冗長アレイのセル・ブロックにマップさ
れ、前記デフォルト・アレイの欠陥ビット線も前記冗長
アレイのセル・ブロックにマップされる前記冗長アレイ
と、（ｃ）前記デフォルト・アレイと前記冗長アレイの
双方に制御信号を供給する制御機構と、（ｄ）前記デフ
ォルト・アレイに直接に供給される、データにアクセス
するためのアドレスを受信し、前記デフォルト・アレイ
の欠陥構成要素に対応するヒューズ・バンクのアドレス
を受信し、前記デフォルト・アレイに供給されるアドレ
スが前記ヒューズ・バンクのアドレスのいずれかと一致
するか否かを判定し、一致する場合には、適切なアドレ
ス・マッピングを使用して前記冗長アレイにアクセス
し、更に選択信号を生成する冗長計算機構と、（ｅ）
前記デフォルト・アレイと前記冗長アレイの双方からデ
ータ出力を受信し、データを出力するに当たり前記冗長
計算機構からの前記選択信号によって制御されるマルチ
プレクサと、を含む大型メモリ・アレイ。 （２）前記冗長アレイ内の冗長構成要素がセル・ブロッ
クにマップされ、前記冗長アレイ内の１つの欠陥が複数
の置き換え構成要素に影響を及ぼす可能性を低減させ
る、（１）に記載の大型メモリ・アレイ。 （３）前記冗長計算機構に応答し、前記冗長アレイへの
アクセスに使用される前記ワード線または前記ビット線
のいずれかのアドレス・マッピングを選択するためのセ
レクタを前記冗長アレイが含む、（２）に記載の大型メ
モリ・アレイ。 （４）正規メモリ・セルのデフォルト・アレイ、及びメ
モリ・セルの冗長アレイを有する大型メモリ・アレイを
管理する方法であって、（ａ）前記デフォルト・アレイ
内で欠陥ワード線をアドレス指定するために使用される
ワード・アドレスが、前記冗長アレイ内ではワード・ア
ドレスとビット・アドレスの双方として使用され、前記
デフォルト・アレイ内で欠陥ビット線をアドレス指定す
るために使用されるビット・アドレスも、前記冗長アレ
イ内ではワード・アドレスとビット・アドレスの双方と
して使用されるように、前記デフォルト・アレイの欠陥
ワード線、あるいは欠陥ビット線を前記冗長アレイの冗
長セル・ブロックにマップするステップと、（ｂ）制御
信号、及びデータ入力を前記デフォルト・アレイと前記
冗長アレイの双方に供給するステップと、（ｃ）前記デ
フォルト・アレイに保管されたデータにアクセスするた
めのアドレス、及び前記デフォルト・アレイの欠陥構成
要素に対応するヒューズ・バンクのアドレスから、前記
デフォルト・アレイに供給されるアドレスが前記ヒュー
ズ・バンクのアドレスのいずれかと一致するか否かを判
定し、一致する場合には、適切なアドレス・マッピング
を使用して前記冗長アレイにアクセスし、更に選択信号
を生成するステップと、（ｄ）前記デフォルト・アレイ
と前記冗長アレイの双方からデータ出力を受信し、前記
選択信号に基づいて前記デフォルト・アレイ、あるいは
前記冗長アレイのいずれかから受信されるデータを出力
するステップと、を含む方法。
【図１】ワード線とビット線の双方の冗長性、及び冗長
計算回路をもつ既存技術による大型メモリ・アレイを示
すブロック図である。
計算回路をもつ既存技術による大型メモリ・アレイを示
すブロック図である。
【図２】性能低下を伴わないワード線とビット線の双方
の冗長性をもつ、本発明に従った大型メモリ・アレイを
示すブロック図である。
の冗長性をもつ、本発明に従った大型メモリ・アレイを
示すブロック図である。
【図３】図２のメモリ・アレイの冗長ワード線のセル、
及び冗長ビット線のセルが、セル・ブロックとして冗長
アレイにマップされる方法を示す、より詳細なブロック
図である。
及び冗長ビット線のセルが、セル・ブロックとして冗長
アレイにマップされる方法を示す、より詳細なブロック
図である。
１０ メモリ・アレイ １３ ビット線冗長メモリ・セル・アレイ ３１0〜３１7 冗長ワード線のセル・ブロック ３２0〜３２7 冗長ビット線のセル・ブロック ３５ セレクタ
Claims (4)
- 【請求項１】ワード線冗長及びビット線冗長を有する大
型メモリ・アレイであって、（ａ）一部に欠陥の可能性
がある正規メモリ・セルのデフォルト・アレイと、
（ｂ）前記デフォルト・アレイの欠陥ワード線がメモリ
・セルの冗長アレイのセル・ブロックにマップされ、前
記デフォルト・アレイの欠陥ビット線も前記冗長アレイ
のセル・ブロックにマップされる前記冗長アレイと、
（ｃ）前記デフォルト・アレイと前記冗長アレイの双方
に制御信号を供給する制御機構と、（ｄ）前記デフォル
ト・アレイに直接に供給される、データにアクセスする
ためのアドレスを受信し、前記デフォルト・アレイの欠
陥構成要素に対応するヒューズ・バンクのアドレスを受
信し、前記デフォルト・アレイに供給されるアドレスが
前記ヒューズ・バンクのアドレスのいずれかと一致する
か否かを判定し、一致する場合には、適切なアドレス・
マッピングを使用して前記冗長アレイにアクセスし、更
に選択信号を生成する冗長計算機構と、（ｅ） 前記デ
フォルト・アレイと前記冗長アレイの双方からデータ出
力を受信し、データを出力するに当たり前記冗長計算機
構からの前記選択信号によって制御されるマルチプレク
サと、を含む大型メモリ・アレイ。 - 【請求項２】前記冗長アレイ内の冗長構成要素がセル・
ブロックにマップされ、前記冗長アレイ内の１つの欠陥
が複数の置き換え構成要素に影響を及ぼす可能性を低減
させる、請求項１に記載の大型メモリ・アレイ。 - 【請求項３】前記冗長計算機構に応答し、前記冗長アレ
イへのアクセスに使用される前記ワード線または前記ビ
ット線のいずれかのアドレス・マッピングを選択するた
めのセレクタを前記冗長アレイが含む、請求項２に記載
の大型メモリ・アレイ。 - 【請求項４】正規メモリ・セルのデフォルト・アレイ、
及びメモリ・セルの冗長アレイを有する大型メモリ・ア
レイを管理する方法であって、（ａ）前記デフォルト・
アレイ内で欠陥ワード線をアドレス指定するために使用
されるワード・アドレスが、前記冗長アレイ内ではワー
ド・アドレスとビット・アドレスの双方として使用さ
れ、前記デフォルト・アレイ内で欠陥ビット線をアドレ
ス指定するために使用されるビット・アドレスも、前記
冗長アレイ内ではワード・アドレスとビット・アドレス
の双方として使用されるように、前記デフォルト・アレ
イの欠陥ワード線、あるいは欠陥ビット線を前記冗長ア
レイの冗長セル・ブロックにマップするステップと、
（ｂ）制御信号、及びデータ入力を前記デフォルト・ア
レイと前記冗長アレイの双方に供給するステップと、
（ｃ）前記デフォルト・アレイに保管されたデータにア
クセスするためのアドレス、及び前記デフォルト・アレ
イの欠陥構成要素に対応するヒューズ・バンクのアドレ
スから、前記デフォルト・アレイに供給されるアドレス
が前記ヒューズ・バンクのアドレスのいずれかと一致す
るか否かを判定し、一致する場合には、適切なアドレス
・マッピングを使用して前記冗長アレイにアクセスし、
更に選択信号を生成するステップと、（ｄ）前記デフォ
ルト・アレイと前記冗長アレイの双方からデータ出力を
受信し、前記選択信号に基づいて前記デフォルト・アレ
イ、あるいは前記冗長アレイのいずれかから受信される
データを出力するステップと、を含む方法。
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