KR100867562B1

KR100867562B1 - 메모리 장치 내의 멀티플렉스된 중복 구조를 위한 회로 및 방법

Info

Publication number: KR100867562B1
Application number: KR1020027002880A
Authority: KR
Inventors: 티모시 비. 코우레스; 빅터 웡; 제임스 에스. 컬럼; 제프리 피. 라이트
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 1999-09-01
Filing date: 2000-08-29
Publication date: 2008-11-10
Also published as: TW499682B; US6144593A; AU6945700A; DE60036813D1; EP1221165B1; ATE376245T1; KR20020071845A; EP1221165A1; WO2001016955A1; DE60036813T2; US6269035B1; JP2003508870A; EP1221165A4

Abstract

메모리 셀 어레이를 포함한 반도체 메모리 장치는 메모리 셀들의 행들과 열들로 배열된 복수의 메모리 서브-어레이들(14a, 14b)로 분할된다. 각 서브-어레이들은 결함 메모리 셀들을 복구하기 위한 한정된 수의 중복 행들(16a, 16b) 및 열들(18a, 18b)을 갖는다. 적어도 2개의 메모리 서브-어레이의 중복 메모리는 각 아이솔레이션 회로(isolation circuit; 40a, 40b)를 통해 I/O 라인(50, 52)에 연결된다. 이 아이솔레이션 회로들과 연결된 제어 회로(44)는 서브-어레이들의 중복 메모리를 I/O 라인에 선택적으로 연결한다. 다수의 서브-어레이들의 중복 메모리를 연결함으로써, 주로 다른 서브-어레이들과 연관된 중복 메모리가 공핍되었을 때, I/O 라인과 연결된 다른 서브-어레이 내의 결함 메모리 셀들을 복구하기 위하여 한 메모리 서브-어레이의 중복 메모리 사용을 촉진한다.

중복, 결함 복구, 메모리 셀, 어레이, I/O 라인

Description

메모리 장치 내의 멀티플렉스된 중복 구조를 위한 회로 및 방법{Circuit and method for a multiplexed redundancy scheme in a memory device}

본 발명은 일반적으로 메모리 장치에 관한 것으로서, 특히 중복 메모리 셀들을 사용하여 메모리 장치에서의 결함 메모리 셀들을 대체하기 위한 회로 및 방법에 관한 것이다.

통상적인 반도체 메모리 장치는 행들과 열들로 배열된 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 포함한다. 이 어레이 내의 메모리 셀들은 통상적으로 테스트받고, 필요하다면 메모리 장치들이 고객들에게 보내지기 전에 복구된다. 메모리 장치의 테스트 중, 결함이 발견된 소정의 메모리 셀들 중 일부는 중복 메모리 셀로 대체한다. 상기 결함 메모리 셀을 갖는 전체 행과 열은 통상적으로 중복 행과 열로 각각 대체된다. 예를 들면, 결함 메모리 셀을 갖는 행을 대체하기 위해, 행 어드레스 디코더는 결함 메모리 셀을 갖는 행의 어드레스에 중복 행을 맵핑하고, 이 결함 메모리 셀을 갖는 행으로의 데이터 액세스를 디스에이블하도록 프로그램된다. 따라서, 외부 회로가 상기 결함 행 어드레스로부터 데이터를 판독하거나 상기 결함 행 어드레스에 데이터를 기록할 때, 행 어드레스 디코더는 결함 행을 활성화시키지 않고, 대신에 중복 행을 활성화시켜서, 중복 행 내의 대응하는 어드레스된 메모리 셀로나 이로부터 데이터가 전송될 수 있다.

중복 행이나 열의 대체는 일반적으로, 메모리 장치가 형성된 다이 상의 여러 개의 퓨즈 뱅크들 중 하나에서 퓨즈들의 특정한 조합을 개방하거나 안티퓨즈들의 조합을 폐쇄함으로써 구현된다. 종래의 퓨즈는 레이저 트리밍에 의해 개방될 수 있는 폴리실리콘 퓨즈를 포함하고, 또한 애밸런치-타입 퓨즈들(avalanche-type fuses) 및 용량성-타입 안티퓨즈들을 포함한다. 어레이 내의 주어진 행 또는 열이 결함 메모리 셀을 포함하면, 상기 결함 메모리 셀의 어드레스는 퓨즈 뱅크 내에 프로그램된다. 비교 회로는, 인입하는 어드레스가 퓨즈 뱅크들 내에 프로그램된 어드레스들 중 어느 것과 매치하는가를 결정하기 위해 각각의 인입하는 어드레스를 비교한다. 비교 회로가 매치인 것으로 판단하면, 매치 신호를 행 또는 열 디코더에 출력한다. 이에 응답하여, 행 또는 열 디코더는 적절한 중복 행 또는 열에 액세스하고, 주 메모리 어레이 내의 결함 행 또는 열을 무시한다.

메모리 장치에 더 많은 중복 메모리를 구비하게 되면 장점이 있지만, 중복 행 및 열에 액세스하기 위해 필요한 비교 회로와 함께 중복 메모리 셀들의 행들 및 열들은 이 메모리 장치의 다이 상에 상당한 공간을 차지하게 된다. 비교 회로들은 통상적으로 NAND 및 NOR 게이트들 같은 다른 논리 게이트들보다 큰 면적을 필요로 하는 다수의 배타적 OR 게이트를 사용한다. 퓨즈들의 각 뱅크에는 적어도 하나의 비교 회로가 필요하다. 한편, 중복 행들과 열들의 수를 줄이면 메모리 장치를 복구하기 위한 중복 행들과 열들의 수가 불충분하게 될 수 있다.

중복 메모리 소자의 수를 줄이면 이 문제가 악화되어 주 메모리 어레이가 여러 개의 서브-어레이로 분할되어 버린다. 종래의 메모리 장치들은 메모리 셀로 된 주 어레이를 서브-어레이로 분할시켜, 메모리의 일부만이 주어진 액세스 중에 활성화될 필요가 있다. 이것은 상당한 전력 절감을 초래한다. 하지만, 각 서브-어레이 내에 이 서브-어레이에 위치된 결함 메모리 셀들을 복구하기 위해 이용가능한 중복 행들과 열들의 수가 제한되는 문제가 생긴다. 특정 서브-어레이나 또는 서브-어레이들의 그룹 내에 위치한 결함 메모리 셀을 복구하기 위해서 연관된 중복 행과 열만이 사용될 수 있다. 서브-어레이 내에서 이용가능한 중복 메모리에 의해 복구될 수 있는 것보다 서브-어레이 내에서의 결함 메모리 셀들이 더 많은면, 전체 메모리 장치가 폐기되어야만 한다.

메모리 장치 내의 중복 메모리 양의 증가를 최소화하면서 결함 메모리 셀들을 중복 메모리로 대체함으로써 메모리 장치의 복구력을 증가시킬 필요가 있다.

여러 개의 메모리 서브-어레이들로 분할된 메모리 셀 어레이를 갖는 메모리 장치는 중복 행들과 열들을 증가시키지 않으면서 메모리 복구력을 높이기 위하여, 한 메모리 서브-어레이의 미사용된 중복 메모리를 맵핑하여 다른 메모리 서브-어레이 내의 결함 메모리를 복구한다. 각 서브-어레이는 제한된 수의 중복 메모리를 갖는다. 메모리 서브-어레이에 대한 제한된 수의 중복 메모리가 공핍되면, 메모리 장치는 또 다른 메모리 서브-어레이의 미사용된 중복 메모리를 결함 메모리 셀의 어드레스에 맵핑함으로써 복구될 수 있다. 미사용된 중복 메모리를 공유하는 서브-어레이들은 각 아이솔레이션 회로(isolation circuit)를 통해 공통 I/O 라인들에 연결된다. 제어 회로는 중복 메모리를 적절한 I/O 라인에 선택적으로 연결시키고, 또 다른 메모리 서브-어레이의 결함 메모리를 복구하기 위해 한 메모리 서브-어레이의 중복 메모리의 사용을 촉진하도록 아이솔레이션 회로에 연결된다. 이러한 대체가 나머지 메모리 장치에서도 나타남은 명백하다.

도 1은 본 발명의 일 실시예에 따른 메모리 장치의 일부 블록도.

도 2는 본 발명의 일 실시예에서 사용될 수 있는 아이솔레이션 회로의 일부 개략도.

도 3은 도 1에 나타낸 복수의 메모리 장치들을 포함한 컴퓨터 시스템의 블록도.

본 발명의 원리에 따른 메모리 장치(10)의 일 실시예를 도 1에 예시한다. 상술한 바와 같이, 중복 행 또는 열에 의한 대체를 필요로 하는 결함들의 수가 메모리 서브-어레이 내에 이용가능한 수를 넘는 경우, 종래의 메모리 장치는 복구될 수 없다. 그러나, 종래의 메모리 장치와는 달리, 제 1 메모리 서브-어레이와 연관된 중복 행들 또는 열들의 수가 공핍되었을 때, 메모리 장치(10)는 제 1 메모리 서브-어레이를 복구하기 위해 다른 메모리 서브-어레이로부터 미사용된 중복 행 또는 열로 "대체(subsitute)"할 수 있다. 따라서, 메모리 장치(10)는 각 서브-어레이의 중복 행들 또는 열들의 수를 증가시키지 않고 복구력을 증가시킨다.

도 1은 2개의 메모리 서브-어레이(12a, 12b)를 갖는 메모리 장치(10)를 예시한다. 각 메모리 서브-어레이(12a, 12b)는 주 메모리부(14a, 14b) 및 중복 메모리부를 포함한다. 중복 메모리부는 중복 행 메모리(16a, 16b)와 중복 열 메모리(18a, 18b)로 더 분리된다. 전술한 바와 같이, 중복 행(16a, 16b) 및 열(18a, 18b) 메모리는 모두 주 메모리부(14a, 14b) 내의 결함 메모리 셀들을 복구하기 위해 사용된다. 각 메모리 서브-어레이(12a, 12b) 내에 위치된 중복 행(16a, 16b)과 열(18a, 18b) 메모리의 수는 제한된다.

각 서브-어레이(12a, 12b)는 열 퓨즈 뱅크(30a, 30b) 및 열 어드레스 디코더(32a, 32b)와 함께 행 퓨즈 뱅크(24a, 24b) 및 행 어드레스 디코더(26a, 26b)와 연관된다. 각 행 및 열 퓨즈 뱅크들은 각 메모리 서브-어레이 내의 이용가능한 중복 행들 및 열들 각각에 프로그램가능한 장치의 세트를 포함한다. 서브-어레이들(12a, 12b)의 열들은 대응하는 수의 센스 증폭기들(34a, 34b)과 연결된다. 이 센스 증폭기들(34a, 34b)은 각 서브-어레이의 열들로부터 데이터를 증폭하고, 각 열 디코더(32a, 32b)와 연결된 출력을 갖는다. 주 메모리부(14a)의 열들은 센스 증폭기들(34a) 및 열 디코더(32a)를 통해 I/O 라인(50)과 연결된다. 마찬가지로, 주 메모리부(14b)의 열들은 센스 증폭기들(34b) 및 열 디코더(32b)를 통해 I/O 라인(52)과 연결된다. 당업자는 I/O 라인들(50, 52)이 상보형 쌍의 I/O 라인 또는 단일 단의 I/O 라인들 중 하나일 수 있음을 이해할 것이다.

삭제

메모리 장치(10)에 대한 설명은 이러한 점에서는 종래의 메모리 장치에 대한 설명과 유사하다. 그러나, 메모리 장치(10)는 종래의 메모리 장치에서 발견된 것에 추가로 회로를 갖고 그래서, 하나의 서브-어레이의 중복 메모리가 또 다른 서브-어레이와 공유될 수 있다. 메모리 장치(10)는 각각 열 디코더들(32a, 32b)과 I/O 라인들(50, 52) 사이에 연결된 아이솔레이션 회로들(40a, 40b)을 더 포함한다. 각 아이솔레이션 회로(40a, 40b)는 I/O 라인들(50, 52) 모두와 연결되고, 중복 열 메모리(18a, 18b)를 I/O 라인(50, 52) 중 어느 하나와 선택적으로 연결시킨다. 메모리 장치(10)는 또한 열 퓨즈 뱅크들(30a, 30b)로부터 각각 아이솔레이션 신호들 ISOA 및 ISOB를 수신하도록 연결된 제어 회로(44)를 포한한다. 제어 회로(44)는 또한 아이솔레이션 회로들(40a, 40b)을 활성화시키거나 금지시키기 위한 인에이블 신호들 ENABLE A 및 ENABLE B를 공급하도록 연결되고, I/O 라인들(50, 52)은 선택된 중복 열 메모리(18a, 18b)와 연결된다.

이하에 더 상세히 설명되는 바와 같이, I/O 라인(50)은 주로 서브-어레이(12a)와 연관되고, I/O 라인(52)은 주로 서브-어레이(12b)와 연관되지만, 중복 열 메모리(18a, 18b)를 아이솔레이션 회로들(40a, 40b)을 통해 각 I/O 라인들(50, 52)과 연결시켜서 한 서브-어레이의 중복 메모리 사용을 촉진하여 또 다른 곳에서의 결함 메모리 셀을 복구한다.

I/O 라인이 특정한 서브-어레이의 주 메모리부의 열들과 연결될 때, I/O 라인는 주로 특정한 메모리 서브-어레이와 연관된다. 예를 들면, 도 1에 나타낸 바와 같이, I/O 라인(50)은 주로 서브-어레이(14a)와 연관되며, I/O 라인(52)은 주로 서브-어레이(14b)와 연관된다. 대조적으로, 다른 메모리 서브-어레이 내에 위치된 어드레스에 맵핑되어 있는 중복 메모리 셀에 액세스시, 이 중복 메모리 셀이 연결되는 I/O 라인들은 주로 다른 메모리 서브-어레이와 연결된다. I/O 라인은 주로 여러 개의 메모리 서브-어레이와 연관될 수 있다. 그러나, 당업자는 I/O 라인이 주어진 시간에서 상기 서브-어레이들 중 하나로부터만 데이터를 수신하거나 데이터를 전송할 수 있음을 이해하여야 할 것이다.

도 1에 나타낸 메모리 장치(10)에서, 서브-어레이들(12a, 12b)은 모두 동시에 액세스되기 때문에, 각 서브-어레이(12a, 12b)는 데이터 워드의 1비트를 공급한다. 서브-어레이들(12a, 12b)은 모두 행과 열 어드레스를 동시에 수신한다. 서브-어레이(12b)에 액세스된 메모리 셀에 의해 기억된 데이터 비트는 주로 서브-어레이(12b)와 연관된 I/O 라인(52)에 공급될 것이다. 동시에, 서브-어레이(12a) 내의 대응하는 메모리 셀에 의해 기억된 데이터 비트는 I/O 라인(50)에 공급될 것이다. 그러나, 당업자가 이해할 수 있는 바와 같이, 본 발명의 일부 또는 모든 원리들은 서브-어레이들(12a, 12b)이 동시에 액세스되지 않는 메모리 장치에 적용될 수 있다.

상술한 바와 같이, 중복 메모리는 메모리 장치(10)의 테스트중 결함 메모리 셀의 어드레스에 맵핑된다. 테스트중, 결함 메모리 셀들은 초기에 결함 메모리 셀이 위치된 메모리 서브-어레이(12a, 12b)와 연관된 중복 메모리로 대체된다. 그러나, 서브-어레이 내의 결함 메모리 셀 모두를 복구하는데 필요한 중복 메모리가 상기 메모리 서브-어레이에 위치된 중복 행들의 수 또는 중복 열들의 수를 넘는다고 결정되면, 또 다른 메모리 서브-어레이에 위치된 미사용된 중복 메모리가 어떤 추가 결함 메모리 셀의 어드레스에 맵핑될 것이다. 미사용된 중복 메모리는 상기 미사용된 중복 메모리를 갖는 서브-어레이와 연관된 퓨즈 뱅크(24, 30) 내로 결함 셀의 어드레스를 프로그래밍함으로써 맵핑된다. 또한, 퓨즈 뱅크는 중복 메모리를 적절한 서브-어레이로 맵핑시키도록 프로그램되어야 한다. 이것은 중복 메모리가 서브-어레이 내의 위치로 맵핑되거나 또는 다른 서브-어레이 내의 위치로 맵핑되는 가의 여부를 표시하도록 각 중복 메모리와 연관된 추가적인 퓨즈를 프로그래밍함으로써 구현될 수 있다.

동작시, 인입하는 행 어드레스는 행 어드레스 래치(미도시)에 의해 행 퓨즈 뱅크들(24a, 24b)에 공급된다. 각 행 퓨즈 뱅크(24a, 24b)는 인입하는 행 어드레스를 상기 행 퓨즈 뱅크들(24a, 24b) 내에 프로그램된 중복 행 어드레스들과 비교한다. 이 중복 어드레스들은 메모리의 중복 행들로 대체되는 주 메모리(14a, 14b)의 행 어드레스들이다. 행 퓨즈 뱅크들(24a, 24b)이 어드레스 매치를 검출하지 않으면, 행 어드레스 디코더들(26a, 26b)은 주 메모리부(14a, 14b) 내의 행 어드레스 래치에 의해 공급된 행 어드레스에 대응하는 메모리의 행으로 액세스할 것이다. 인입하는 행 어드레스가 프로그램된 중복 행 어드레스들 중 하나와 매치하면, MATCH 신호가 어드레스 매치를 검출하는 퓨즈 뱅크(24a 또는 24b)에 의해 발생되어, 연관된 행 디코더(26a 또는 26b)에 공급된다. 이에 응답하여, 연관된 행 어드레스 디코더(26a 또는 26b)는 현재의 행 어드레스에 맵핑된 중복 행으로 액세스하여, 서브-어레이의 주 메모리부 내의 결함 행을 무시한다.

메모리의 행이 액세스될 때, 상기 행과 연관된 메모리 셀들은 모두 서브-어레이에서 활성화되고, 상기 메모리 셀들에 기억된 데이터 비트는 메모리 서브-어레이들(12a, 12b)의 센스 증폭기들(34a, 34b)에 의해 증폭된다. 이후, 액세스된 행과 연관된 셀들 중 하나가 인입하는 열 어드레스에 기초하여 선택된다.

열 어드레스 래치(도시하지 않음)는 인입하는 열 어드레스를 열 퓨즈 뱅크들(30a, 30b)에 공급한다. 행 퓨즈 뱅크들(24a, 24b)에서와 같이, 열 퓨즈 뱅크들(30a, 30b)은 인입하는 열 어드레스를 메모리 장치의 테스트중 프로그램된 중복 열 어드레스와 비교한다. 인입하는 열 어드레스가 프로그램된 중복 어드레스 중 어느 것과도 매치하지 않는다면, 이 인입하는 열 어드레스에 대응하는 열이 액세스될 것이다. 현재의 행 및 열 어드레스의 교차점에서 메모리 셀에 의해 기억된 데이터 비트는 열 디코더들(32a, 32b)을 통해 주로 서브-어레이와 연관된 I/O 라인에 연결된다.

퓨즈 뱅크(30a, 30b)에 공급된 어드레스들이 프로그램된 중복 어드레스들 중 하나와 매치하는 경우, 각 퓨즈 뱅크는 MATCH 신호를 발생하여, 이것을 각 열 디코더(32a 또는 32b)에 공급한다. 열 퓨즈 뱅크(30a, 30b)는 또한 아이솔레이션 신호 ISOA, ISOB를 각각 제어 회로(44)에 공급한다. 상술한 바와 같이, 각 중복 열은 어드레스를 프로그램하기 위한 프로그램가능한 퓨즈들의 세트를 갖고, 이 어드레스는 서브-어레이 내 또는 통상적으로 상기 서브-어레이들의 그룹에 특정한 중복 소자들을 갖는 다른 서브-어레이 내에 위치된다. 열 퓨즈 블록(30a)에 의해 발생된 ISOA는, 서브-어레이(12a)의 프로그램된 중복 열이 서브-어레이(12b)에 맵핑될 때 하이이다. 마찬가지로 ISOB 신호는, 서브-어레이(12b)의 프로그램된 중복 열이 서브-어레이(12a)에 맵핑될 때 하이이다. 그렇지 않으면, ISOA 및 ISOB 신호들은 액세스 동작 중에 로우로 남는다.

MATCH 신호에 기초하여 열 디코더는 현재의 열 어드레스와 매치하는 프로그램된 어드레스를 갖는 중복 열을 선택한다. 제어 회로(44)는 중복 메모리 열이 매칭 어드레스를 검출한 열 퓨즈 뱅크(30a 또는 30b)로부터 수신된 ISOA 또는 ISOB 신호의 상태에 기초하여 위치되는 서브-어레이의 아이솔레이션 회로(40a 또는 40b)를 활성화시킨다. 중복 메모리 열은 중복 열이 서브-어레이(12a) 내의 결함 위치에 맵핑되면 I/O 라인(50)에, 또는 중복 열이 서브-어레이(12b) 내의 결함 위치에 맵핑될 때 I/O 라인(52)에 아이솔레이션 회로(40a 또는 40b)를 통해 맵핑된다.

예를 들면, 메모리 서브-어레이(12b) 내에 위치된 메모리 셀의 결함 열이 서브-어레이(12a) 내에 위치된 중복 열을 사용함으로써 복구되었다고 가정한다. 또한, 메모리 셀들의 결함 열이 현재 판독 동작 중에 액세스된다고 가정한다. 우선, 행 퓨즈 뱅크들(24a, 24b)에 의해 수신된 현재의 행 어드레스에 대응하는 메모리의 행은 상술한 바와 같이 액세스된다. 서브-어레이들(12a, 12b) 모두의 선택된 행과 연관된 모든 메모리 셀들은 활성화되며, 각 센스 증폭기들(34a, 34b)에 의해 증폭된 각 데이터를 갖는다. 이후, 서브-어레이(12b) 내의 메모리 셀의 결함 열의 열 어드레스가 열 퓨즈 뱅크들(30a, 30b) 모두에 공급된다. 열 퓨즈 뱅크(30a)는 현재의 열 어드레스가 그 프로그램된 어드레스들 중 하나와 매치함을 검출하여, 열 디코더(32a)에 대한 MATCH 신호를 발생한다. 열 퓨즈 뱅크(30a)는 또한 하이 ISOA 신호를 제어 회로(44)에 공급한다. 열 퓨즈 뱅크(30a)에 의해 공급된 ISOA 신호는 하이로서, 메모리 장치가 서브-어레이(12b) 내에 위치된 메모리 셀의 결함 열의 어드레스에 서브-어레이(12a) 내에 위치된 중복 열을 맵핑하도록 테스트 중 프로그램되었음을 나타낸다.

열 디코더(32a)는 열 퓨즈 뱅크(30a)로부터 MATCH 신호를 수신하고, 서브-어레이(12b) 내의 결함 위치에 맵핑된 메모리의 중복 열을 선택한다. 열 디코더(32a)는 또한 정상적인 판독 동작 과정 중에 선택된 메모리의 열을 선택한다. 즉, 열 디코더(32a)는 통상 서브-어레이(12a)로부터의 데이터 비트를 공급하도록 액세스될 열과, 또한 서브-어레이(12b) 내에 위치된 결함 셀의 어드레스에 맵핑된 중복 열을 모두 선택해야 한다.

열 퓨즈 뱅크(30a)로부터의 하이 ISOA 신호 수신에 응답하여, 제어 회로(44)는 선택된 중복 열 메모리를 I/O 라인(52) 즉, 주로 서브-어레이(12b)와 연관된 I/O 라인에 연결시키도록 아이솔레이션 회로(40a)를 활성화시키기 위한 ENABLE A 신호를 발생한다. 서브-어레이(12a)에 대한 현재의 열 어드레스에 대응하여 선택된 열은 열 디코더(32a)에 의해 I/O 라인(50) 즉, 주로 서브-어레이(12a)와 연관된 I/O 라인에 연결된다. 따라서, 서브-어레이(12a) 내의 메모리의 중복 열이 서브-어레이(12b) 내의 결함 위치에 맵핑된다는 사실은 나머지 메모리 장치에서도 명백하다.

메모리 장치의 동작이 판독 동작과 관련하여 설명되었지만, 기록 동작도 마찬가지로 수행된다. 즉, 서브-어레이(12a)의 중복 열은 아이솔레이션 회로(40a)를 통해 I/O 라인(52)과 연결되고, 일반적으로 액세스된 열은 열 디코더(32a)를 통해 I/O 라인(50)에 동시에 연결된다.

도 2는 도 1에 나타낸 바와 같이 사용될 수 있는 아이솔레이션 회로(40)의 일 실시예를 예시한다. 중복 열 메모리(18a)의 센스 증폭기(70a)는 열 디코더(32a)의 중복 열 스위치(74a)와 2개의 스위치들(80a, 82a)을 통해 I/O 라인(50, 52)과 연결된다. 마찬가지로, 중복 열 메모리(18b)의 센스 증폭기(70b)는 열 디코더(32b)의 중복 열 스위치(74b) 및 스위치들(80b, 82b)을 통해 I/O 라인들(50, 52)과 연결된다. 당업자는 센스 증폭기들(70a, 70b)이 같은 방식으로 I/O 라인들(50, 52)과 연결된 중복 열 메모리(18a, 18b)의 복수의 센스 증폭기들을 나타냄을 이해할 것이다. 스위치들(80a, 80b, 82a, 82b)은 특정한 중복 열이 동일한 서브-어레이 내의 위치에 맵핑되거나 또는 다른 서브-어레이 내의 위치에 맵핑되는 가의 여부에 따라 I/O 라인(50 또는 52) 중 하나에 중복 열을 선택적으로 연결할 수 있다.

서브-어레이(12a)의 중복 열이 서브-어레이(12b) 내의 결함 위치에 맵핑되는 기존예를 살펴보면, 중복 열 스위치(74a)는, 열 디코더(32a)가 열 퓨즈 뱅크(30a)로부터의 MATCH 수신에 응답하여 RCSELA 신호를 발생할 때 활성화된다. 이후, 제어 회로(44)는 열 퓨즈 뱅크(30a)로부터의 ISOA 신호 수신에 응답하여 ENABLE B 신호를 발생하고, 센스 증폭기(70a)를 I/O 라인(52) 즉, 주로 메모리 서브-어레이(12b)와 연관된 I/O 라인과 연결시키기 위해 스위치들(82a, 82b)을 활성화시킨다. 스위치(82b)가 또한 ENABLE B 신호에 의해 활성화되더라도, 센스 증폭기(70b)는 중복 열 스위치(74b)가 비활성 상태로 남아 있기 때문에 I/O 라인(52)과 연결되지 않을 것이다.

서브-어레이(12a) 내에 위치된 중복 열 메모리가 동일한 서브-어레이(12a) 내의 어드레스 위치에 맵핑되는 경우, 중복 열 스위치(74a)는 다시 MATCH 신호 수신에 응답하여 열 디코더(32a)에 의해 활성화된다. 그러나, 제어 회로(44)는, 특정한 어드레스가 검출될 때 열 퓨즈 뱅크(30a)가 ISOA 신호를 유지하도록 프로그램되기 때문에, ENABLE B 신호 대신에 ENABLE A 신호를 발생한다.

도 3은 도 1의 복수의 메모리 장치들(106a-c)을 갖는 컴퓨터 시스템(100)의 일례를 나타낸다. 이 컴퓨터 시스템(100)은 메모리 제어기(108)와 시스템 메모리 버스(113)를 통해 3개의 메모리 장치들(106a-c)과 연결된 프로세서 버스(104)를 구비한 프로세서(102)를 포함한다. 컴퓨터 시스템(100)은 또한 버스 브리지(112) 및 "ISA(industry standard architecture)" 버스나 "PCI(peripheral component interconnect)" 버스 등의 확장 버스(114)를 통해 프로세서(102)와 연결된 키패드나 마우스 등의 하나 이상의 입력 장치(110)를 포함한다. 이 입력 장치(110)는 오퍼레이터나 전자 장치가 데이터를 컴퓨터 시스템에 입력할 수 있도록 한다. 프로세서(102)에는 이 프로세서(102)에 의해 발생된 데이터를 디스플레이하거나 출력하기 위해 하나 이상의 출력 장치들(120)이 연결된다. 이 출력 장치들은 확장 버스(114), 버스 브리지(112) 및 프로세서 버스(104)를 통해 프로세서(102)와 연결된다. 출력 장치(114)의 예들은 프린터들과 비디오 디스플레이 유닛들을 포함한다. 하나 이상의 데이터 기억 장치들(128)은 기억 매체(도시하지 않음)로부터 데이터를 기억하거나 또는 데이터를 검색하기 위하여 프로세서 버스(104), 버스 브리지(112) 및 확장 버스(114)를 통해 프로세서(102)와 연결된다. 기억 장치들(128) 및 기억 매체의 일례로는 내장 디스크 드라이브들, 플로피 디스크 드라이브들, 카세트 테이프들 및 컴팩트 디스크 판독 전용 메모리 드라이브들 등이 있다.

동작시, 프로세서(102)는 프로세서 버스(104)를 통해 메모리 제어기(108)에 데이터 전송 명령을 전송하고, 이어서 메모리 장치들(106a-c) 제어 및 어드레스 정보를 전송함으로써 시스템 메모리 버스(113)를 통해 메모리 장치(106a-c)와 통신한다. 데이터는 시스템 메모리 버스(113)의 데이터 버스부를 통해 메모리 제어기(108)와 메모리 장치(106a-c) 사이에 연결된다. 판독 동작 중, 데이터는 메모리 버스(113)를 통해 메모리 장치(106a-c)로부터 메모리 제어기(108)로 전송되고, 이어서 프로세서 버스(104)를 통해 데이터를 프로세서(102)에 전송한다. 프로세서(102)는 프로세서 버스(104)를 통해 기록 데이터를 메모리 제어기(108)로 전송하고, 이어서 시스템 메모리 버스(113) 상의 기록 데이터를 메모리 장치들(106a-c)이 전송한다. 모든 메모리 장치(106a-c)가 시스템 메모리 버스(113)의 동일 도체들과 연결되더라도, 데이터 판독이나 기록 시에 하나의 메모리 장치(106a-c) 만으로 메모리 버스(113) 상에서의 버스 경합을 피할 수 있다. 컴퓨터 시스템(100)은 또한 간략화를 위해 도 3에서는 생략한 다수의 다른 부품들과 신호선들을 포함한다.

본 명세서에서 본 발명의 특정한 실시예들이 예시를 목적으로 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변형들이 있을 수 있음을 이상의 설명으로부터 이해할 수 있을 것이다. 예를 들면, 메모리 장치(10)는 메모리 서브-어레이들(12a, 12b)과 각각 연결된 2개의 I/O 라인들(50, 52)을 갖는 것으로 설명되었다. 하지만, 각 서브-어레이에 연결된 I/O 라인들의 수가 증가하여, 각 서브-어레이(12a, 12b)의 하나 이상의 열이 각 액세스 사이클 중에 액세스될 수 있다. 또한, 메모리 장치(10)는 중복 메모리를 공유할 수 있는 2개의 메모리 서브-어레이들(12a, 12b)을 갖는 것으로 설명되었다. 하지만, 미사용된 중복 메모리를 공유할 수 있는 메모리 서브-어레이들의 수가 2개로 제한되지 않고 어떤 수의 메모리 서브-어레이를 포함될 수 있다. 따라서, 본 발명은 첨부된 클레임들 외에는 제한되지 않는다.

Claims

행들과 열들로 배열된 메모리 셀들의 복수의 서브-어레이들로 분할되는, 메모리 셀들의 어레이를 갖는 반도체 메모리 장치로서, 각 서브-어레이는 행들과 열들로 배열된 제한된 수의 연관된 중복 메모리 셀들을 갖고, 상기 중복 메모리 셀들은 상기 각 서브-어레이 내의 결함 메모리 셀들을 복구하는, 상기 반도체 메모리 장치에 있어서,

제 1 및 제 2 I/O 라인들;

상기 제 1 및 제 2 I/O 라인들과 제 1 및 제 2 서브 어레이들의 상기 중복 메모리 셀들에 모두 각각 연결되는 제 1 및 제 2의 복수의 스위치들로서, 각각의 스위치는 제어 단자를 갖는, 상기 제 1 및 제 2의 복수의 스위치들; 및

각 스위치의 상기 제어 단자들에 연결되며, 상기 제 1 서브-어레이의 결함 메모리 셀이 액세스되고 있을 때, 상기 제 2 서브-어레이의 중복 영역의 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 구성되는 제어 회로;를 포함하는, 반도체 메모리 장치.
제 1 항에 있어서,

상기 복수의 서브-어레이들 중 선택되는 서브-어레이에 연결되는 행 디코더로서, 상기 복수의 서브-어레이들 중 선택되는 서브-어레이의 메모리 셀들의 중복 행들에 액세스하도록 구성되는, 상기 행 디코더; 및

상기 행 디코더에 연결되고 행 어드레스를 수신하도록 연결되는 행 퓨즈 뱅크(row fuse bank)로서, 상기 메모리 셀들의 중복 행들이 맵핑되는 행 어드레스들로 프로그래밍되는 프로그래밍 가능한 소자들을 갖는, 상기 행 퓨즈 뱅크;를 더 포함하는, 반도체 메모리 장치.
제 1 항에 있어서,

상기 복수의 서브-어레이들 중 선택된 서브-어레이에 연결되는 열 디코더로서, 상기 복수의 서브-어레이들 중 선택된 서브-어레이의 메모리 셀들의 중복 열들에 액세스하도록 구성되는, 상기 열 디코더; 및

상기 열 디코더에 연결되고 열 어드레스를 수신하도록 연결되는 열 퓨즈 뱅크로서, 메모리의 중복 열들이 맵핑되는 열 어드레스들로 프로그래밍되는 프로그래밍 가능한 소자들을 갖는, 상기 열 퓨즈 뱅크;를 더 포함하는, 반도체 메모리 장치.
제 1 항에 있어서,

상기 제어 회로는, 액세스되고 있는 상기 제 1 서브-어레이의 메모리 셀이 결함이 있고 상기 제 1 서브-어레이의 미리 결정된 수의 중복 메모리 셀들이 고가갈(deplete)되었을 때, 상기 제 2 서브-어레이의 중복 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 구성되는, 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 제 2 I/O 라인들은 상보형 쌍들의 I/O 라인들을 포함하는, 반도체 메모리 장치.
행들과 열들로 배열된 메모리 셀들의 서브-어레이들로 분할된 메모리 셀들의 어레이를 갖는 반도체 메모리 장치에 있어서,

제 1 및 제 2 I/O 라인들;

메모리 셀들의 제 1 및 제 2 서브-어레이들로서, 각각은 각각의 스위치들을 통해 상기 제 1 I/O 라인 및 상기 제 2 I/O 라인 둘다에 연결되는 상기 각각의 서브-어레이와 연관된 각각의 중복 메모리 영역에 위치되는 미리 결정된 수의 중복 메모리 셀들을 갖고, 상기 중복 메모리 셀들은 상기 각각의 서브-어레이에서 결함 메모리 셀들을 대체하기 위한 것인, 상기 메모리 셀들의 제 1 및 제 2 서브-어레이들; 및

상기 제 1 서브-어레이의 결함 메모리 셀이 액세스되고 있을 때, 상기 제 2 서브-어레이의 중복 영역의 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 상기 각각의 스위치들에 연결되는 제어 회로;를 포함하는, 반도체 메모리 장치.
제 6 항에 있어서,

상기 제어 회로는, 액세스되고 있는 상기 제 1 서브-어레이의 메모리 셀이 결함이 있고 상기 제 1 서브-어레이의 미리 결정된 수의 중복 메모리 셀들이 고갈되었을 때, 상기 제 2 서브-어레이의 중복 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 구성되는, 반도체 메모리 장치.
제 6 항에 있어서,

상기 제어 회로는, 액세스되고 있는 상기 제 1 서브-어레이의 메모리 셀이 결함이 있고 상기 제 1 서브-어레이의 미리 결정된 수의 중복 메모리 셀들이 고갈되었을 때, 상기 제 2 서브-어레이의 중복 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 구성되며, 상기 중복 메모리 내의 상기 중복 메모리 셀들은 메모리 셀들의 중복 행들 및 열들로 배열되는, 반도체 메모리 장치.
제 6 항에 있어서,

상기 제어 회로는, 액세스되고 있는 상기 제 1 서브-어레이의 메모리 셀이 결함이 있고 상기 제 1 서브-어레이의 미리 결정된 수의 중복 메모리 셀들이 고갈되었을 때, 상기 제 2 서브-어레이의 중복 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 구성되며, 상기 중복 메모리 내의 상기 중복 메모리 셀들은 메모리 셀들의 중복 행들 및 열들로 배열되고, 상기 중복 행들은 결함 메모리 셀을 갖는 각각의 서브-어레이 내의 행을 대체하고, 상기 중복 열들은 결함 메모리 셀을 갖는 상기 각각의 서브-어레이 내의 열을 대체하는, 반도체 메모리 장치.
제 6 항에 있어서,

상기 각각의 서브-어레이의 중복 메모리 셀들의 행들에 액세스하도록 상기 제 1 및 제 2 서브-어레이들에 각각 연결되는 제 1 및 제 2 행 디코더들로서, 상기 제 1 및 제 2 행 디코더들은 상기 중복 메모리 셀들의 행들에 선택적으로 액세스하도록 상기 제어 회로에 더 연결되는, 상기 제 1 및 제 2 행 디코더들; 및

상기 제 1 및 제 2 행 디코더들에 각각 연결되는 제 1 및 제 2 행 퓨즈 뱅크들로서, 각각의 퓨즈 뱅크는 상기 중복 메모리의 행들이 맵핑되는 행 어드레스들을 프로그래밍하기 위한 퓨즈가능한 장치들을 갖는, 상기 제 1 및 제 2 행 퓨즈 뱅크들;을 더 포함하는, 반도체 메모리 장치.
제 6 항에 있어서,

상기 각각의 서브-어레이의 중복 메모리 셀들의 열들에 액세스하도록 상기 제 1 및 제 2 서브-어레이들에 각각 연결되는 제 1 및 제 2 열 디코더들로서, 상기 제 1 및 제 2 열 디코더들은 상기 중복 메모리 셀들의 열들에 선택적으로 액세스하도록 상기 제어 회로에 더 연결되는, 상기 제 1 및 제 2 열 디코더들; 및

상기 제 1 및 제 2 열 디코더들에 각각 연결되는 제1 및 제2 열 퓨즈 뱅크들로서, 각각의 퓨즈 뱅크는 상기 중복 메모리의 열들이 맵핑되는 열 어드레스들을 프로그래밍하기 위한 퓨즈가능한 장치들을 갖는, 상기 제 1 및 제 2 열 퓨즈 뱅크들;을 더 포함하는, 반도체 메모리 장치.
제 6 항에 있어서,

상기 제 1 및 제 2 I/O 라인들은 상보형 쌍들의 I/O 라인들을 포함하는, 반도체 메모리 장치.
반도체 메모리 장치에 있어서,

메모리 셀들의 제 1 및 제 2 서브-어레이들로서, 각각의 서브-어레이는 워드 라인들의 행들 및 디지트 라인들의 열들로 배열된 미리 결정된 수의 중복 메모리 셀들과 주 메모리 셀들을 갖는, 상기 메모리 셀들의 제 1 및 제 2 서브-어레이들;

제 1 및 제 2 I/O 라인들로서, 각각의 I/O 라인은 메모리 셀들의 각각의 서브-어레이와 연관되는, 상기 제 1 및 제 2 I/O 라인들;

상기 디지트 라인들과 상기 제 1 및 제 2 I/O 라인들 사이에 연결되는 복수의 스위치들로서, 상기 복수의 스위치들의 각각의 스위치는 제어 단자들을 갖으며, 상기 복수의 스위치들은 상기 각각의 서브-어레이의 각각을 상기 제1 및 제2 I/O 라인들 둘다에 연결시키는, 상기 복수의 스위치들; 및

상기 복수의 스위치들 각각의 상기 제어 단자에 연결되는 제어 회로로서, 상기 제 1 서브-어레이의 결함있는 주 메모리 셀이 액세스되고 있을 때, 상기 제어 회로는 상기 제 2 서브-어레이의 중복 메모리 셀들에 액세스하고 상기 액세스되는 중복 메모리 셀들을 상기 제 1 I/O 라인에 연결하는, 상기 제어 회로;를 포함하는, 반도체 메모리 장치.
제 13 항에 있어서,

각각의 서브-어레이의 중복 메모리 셀들의 행들에 액세스하도록 상기 각각의 서브-어레이에 연결되는 제 1 및 제 2 행 어드레스 디코더들; 및

상기 제 1 및 제 2 행 어드레스 디코더들에 각각 연결되는 제 1 및 제 2 행 퓨즈 뱅크들로서, 각각의 행 퓨즈 뱅크는 상기 각각의 서브-어레이의 중복 메모리 셀들의 행들이 맵핑되는 어드레스들로 프로그래밍되는, 상기 제 1 및 제 2 행 퓨즈 뱅크들;을 더 포함하는, 반도체 메모리 장치.
제 13 항에 있어서,

각각의 서브-어레이의 중복 메모리 셀들의 열들에 액세스하도록 상기 각각의 서브-어레이에 연결되는 제 1 및 제 2 열 어드레스 디코더들; 및

상기 제 1 및 제 2 열 어드레스 디코더들에 각각 연결되는 제 1 및 제 2 열 퓨즈 뱅크들로서, 각각의 열 퓨즈 뱅크는 상기 각각의 서브-어레이의 중복 메모리 셀들의 열들이 맵핑되는 어드레스들로 프로그래밍되는, 상기 제 1 및 제 2 열 퓨즈 뱅크들;을 더 포함하는, 반도체 메모리 장치.
제 13 항에 있어서,

상기 제 1 및 제 2 I/O 라인들은 상보형 쌍들의 I/O 라인들을 포함하는, 반도체 메모리 장치.
컴퓨터 시스템에 있어서,

프로세서 버스를 갖는 프로세서;

상기 프로세서에 연결되며, 상기 컴퓨터 시스템에 데이터가 입력되는 것을 허용하도록 구성되는 입력 장치;

상기 프로세서에 연결되며, 상기 컴퓨터 시스템으로부터 데이터가 출력되는 것을 허용하도록 구성되는 출력 장치; 및

상기 프로세서 버스를 통해 상기 프로세서와 연결되며, 행들과 열들로 배열되는 메모리 셀들의 복수의 서브-어레이들로 분할되는 메모리 셀들의 어레이를 갖는, 메모리 장치로서,

상기 메모리 장치는,

제 1 및 제 2 I/O 라인들;

메모리 셀들의 제 1 및 제 2 서브-어레이들로서, 각각은 각각의 스위치들을 통해 상기 제 1 I/O 라인 및 제 2 I/O 라인 둘다에 연결되는 각각의 서브-어레이와 연관된 각각의 중복 메모리 영역에 위치된 미리 결정된 수의 중복 메모리 셀들을 갖고, 상기 중복 메모리 셀들은 상기 각각의 서브-어레이 내의 결함 메모리 셀들을 대체하기 위한 것인, 상기 메모리 셀들의 제 1 및 제 2 서브-어레이들; 및

상기 제 1 서브-어레이의 결함 메모리 셀이 액세스되고 있을 때, 상기 제 2 서브-어레이의 중복 영역의 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 상기 각각의 스위치들과 연결되는 제어 회로;를 포함하는, 상기 메모리 장치를 포함하는, 컴퓨터 시스템.
제 17 항에 있어서,

상기 제어 회로는, 액세스되고 있는 상기 제 1 서브-어레이의 메모리 셀이 결함이 있고 상기 제 1 서브-어레이의 미리 결정된 수의 중복 메모리 셀들이 고갈되었을 때, 상기 제 2 서브-어레이의 중복 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 구성되는, 컴퓨터 시스템.
제 17 항에 있어서,

상기 제어 회로는, 액세스되고 있는 상기 제 1 서브-어레이의 메모리 셀이 결함이 있고 상기 제 1 서브-어레이의 미리 결정된 수의 중복 메모리 셀들이 고갈되었을 때, 상기 제 2 서브-어레이의 중복 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 구성되며, 상기 중복 메모리 내의 중복 메모리 셀들은 메모리 셀들의 중복 행들 및 열들로 배열되는, 컴퓨터 시스템.
제 17 항에 있어서,

상기 제어 회로는, 액세스되고 있는 상기 제 1 서브-어레이의 메모리 셀이 결함이 있고 상기 제 1 서브-어레이의 미리 결정된 수의 중복 메모리 셀들이 고갈되었을 때, 상기 제 2 서브-어레이의 중복 메모리 셀들을 상기 제 1 I/O 라인에 연결하도록 구성되며, 상기 중복 메모리 내의 중복 메모리 셀들은 메모리 셀들의 중복 행들 및 열들로 배열되고, 상기 중복 행들은 결함 메모리 셀을 갖는 각각의 서브-어레이내의 행을 대체하고, 상기 중복 열들은 결함 메모리 셀을 갖는 상기 각각의 서브-어레이 내의 열을 대체하는, 컴퓨터 시스템.
제 17 항에 있어서,

상기 각각의 서브-어레이의 중복 메모리 셀들의 행들에 액세스하도록 상기 제 1 및 제 2 서브-어레이들에 각각 연결되는 제 1 및 제 2 행 디코더들로서, 상기 제 1 및 제 2 행 디코더들은 상기 중복 메모리 셀들의 행들에 선택적으로 액세스하도록 상기 제어 회로에 더 연결되는, 상기 제 1 및 제 2 행 디코더들; 및

상기 제 1 및 제 2 행 디코더들과 각각 연결되는 제 1 및 제 2 행 퓨즈 뱅크들로서, 각각의 퓨즈 뱅크는 상기 중복 메모리의 행들이 맵핑되는 행 어드레스들을 프로그래밍하기 위한 퓨즈가능한 장치들을 갖는, 상기 제 1 및 제 2 행 퓨즈 뱅크들을 더 포함하는, 컴퓨터 시스템.
제 17 항에 있어서,

상기 각각의 서브-어레이의 중복 메모리 셀들의 열들에 액세스하도록 상기 제 1 및 제 2 서브-어레이들에 각각 연결되는 제 1 및 제 2 열 디코더들로서, 상기 제 1 및 제 2 열 디코더들은 상기 중복 메모리 셀들의 열들에 선택적으로 액세스하도록 상기 제어 회로에 더 연결되는, 상기 제 1 및 제 2 열 디코더들; 및

상기 제 1 및 제 2 열 디코더들에 각각 연결되는 제 1 및 제 2 열 퓨즈 뱅크들로서, 각각의 열 퓨즈 뱅크는 상기 중복 메모리의 열들이 맵핑되는 열 어드레스들을 프로그래밍하기 위한 퓨즈가능한 장치들을 갖는, 상기 제 1 및 제 2 열 퓨즈 뱅크들;을 더 포함하는, 컴퓨터 시스템.
제 17 항에 있어서,

상기 I/O 라인들은 상보형 쌍들의 I/O 라인들을 포함하는, 컴퓨터 시스템.
행들과 열들로 배열된 메모리 셀 서브-어레이들로 분할되는 메모리 셀들의 어레이를 갖는 반도체 메모리 장치 내의 결함 메모리 셀들을 대체하는 방법으로서, 각각의 서브-어레이는 상기 각각의 서브-어레이와 연관된 미리 결정된 수의 중복 메모리 셀들을 갖는, 상기 결함 메모리 셀들 대체 방법에 있어서,

제 2 메모리 셀 서브-어레이의 결함 메모리 셀이 액세스될 때, 제 1 메모리 셀 서브-어레이의 중복 메모리 셀들을 액세스하는 단계;

상기 제 1 메모리 셀 서브-어레이의 액세스되는 중복 메모리 셀들을, 상기 제 2 메모리 셀 서브-어레이에 연결된 I/O 라인에 연결하는 단계;

상기 제1 메모리 서브-어레이의 상기 중복 메모리 셀들에 대한 액세스와 동시에, 상기 제1 메모리 셀 서브-어레이의 주 메모리 셀들로 액세스하는 단계; 및

상기 액세스되는 중복 메모리 셀들을 상기 제2 메모리 셀 서브-어레이와 연관된 제2 I/O 라인에 연결시키면서, 상기 제1 메모리 셀 서브-어레이의 상기 주 메모리 셀들을 상기 제1 메모리 셀 서브-어레이와 연관된 제1 I/O 라인에 연결시키는 단계를 포함하는, 결함 메모리 셀들 대체 방법.
삭제
제 24 항에 있어서,

상기 연결 단계는, 상기 제 2 메모리 셀 서브-어레이와 연관된 상기 I/O 라인과 상기 액세스된 중복 메모리 셀들 사이에 연결된 스위치를 닫는 단계;를 포함하는, 결함 메모리 셀들 대체 방법.
제 24 항에 있어서,

상기 I/O 라인은 상보형 쌍의 I/O 라인들을 포함하는, 결함 메모리 셀들 대체 방법.
행들과 열들로 배열된 메모리 셀 서브-어레이들로 분할되는 메모리 셀들의 어레이를 갖는 반도체 메모리 장치를 복구하는 방법으로서, 각각의 서브-어레이는 각각의 I/O 라인에 연결된 각각의 서브 어레이의 결함 메모리 셀들을 대체하기 위한 상기 각각의 서브-어레이와 연관된 미리 결정된 수의 중복 메모리 셀들을 갖는, 상기 반도체 메모리 장치 복구 방법에 있어서,

제 2 메모리 셀 서브-어레이 내의 결함 메모리 셀이 액세스될 때, 제 1 메모리 셀 서브-어레이 내의 중복 메모리 셀을 상기 제 2 메모리 셀 서브-어레이에 연결된 상기 I/O 라인에 연결하는 단계;

상기 제1 메모리 서브-어레이의 상기 중복 메모리 셀들에 대한 액세스와 동시에, 상기 제1 메모리 셀 서브-어레이의 주 메모리 셀들로 액세스하는 단계; 및

상기 액세스되는 중복 메모리 셀들을 상기 제2 메모리 셀 서브-어레이와 연관된 제2 I/O 라인에 연결시키면서, 상기 제1 메모리 셀 서브-어레이의 상기 주 메모리 셀들을 상기 제1 메모리 셀 서브-어레이와 연관된 제1 I/O 라인에 연결시키는 단계를 포함하는, 반도체 메모리 장치 복구 방법.
삭제
제 28 항에 있어서,

상기 연결 단계는, 상기 제 2 메모리 셀 서브-어레이와 연관된 I/O 라인과 상기 중복 메모리 셀 사이에 연결된 스위치를 닫는 단계;를 포함하는, 반도체 메모리 장치 복구 방법.
제 28 항에 있어서,

상기 I/O 라인은 상보형 쌍의 I/O 라인들을 포함하는, 반도체 메모리 장치 복구 방법.
삭제
삭제
삭제
삭제
제 1 항에 있어서,

상기 제1 메모리 서브-어레이로부터 데이터를 수신하도록 연결되는 제1 복수의 센스 증폭기들;

상기 제2 메모리 서브-어레이로부터 데이터를 수신하도록 연결되는 제2 복수의 센스 증폭기들;

상기 제1 I/O 라인은 상기 제1 복수의 센스 증폭기들로부터 데이터를 수신하도록 연결되며 상기 제2 복수의 스위치들을 통해 상기 제2 복수의 센스 증폭기들로부터 데이터를 수신하도록 연결되는 것을 더 포함하는, 반도체 메모리 장치.
제 1 항에 있어서,

상기 제1 I/O 라인은 상기 제1 서브-어레이에서의 주 메모리 셀들과 연관되고, 상기 제2 I/O 라인은 상기 제2 서브-어레이에서의 주 메모리 셀들과 연관되며, 상기 제2 복수의 스위치들은 상기 제2 서브-어레이의 중복 메모리 셀들을 상기 제1 또는 제2 I/O 라인들에 더 연결하도록 구성되는, 반도체 메모리 장치.
제 37 항에 있어서,

상기 스위치들과 제어 회로는, 상기 제2 서브-어레이에서의 중복 셀들로부터 데이터가 상기 제1 I/O 라인에 동시에 연결되는 동안, 상기 제2 서브-어레이에서의 주 메모리 셀들로부터의 데이터가 상기 제2 I/O 라인에 연결되도록 구성되는, 반도체 메모리 장치.
제 6 항에 있어서,

상기 제1 메모리 서브-어레이로부터 데이터를 수신하도록 연결되는 제1 복수의 센스 증폭기들;

상기 제2 메모리 서브-어레이로부터 데이터를 수신하도록 연결되는 제2 복수의 센스 증폭기들;

상기 제1 I/O 라인은 상기 제2 메모리 서브-어레이와 상기 제1 및 제2 I/O 라인들 간의 복수의 스위치들을 통해 상기 제2 복수의 센스 증폭기들로부터 데이터를 수신하도록 연결되며, 상기 제1 복수의 센스 증폭기들로부터 데이터를 수신하도록 연결되는 것을 더 포함하는, 반도체 메모리 장치.
제 6 항에 있어서,

상기 제1 I/O 라인은 상기 제1 서브-어레이에서의 주 메모리 셀들과 연관되고, 상기 제2 I/O 라인은 상기 제2 서브-어레이에서의 주 메모리 셀들과 연관되며, 상기 제2 메모리 서브-어레이와 상기 제1 및 제2 I/O 라인들 간의 복수의 스위치들은 상기 제2 서브-어레이의 중복 메모리 셀들을 상기 제1 또는 제2 I/O 라인들에 더 연결되도록 구성되는, 반도체 메모리 장치.
제 40 항에 있어서,

상기 스위치들과 제어 회로는, 상기 제2 서브-어레이에서의 중복 셀들로부터 데이터가 상기 제1 I/O 라인에 동시에 연결되는 동안, 상기 제2 서브-어레이에서의 주 메모리 셀들로부터의 데이터가 상기 제2 I/O 라인에 연결되도록 구성되는, 반도체 메모리 장치.
제 13 항에 있어서,

상기 제1 메모리 서브-어레이로부터 데이터를 수신하도록 연결되는 제1 복수의 센스 증폭기들;

상기 제2 메모리 서브-어레이로부터 데이터를 수신하도록 연결되는 제2 복수의 센스 증폭기들;

상기 제1 I/O 라인은 상기 제2 메모리 서브-어레이와 상기 제1 및 제2 I/O 라인들 간의 복수의 스위치들을 통해 상기 제2 복수의 센스 증폭기들로부터 데이터를 수신하도록 연결되며, 상기 제1 복수의 센스 증폭기들로부터 데이터를 수신하도록 연결되는 것을 더 포함하는, 반도체 메모리 장치.
제 13 항에 있어서,

상기 제1 I/O 라인은 상기 제1 서브-어레이에서의 주 메모리 셀들과 연관되고, 상기 제2 I/O 라인은 상기 제2 서브-어레이에서의 주 메모리 셀들과 연관되며, 상기 제2 메모리 서브-어레이와 상기 제1 및 제2 I/O 라인들 간의 복수의 스위치들은 상기 제2 서브-어레이의 중복 메모리 셀들을 상기 제1 또는 제2 I/O 라인들에 더 연결하도록 구성되는, 반도체 메모리 장치.
제 43 항에 있어서,

상기 스위치들과 제어 회로는, 상기 제2 서브-어레이에서의 중복 셀들로부터 데이터가 상기 제1 I/O 라인에 동시에 연결되는 동안, 상기 제2 서브-어레이에서의 주 메모리 셀들로부터의 데이터가 상기 제2 I/O 라인에 연결되도록 구성되는, 반도체 메모리 장치.
제 17 항에 있어서,

상기 제1 메모리 서브-어레이로부터 데이터를 수신하도록 연결되는 제1 복수의 센스 증폭기들;

상기 제2 메모리 서브-어레이로부터 데이터를 수신하도록 연결되는 제2 복수의 센스 증폭기들;

상기 제1 I/O 라인은 상기 제2 메모리 서브-어레이와 상기 제1 및 제2 I/O 라인들 간의 복수의 스위치들을 통해 상기 제2 복수의 센스 증폭기들로부터 데이터를 수신하도록 연결되며, 상기 제1 복수의 센스 증폭기들로부터 데이터를 수신하도록 연결되는 것을 더 포함하는, 컴퓨터 시스템.
제 17 항에 있어서,

상기 제1 I/O 라인은 상기 제1 서브-어레이에서의 주 메모리 셀들과 연관되고, 상기 제2 I/O 라인은 상기 제2 서브-어레이에서의 주 메모리 셀들과 연관되며, 상기 제2 메모리 서브-어레이와 상기 제1 및 제2 I/O 라인들 간의 복수의 스위치들은 상기 제2 서브-어레이의 중복 메모리 셀들을 상기 제1 또는 제2 I/O 라인들에 더 연결하도록 구성되는, 컴퓨터 시스템.
제 46 항에 있어서,

상기 스위치들과 제어 회로는, 상기 제2 서브-어레이에서의 중복 셀들로부터 데이터가 상기 제1 I/O 라인에 동시에 연결되는 동안, 상기 제2 서브-어레이에서의 주 메모리 셀들로부터의 데이터가 상기 제2 I/O 라인에 연결되도록 구성되는, 컴퓨터 시스템.
삭제
삭제