JPH07254298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07254298A JPH07254298A JP6044420A JP4442094A JPH07254298A JP H07254298 A JPH07254298 A JP H07254298A JP 6044420 A JP6044420 A JP 6044420A JP 4442094 A JP4442094 A JP 4442094A JP H07254298 A JPH07254298 A JP H07254298A
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- JP
- Japan
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- redundant
- circuit
- address
- redundant address
- memory
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置、特に冗長回路を備える半導
体記憶装置に関し、ブロック毎に独立した冗長動作を行
う場合に、アクセス遅延を生じることがなく、且つ、冗
長回路の占める面積が小さい半導体記憶装置を提供す
る。 【構成】 情報を記憶するためのメモリセルが複数のブ
ロックに分割された半導体記憶装置において、分割され
たそれぞれのブロックに対して独立した冗長動作が可能
な冗長回路２０含み、冗長回路２０は冗長動作を行うべ
きアドレスを記憶する冗長アドレス記憶回路２２を備え
ており、冗長アドレス記憶回路２２は、冗長アドレスメ
モリ４６と、電源投入時に該冗長アドレスメモリ４６に
記憶されている冗長アドレスをラッチする冗長アドレス
ラッチ回路５６と、を有するように構成する。
体記憶装置に関し、ブロック毎に独立した冗長動作を行
う場合に、アクセス遅延を生じることがなく、且つ、冗
長回路の占める面積が小さい半導体記憶装置を提供す
る。 【構成】 情報を記憶するためのメモリセルが複数のブ
ロックに分割された半導体記憶装置において、分割され
たそれぞれのブロックに対して独立した冗長動作が可能
な冗長回路２０含み、冗長回路２０は冗長動作を行うべ
きアドレスを記憶する冗長アドレス記憶回路２２を備え
ており、冗長アドレス記憶回路２２は、冗長アドレスメ
モリ４６と、電源投入時に該冗長アドレスメモリ４６に
記憶されている冗長アドレスをラッチする冗長アドレス
ラッチ回路５６と、を有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
冗長回路を備える半導体記憶装置に関する。
冗長回路を備える半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置のメモリセルアレイに
は、製造工程の塵等のために正常動作しない不良ビット
が確率的に発生する。この様な場合には、不良ビットを
冗長ビットに置き換え、不良ビットの発生したチップを
良品とするのが一般的である。以下、半導体記憶装置の
冗長方法を説明する。
は、製造工程の塵等のために正常動作しない不良ビット
が確率的に発生する。この様な場合には、不良ビットを
冗長ビットに置き換え、不良ビットの発生したチップを
良品とするのが一般的である。以下、半導体記憶装置の
冗長方法を説明する。
【０００３】図２には、半導体記憶装置の構成が示され
ている。図２において、アドレスＡ０〜Ａｎは、アドレ
スバッファ１０を介してメモリセル用デコーダ１２に供
給され、該デコーダ１２はメモリセルアレイ１４のアド
レスを指定する。メモリセルアレイ１４内の指定アドレ
スのデータは、読出回路１６及び出力回路１８を介して
出力され、出力データＤＱとなる。
ている。図２において、アドレスＡ０〜Ａｎは、アドレ
スバッファ１０を介してメモリセル用デコーダ１２に供
給され、該デコーダ１２はメモリセルアレイ１４のアド
レスを指定する。メモリセルアレイ１４内の指定アドレ
スのデータは、読出回路１６及び出力回路１８を介して
出力され、出力データＤＱとなる。
【０００４】符号２０は、冗長動作を行うための冗長回
路を示し、該冗長回路２０は、冗長アドレス記憶回路２
２、冗長判定回路２４、冗長セル用デコーダ２６及び冗
長セルアレイ２８を含む。冗長判定回路２４は、アドレ
スバッファ１０から供給される外部指定アドレスＡ０〜
Ａｎを冗長アドレス記憶回路２２内の冗長アドレスと比
較し、もし両アドレスが一致すれば冗長動作信号をメモ
リセル用デコーダ１２及び冗長セル用デコーダ２６に供
給する。これにより、メモリセル用デコーダ１２は、全
非選択状態になり、代わりに、冗長セル用デコーダ２６
は、冗長セルアレイ２８内で外部指定アドレスに対応す
るワードラインとビットラインを選択し、この結果、該
冗長セルアレイ２８内の選択されたデータが出力され
る。
路を示し、該冗長回路２０は、冗長アドレス記憶回路２
２、冗長判定回路２４、冗長セル用デコーダ２６及び冗
長セルアレイ２８を含む。冗長判定回路２４は、アドレ
スバッファ１０から供給される外部指定アドレスＡ０〜
Ａｎを冗長アドレス記憶回路２２内の冗長アドレスと比
較し、もし両アドレスが一致すれば冗長動作信号をメモ
リセル用デコーダ１２及び冗長セル用デコーダ２６に供
給する。これにより、メモリセル用デコーダ１２は、全
非選択状態になり、代わりに、冗長セル用デコーダ２６
は、冗長セルアレイ２８内で外部指定アドレスに対応す
るワードラインとビットラインを選択し、この結果、該
冗長セルアレイ２８内の選択されたデータが出力され
る。
【０００５】
【発明が解決しようとする課題】現在メモリセルアレイ
を複数のブロックに分割して、独立に書込消去、読出が
出来るようにした半導体記憶装置がある。このようなブ
ロック分割されたセルアレイ構成の半導体記憶装置にお
いて、各ブロック毎に独立した冗長動作を行おうとする
と、図２のような冗長回路２０がそれぞれのブロック毎
に必要になり、半導体記憶装置において冗長回路の占め
る面積が大きくなる。そこで、図３に示されるように、
各種の冗長アドレス記憶回路が提案されている。
を複数のブロックに分割して、独立に書込消去、読出が
出来るようにした半導体記憶装置がある。このようなブ
ロック分割されたセルアレイ構成の半導体記憶装置にお
いて、各ブロック毎に独立した冗長動作を行おうとする
と、図２のような冗長回路２０がそれぞれのブロック毎
に必要になり、半導体記憶装置において冗長回路の占め
る面積が大きくなる。そこで、図３に示されるように、
各種の冗長アドレス記憶回路が提案されている。
【０００６】図３（Ａ）の第１の構成においては、冗長
アドレスはメモリセルアレイの全ブロック分をまとめて
アレイ状にメモリ３０に記憶されており、該メモリ３０
への冗長アドレスの書込、消去、読出動作は冗長アドレ
ス書込／消去回路３２、冗長アドレス読出回路３４によ
り行われる。このような構成によれば、書込／消去回路
３２及び読出回路３４をメモリアレイの全ブロックにつ
いて共有することができるので、冗長回路の占める面積
を縮小することが可能である。
アドレスはメモリセルアレイの全ブロック分をまとめて
アレイ状にメモリ３０に記憶されており、該メモリ３０
への冗長アドレスの書込、消去、読出動作は冗長アドレ
ス書込／消去回路３２、冗長アドレス読出回路３４によ
り行われる。このような構成によれば、書込／消去回路
３２及び読出回路３４をメモリアレイの全ブロックにつ
いて共有することができるので、冗長回路の占める面積
を縮小することが可能である。
【０００７】しかしながら、上記第１の構成では、外部
からアドレスが指定されてから、該アドレスに対応する
ブロックの冗長アドレスをメモリ３０から読出すために
アクセス時間が増大する（例えば１００ｎｓ）。なお、
図３（Ａ）おいて、符号３６はブロックアドレスデコー
ダを示す。
からアドレスが指定されてから、該アドレスに対応する
ブロックの冗長アドレスをメモリ３０から読出すために
アクセス時間が増大する（例えば１００ｎｓ）。なお、
図３（Ａ）おいて、符号３６はブロックアドレスデコー
ダを示す。
【０００８】また、図３（Ｂ）の第２の構成において、
冗長アドレスはアレイ状にまとめずに、メモリ３８に記
憶されており、該メモリ３８への冗長アドレスの書込、
消去、読出動作は、冗長アドレス書込／消去回路４０、
冗長アドレス読出回路４２により行われる。このような
構成によれば、メモリ３８から冗長アドレスを常時出力
させることができるので、アクセス遅延を生じることが
ない。
冗長アドレスはアレイ状にまとめずに、メモリ３８に記
憶されており、該メモリ３８への冗長アドレスの書込、
消去、読出動作は、冗長アドレス書込／消去回路４０、
冗長アドレス読出回路４２により行われる。このような
構成によれば、メモリ３８から冗長アドレスを常時出力
させることができるので、アクセス遅延を生じることが
ない。
【０００９】しかしながら、上記第２の構成では、冗長
アドレス書込／消去回路４０及び冗長アドレス読出回路
４２がメモリアレイのブロック毎に必要になるため、冗
長回路の占める面積が増大する。なお、図３（Ｂ）にお
いて、符号４４はワードライン制御回路を示す。
アドレス書込／消去回路４０及び冗長アドレス読出回路
４２がメモリアレイのブロック毎に必要になるため、冗
長回路の占める面積が増大する。なお、図３（Ｂ）にお
いて、符号４４はワードライン制御回路を示す。
【００１０】そこで、本発明の目的は、ブロック毎に独
立した冗長動作を行う場合に、アクセス遅延を生じるこ
とがなく、且つ、冗長回路の占める面積が小さい半導体
記憶装置を提供することにある。
立した冗長動作を行う場合に、アクセス遅延を生じるこ
とがなく、且つ、冗長回路の占める面積が小さい半導体
記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】情報を記憶するためのメ
モリセルが複数のブロックに分割された半導体記憶装置
において、前記分割されたそれぞれのブロックに対して
独立した冗長動作が可能な冗長回路２０含み、該冗長回
路２０は冗長動作を行うべきアドレスを記憶する冗長ア
ドレス記憶回路２２を備えており、前記冗長アドレス記
憶回路２２は、冗長アドレスメモリ４６と、電源投入時
に該冗長アドレスメモリ４６に記憶されている冗長アド
レスをラッチする冗長アドレスラッチ回路５６と、を有
することを特徴とする半導体記憶装置。
モリセルが複数のブロックに分割された半導体記憶装置
において、前記分割されたそれぞれのブロックに対して
独立した冗長動作が可能な冗長回路２０含み、該冗長回
路２０は冗長動作を行うべきアドレスを記憶する冗長ア
ドレス記憶回路２２を備えており、前記冗長アドレス記
憶回路２２は、冗長アドレスメモリ４６と、電源投入時
に該冗長アドレスメモリ４６に記憶されている冗長アド
レスをラッチする冗長アドレスラッチ回路５６と、を有
することを特徴とする半導体記憶装置。
【００１２】
【作用】本発明においては、電源投入時に冗長アドレス
メモリ４６に記憶されている冗長アドレスを冗長アドレ
スラッチ回路５６にラッチする。
メモリ４６に記憶されている冗長アドレスを冗長アドレ
スラッチ回路５６にラッチする。
【００１３】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。第１実施例 図１（Ａ）において、冗長アドレスメモリ４６は冗長ア
ドレスをアレイ状に記憶しており、該メモリ４６への冗
長アドレス書込、消去、読出動作は、冗長アドレス書込
／消去回路４８、冗長アドレス読出回路５０により行わ
れる。なお、符号５２はブロックアドレス発生器を示
し、符号５４はブロックアドレスデコーダを示す。ま
た、符号５５は電源投入を判別する電源電圧監視回路を
示し、該監視回路５５により電源投入が判別されると、
冗長アドレスメモリ４６からの冗長アドレスは、各ブロ
ックの冗長アドレスラッチ回路５６にラッチされるよう
になっている。以下、図１（Ａ）の冗長アドレス記憶回
路の作用を説明する。
を説明する。第１実施例 図１（Ａ）において、冗長アドレスメモリ４６は冗長ア
ドレスをアレイ状に記憶しており、該メモリ４６への冗
長アドレス書込、消去、読出動作は、冗長アドレス書込
／消去回路４８、冗長アドレス読出回路５０により行わ
れる。なお、符号５２はブロックアドレス発生器を示
し、符号５４はブロックアドレスデコーダを示す。ま
た、符号５５は電源投入を判別する電源電圧監視回路を
示し、該監視回路５５により電源投入が判別されると、
冗長アドレスメモリ４６からの冗長アドレスは、各ブロ
ックの冗長アドレスラッチ回路５６にラッチされるよう
になっている。以下、図１（Ａ）の冗長アドレス記憶回
路の作用を説明する。
【００１４】デバイスの電源が投入されると、電源電圧
監視回路５５はその旨を判別し、冗長アドレスメモリ４
６からの冗長アドレスは、ラッチ回路５６に一旦転送さ
れてラッチされる。それゆえ、冗長アドレスはラッチ回
路５６から出力されるので、冗長アドレスメモリ４６か
ら読出す場合（約１００ｎｓ）と比較して、アクセス遅
延をなくすことができる（約１０ｎｓ）。
監視回路５５はその旨を判別し、冗長アドレスメモリ４
６からの冗長アドレスは、ラッチ回路５６に一旦転送さ
れてラッチされる。それゆえ、冗長アドレスはラッチ回
路５６から出力されるので、冗長アドレスメモリ４６か
ら読出す場合（約１００ｎｓ）と比較して、アクセス遅
延をなくすことができる（約１０ｎｓ）。
【００１５】前記図２の半導体記憶装置を参照すると、
メモリセルアレイ１４から指定アドレスのデータを読み
出す際には、冗長判定回路２４は外部指定アドレスを冗
長アドレスと比較し、外部指定アドレスが冗長アドレス
か否かを判定する。この判定の際に、冗長アドレスは前
述したようにラッチ回路５６（図１（Ａ））から出力さ
れるので、冗長アドレスのアクセス遅延が生じることが
ない。
メモリセルアレイ１４から指定アドレスのデータを読み
出す際には、冗長判定回路２４は外部指定アドレスを冗
長アドレスと比較し、外部指定アドレスが冗長アドレス
か否かを判定する。この判定の際に、冗長アドレスは前
述したようにラッチ回路５６（図１（Ａ））から出力さ
れるので、冗長アドレスのアクセス遅延が生じることが
ない。
【００１６】再び、図１（Ａ）を参照すると、電源投入
を判別するために、電源電圧監視回路５５を用いてお
り、この監視回路５５は電源端子にかかる電圧が予め設
定した値になった場合に、その旨の信号を出力する回路
である。図１（Ｂ）には、この電源電圧監視回路５５の
構成が示されている。
を判別するために、電源電圧監視回路５５を用いてお
り、この監視回路５５は電源端子にかかる電圧が予め設
定した値になった場合に、その旨の信号を出力する回路
である。図１（Ｂ）には、この電源電圧監視回路５５の
構成が示されている。
【００１７】図１（Ｂ）において、３つのＦＥＴ５８，
６０，６２は、電源電圧ＶCCと接地側との間の直列に接
続されており、電源電圧が投入され、すなわちＶCCが３
Ｖ以上になると、ＦＥＴ６０，６２間の接続点６４の電
位は１Ｖ以上になる。それゆえ、次段のＦＥＴ６６はオ
ン状態になり、ＦＥＴ６６，６８間の接続点７０の電位
は「Ｌ」になる。この結果、次段のＦＥＴ７２はオン状
態になるとともに、ＦＥＴ７４はオフ状態になり、ＦＥ
Ｔ７２，７４間の接続点７６からの出力ＯＵＴは電源投
入を示すことになる。
６０，６２は、電源電圧ＶCCと接地側との間の直列に接
続されており、電源電圧が投入され、すなわちＶCCが３
Ｖ以上になると、ＦＥＴ６０，６２間の接続点６４の電
位は１Ｖ以上になる。それゆえ、次段のＦＥＴ６６はオ
ン状態になり、ＦＥＴ６６，６８間の接続点７０の電位
は「Ｌ」になる。この結果、次段のＦＥＴ７２はオン状
態になるとともに、ＦＥＴ７４はオフ状態になり、ＦＥ
Ｔ７２，７４間の接続点７６からの出力ＯＵＴは電源投
入を示すことになる。
【００１８】なお、図１（Ａ）では各ブロックの冗長ア
ドレスを読み出すために、冗長アドレスメモリ４６のブ
ロックアドレスを順次選択する必要があり、クロック発
振器とカウンタを組み合わせたブロックアドレス発生器
５２も必要であるが、これは電源投入時にクロックを外
部から与えることで省略可能である。
ドレスを読み出すために、冗長アドレスメモリ４６のブ
ロックアドレスを順次選択する必要があり、クロック発
振器とカウンタを組み合わせたブロックアドレス発生器
５２も必要であるが、これは電源投入時にクロックを外
部から与えることで省略可能である。
【００１９】図１（Ａ）の構成によれば、前記図３
（Ａ）の構成と比較して、書込み、消去、読出動作を行
う回路は、ブロック数の個数必要ではなく、１個に低減
される。一方、ブロックアドレス発生器５２、ブロック
アドレスデコーダ５４、電源電圧監視回路５５が１個ず
つ増加し、更に、冗長アドレスラッチ回路５６がブロッ
クの個数だけ増加するが、一般に、これらの増加する回
路５２，５４，５６は、書込、消去、読出動作を行う回
路４８，５０と比較して、非常に小さいので、冗長アド
レス記憶回路の占有面積を全体として縮小することがで
きる。なお、ブロックの個数が多いほど、占有面積縮小
の効果は大きい。第２実施例 次に、第２実施例の半導体記憶装置について説明する。
（Ａ）の構成と比較して、書込み、消去、読出動作を行
う回路は、ブロック数の個数必要ではなく、１個に低減
される。一方、ブロックアドレス発生器５２、ブロック
アドレスデコーダ５４、電源電圧監視回路５５が１個ず
つ増加し、更に、冗長アドレスラッチ回路５６がブロッ
クの個数だけ増加するが、一般に、これらの増加する回
路５２，５４，５６は、書込、消去、読出動作を行う回
路４８，５０と比較して、非常に小さいので、冗長アド
レス記憶回路の占有面積を全体として縮小することがで
きる。なお、ブロックの個数が多いほど、占有面積縮小
の効果は大きい。第２実施例 次に、第２実施例の半導体記憶装置について説明する。
【００２０】一般に、半導体記憶装置において、本来の
メモリとは別に冗長セルが配置され、更に、予備のセル
が配置されている。この予備のセルは、例えば、製品検
査時に使用されるものであり、サービスセルとも呼ばれ
る。半導体記憶装置が電気的にデータの書込や消去等が
できる不揮発性半導体記憶装置（例えばＦｌａｓｈメモ
リ、Ｅ2 ＰＲＯＭ、ＯＴＰ ＲＯＭ）であれば、これら
に備わっている予備セルを冗長アドレスメモリとして使
用することも可能である。この場合、予備セルへの書込
み、消去、読出しは予備セル用に備わっている回路をそ
のまま適用すれば良いので、図１（Ａ）の冗長アドレス
メモリ４６、書込／消去回路４８、読出回路５０、ブロ
ックアドレスデコーダ５４を省略でき、更なる占有面積
の縮小化が可能である。
メモリとは別に冗長セルが配置され、更に、予備のセル
が配置されている。この予備のセルは、例えば、製品検
査時に使用されるものであり、サービスセルとも呼ばれ
る。半導体記憶装置が電気的にデータの書込や消去等が
できる不揮発性半導体記憶装置（例えばＦｌａｓｈメモ
リ、Ｅ2 ＰＲＯＭ、ＯＴＰ ＲＯＭ）であれば、これら
に備わっている予備セルを冗長アドレスメモリとして使
用することも可能である。この場合、予備セルへの書込
み、消去、読出しは予備セル用に備わっている回路をそ
のまま適用すれば良いので、図１（Ａ）の冗長アドレス
メモリ４６、書込／消去回路４８、読出回路５０、ブロ
ックアドレスデコーダ５４を省略でき、更なる占有面積
の縮小化が可能である。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
電源投入時に冗長アドレスを冗長アドレスラッチ回路に
ラッチするようにしているので、アクセス遅延を生じる
ことがなく、且つ、冗長回路の占める面積を縮小するこ
とができる。
電源投入時に冗長アドレスを冗長アドレスラッチ回路に
ラッチするようにしているので、アクセス遅延を生じる
ことがなく、且つ、冗長回路の占める面積を縮小するこ
とができる。
【図１】本発明の実施例による冗長アドレス記憶回路を
示し、（Ａ）は全体構成図であり、（Ｂ）は電源電圧監
視回路の構成図である。
示し、（Ａ）は全体構成図であり、（Ｂ）は電源電圧監
視回路の構成図である。
【図２】半導体記憶装置の構成図である。
【図３】従来の冗長アドレス記憶回路の構成図であり、
（Ａ）、（Ｂ）はそれぞれ、第１の構成図、第２の構成
図である。
（Ａ）、（Ｂ）はそれぞれ、第１の構成図、第２の構成
図である。
２０…冗長回路 ２２…冗長アドレス記憶回路 ４６…冗長アドレスメモリ ５５…電源電圧監視回路 ５６…冗長アドレスラッチ回路
Claims (2)
- 【請求項１】 情報を記憶するためのメモリセルが複数
のブロックに分割された半導体記憶装置において、 前記分割されたそれぞれのブロックに対して独立した冗
長動作が可能な冗長回路（２０）含み、該冗長回路（２
０）は冗長動作を行うべきアドレスを記憶する冗長アド
レス記憶回路（２２）を備えており、 前記冗長アドレス記憶回路（２２）は、冗長アドレスメ
モリ（４６）と、電源投入時に該冗長アドレスメモリ
（４６）に記憶されている冗長アドレスをラッチする冗
長アドレスラッチ回路（５６）と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、該半導体記憶装置は情報を記憶するためのメモリセ
ルが電気的に書き込みや消去が可能な不揮発性半導体記
憶装置であり、且つ、メモリセル以外に予備セルを具備
しており、該予備セルは、前記冗長アドレスメモリ（４
６）として使用されることをを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6044420A JPH07254298A (ja) | 1994-03-15 | 1994-03-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6044420A JPH07254298A (ja) | 1994-03-15 | 1994-03-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254298A true JPH07254298A (ja) | 1995-10-03 |
Family
ID=12691008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6044420A Pending JPH07254298A (ja) | 1994-03-15 | 1994-03-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254298A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335897B1 (en) | 1999-07-05 | 2002-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device including redundancy circuit adopting latch cell |
| EP1246200A2 (en) * | 2001-03-29 | 2002-10-02 | Fujitsu Limited | Semiconductor memory device |
| JP2006185535A (ja) * | 2004-12-28 | 2006-07-13 | Nec Electronics Corp | 半導体記憶装置 |
| JP2007164844A (ja) * | 2005-12-09 | 2007-06-28 | Toppan Printing Co Ltd | 半導体メモリ |
| JP2007164843A (ja) * | 2005-12-09 | 2007-06-28 | Toppan Printing Co Ltd | 半導体メモリ |
| JP2007265557A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 半導体記憶装置 |
| JP2013257927A (ja) * | 2012-06-13 | 2013-12-26 | Winbond Electronics Corp | 半導体記憶装置 |
-
1994
- 1994-03-15 JP JP6044420A patent/JPH07254298A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335897B1 (en) | 1999-07-05 | 2002-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device including redundancy circuit adopting latch cell |
| KR100322538B1 (ko) * | 1999-07-05 | 2002-03-18 | 윤종용 | 래치 셀을 채용하는 리던던시 회로 |
| EP1246200A2 (en) * | 2001-03-29 | 2002-10-02 | Fujitsu Limited | Semiconductor memory device |
| EP1246200A3 (en) * | 2001-03-29 | 2004-07-07 | Fujitsu Limited | Semiconductor memory device |
| JP2006185535A (ja) * | 2004-12-28 | 2006-07-13 | Nec Electronics Corp | 半導体記憶装置 |
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| JP2007164843A (ja) * | 2005-12-09 | 2007-06-28 | Toppan Printing Co Ltd | 半導体メモリ |
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| JP2013257927A (ja) * | 2012-06-13 | 2013-12-26 | Winbond Electronics Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040413 |