JPH09147595A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09147595A
JPH09147595A JP7305334A JP30533495A JPH09147595A JP H09147595 A JPH09147595 A JP H09147595A JP 7305334 A JP7305334 A JP 7305334A JP 30533495 A JP30533495 A JP 30533495A JP H09147595 A JPH09147595 A JP H09147595A
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JP7305334A
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Wataru Kikuchi
渉 菊地
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NEC Corp
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Abstract

(57)【要約】 【課題】分割され部分動作している複数のメモリサブア
レイブロックにまたがって不良アドレス対応のワード線
の予備ワード線への置換を可能にする。 【解決手段】メモリアレイブロック１Ａ，１Ｂの各々の
予備ワード線１４Ａ，１４Ｂの使用を検出しそれぞれ対
応する予備使用判定信号ＷＲＡ，ＷＲＢを出力する予備
使用判定回路２５Ａ，２５Ｂと、判定信号ＷＲＡ，ＷＲ
Ｂの供給に応答して予備ワード線１４の未使用の方のメ
モリアレイブロックの予備ワード線１４を選択するよう
切換るサブアレイ選択切換回路２４とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリアレイが冗長メモリセルを含む複数のメ
モリサブアレイを備える半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置では、製造プロセスや製
造装置などの諸技術の進展によって配線幅や間隔といっ
た平面寸法の微細化に伴ない、メモリセル容量の減少、
配線抵抗の増大、配線間容量の増大がおきる。また記憶
容量の増加に伴ない充放電するデータ線数は世代ごとに
２倍になり、さらにチップサイズ寸法の増大とともに電
源配線の電圧降下も増える。このように記憶容量の増大
につれて、Ｓ／Ｎ比の向上や配線遅延の低減あるいは低
電力化が重要になっている。特にＤＲＡＭの場合は、記
憶情報の保持はメモリセル内のキャパシタに電荷を蓄積
することで行われる。上記キャパシタのｐｎ接合部には
リーク電流が存在し、このリーク電流は温度変化に敏感
であり、１００°Ｃ増加すると３桁弱大きくなるので、
データ保持時間を長くするためにはチップの接合温度の
低減が必要である。このためには低電力化が特に重要で
ある。以上のような理由からＤＲＡＭではワード線やデ
ータ線を複数のブロックに分割し部分動作させることで
高速化や低電力化を実現している。そのため低電力化や
高速化を実現するためにメモリアレイを複数に分割した
１個のサブアレイブロックのみを選択して動作させるこ
とで目的を達成している。
【０００３】従来のこの種の半導体記憶装置では、個々
のサブアレイブロックにそれぞれ設けられている予備ワ
ード線は、同一のサブアレイブロック内の不良アドレス
のみしか置換ができない回路構成となっており、不良と
なるワード線の確率と目標とする歩留まりとから最低限
必要とされる本数の予備ワード線を各サブアレイ全てに
設ける必要があった。
【０００４】従来の半導体記憶装置をブロックで示す図
３を参照すると、この従来の半導体記憶装置は、２n+m
ビットの情報を記憶できるものであり、ｎ行×ｍ列のメ
モリアレイを４分割したサブアレイ１１とその周辺回路
をそれぞれ含むサブアレイブロック１０Ａ，１０Ｂ，１
０Ｃ，１０Ｄと、これらサブアレイブロック１０Ａ，１
０Ｂ，１０Ｃ，１０Ｄの外部との入出力インタフエース
用のＩ／Ｏ線２３とを備える。
【０００５】サブアレイブロック１０Ａは、サブアレイ
２と、ｎ／４本のワード線３と、行アドレスＡＲの供給
に応答して１本のワード線３を選択する行デコーダ４
と、それぞれｍ本のデータ線５Ａ，５Ｂとから成るｍ対
のデータ線対５と、サブアレイブロック１０Ｂと共有し
列アドレスＡＣの供給に応答して１組のデータ線対５を
選択する列デコーダ６と、サブアレイ２のメモリセルか
らデータ線５上に読出したデータを増幅するセンスアン
プ７と、センスアンプ１７で増幅したデータ（増幅デー
タ）を伝送するサブＩ／Ｏ線８と、増幅データをサブＩ
／Ｏ線８に取り出す列選択スイッチ９と、サブアレイ選
択用アドレスＡＳ（Ｘｉ，ＸｉＢ，Ｘｊ，ＸｊＢ）の指
定により１つのサブアレイ２を選択動作させるサブアレ
イ選択回路１１と、サブＩ／Ｏ線８上のデータをＩ／Ｏ
線２３に読出すサブＩ／Ｏ選択スイッチ１３と、欠陥に
よって不良になったメモリセルあるいはラインを救済す
るため冗長メモリセル（図示せず）対応の予備ワード線
１４と、予備データ線対（図示せず）と、予備ワード線
１４および予備データ線対に切換えるための予備行デコ
ーダ１５と、予備列デコーダ（図示せず）とを備える。
【０００６】なお、列デコーダ６は各サブアレイブロッ
ク毎に設けておいてもよいが、この従来の例ではチップ
サイズの増加をさけるために２組のサブアレイブロック
１０Ａ，１０Ｂおよび１０Ｃ，１０Ｄの各組に対しそれ
ぞれ１つの列デコーダを共有させた構成としている。
【０００７】説明の便宜上、サブアレイ２内の１本のワ
ード線または１本の予備ワード線を駆動させるために必
要な１台分の行デコーダ４および予備行デコーダ１５の
各々の具体的な構成を回路図で示す図４を参照すると、
行デコーダ４は、行アドレスＡＲ対応の選択判定信号Ｓ
Ａを生成する選択判定ノード１８と、プリチャージ信号
ＲＰに応答して選択判定ノード１８をプリチャージする
トランジスタＰ４１と、行アドレスＡＲのアドレス値Ｘ
ｋ，Ｘｌ対応のスイッチ回路であるトランジスタＮ４
１，Ｎ４２と、予備デコーダ選択信号ＳＲの供給に応答
してノード１８を’０’に引抜くトランジスタＮ４３
と、サブアレイ選択回路１１のサブアレイ選択信号ＳＳ
と選択判定信号ＳＡとのＮＡＮＤをとるＮＡＮＤ回路Ｇ
４１とを備える。予備行デコーダ１５は、行アドレスＡ
Ｒ対応の選択判定信号ＳＢを生成する選択判定ノード１
９と、プリチャージ信号ＲＰに応答して選択判定ノード
１９をプリチャージするトランジスタＰ１５１と、行ア
ドレスＡＲの全アドレス値Ｘｋ，ＸｋＢ（Ｂは反転信号
を示す以下同様），Ｘｌ，ＸｌＢ対応のスイッチ回路で
ある４個のトランジスタＮ１５１と、選択判定ノード１
９とトランジスタＮ１５１の各々との間に挿入された４
個のヒューズ２０と、サブアレイ選択信号ＳＳと選択判
定信号ＳＡとのＮＡＮＤをとるＮＡＮＤ回路Ｇ１５１と
を備える。
【０００８】次に、図３を参照して、従来の半導体記憶
装置のサブアレイブロックの選択動作について説明する
と、全行アドレスＡＲがラッチされ、そのうちのサブア
レイ選択行アドレスＡＳ（Ｘｉ，ＸｉＢ，Ｘｊ，Ｘｊ
Ｂ）がサブアレイ選択回路１１に供給され、残りの行ア
ドレスＡＲ（Ｘｋ，ＸｋＢ，Ｘｌ，ＸｌＢ）が行デコー
ダ４および予備行デコーダ１５に供給される。サブアレ
イ選択回路１１の各々の入力信号の一方にはＸｉまたは
ＸｉＢが、他方にはＸｊまたはＸｊＢがそれぞれ供給さ
れるが、その際サブアレイブロック１Ａ〜１Ｄの各々に
対しては異なる組合わせとなるようにしている。よって
アドレスＡＳが決定すると、４台のサブアレイ選択回路
１１のうち１台ここではＸｉ，Ｘｊ対応のサブアレイブ
ロック１０Ａのサブアレイ選択回路１１の出力信号が’
１’となることで内部回路が動作可能状態となり、サブ
アレイ２内のメモリセルデータを読出すことが可能とな
る。他のサブアレイブロック１０Ｂ〜１０Ｄの３台のサ
ブアレイ選択回路１１の出力信号は’０’であるため内
部回路は動作しない。このように動作回路数を減らすこ
とで低電力化を実現している。
【０００９】次に、図４を参照して１本のワード線の選
択駆動動作を説明すると、行デコーダ４内の選択判定ノ
ード１８および予備行デコーダ１５内の選択判定ノード
１９は、行アドレスＡＲの入力前に予めプリチャージ信
号ＲＰによりプリチャージされそれぞれの判定信号Ｓ
Ａ，ＳＢを’１’レベルを生成している。行アドレスＡ
Ｒの入力により各サブアレイブロック１０Ａ〜１０Ｄ内
の選択された１台の行デコーダ４の選択判定信号ＳＡの
みが’１’レベルのままで、残りの行デコーダ４の選択
判定信号ＳＡは全てトランジスタＱ４１，Ｑ４２によ
り’０’状態に設定される。ＮＡＮＤ回路Ｇ４１はこの
判定信号ＳＡとサブアレイ選択信号ＳＳとでＮＡＮＤ論
理をとることにより選択した１本のワード線３のみを駆
動する。
【００１０】一方、予備行デコーダ１５にはワード線選
択用の全行アドレスが入力されているので、選択判定信
号ＳＢは必然的に’０’に設定されるため予備ワード線
１４が選択されることはない。１本のワード線３が駆動
されるとワード線３上のｍ個のメモリセルに記憶されて
いるデータがｍ本のデータ線対５に同時に読出される。
【００１１】次に図３，図４を再度参照して予備ワード
線１４の駆動動作について説明すると、通常予備ライン
は行・列それぞれに複数本設けられており、説明の便宜
上図３では予備ワード線１４のみ記載し予備データ線を
省略している。予備ワード線１４の駆動用の予備デコー
ダ１５は、ウェハテスト時に不良アドレスが存在した
時、不良アドレスに対応した予備デコーダ１５内のヒュ
ーズ２０をカットすることで内部回路をプログラムして
おく。使用時に上記不良アドレスが入力されると、予備
デコーダ１５内の選択判定信号ＳＢはヒューズ２０のカ
ットにより’１’に保持されるため、選択されたサブア
レイブロック１０Ａ内の予備ワード線１４が活性化され
る。そのとき、予備デコーダ選択信号ＳＲが’１’とな
り、この信号ＳＲによりトランジスタＮ４３が導通しこ
のサブアレイブロック１０Ａ内の全行デコーダ４の選択
判定ノードは’０’に引抜かれるので、ワード線３が駆
動されることなく予備ワード線１４に置換される。ワー
ド線３と同様に、１本の予備ワード線１４が駆動される
と予備ワード線１４上のｍ個の冗長メモリセルに記憶し
ているデータがｍ本のデータ線対５に同時に読出され
る。
【００１２】図３を参照してデータ線対５にデータが読
出された後の動作にていて説明すると、センスアンプ７
はサブアレイブロック１０Ａ内のデータ線対３の読出信
号を増幅し増幅データを出力する。次に列デコーダ６は
列アドレスＡＣを取込み、ｍ個のうち１個の列選択スイ
ッチ９を選択することにより、上記増幅データをサブデ
ータ線Ｉ／Ｏ８に出力する。さらにサブＩ／Ｏ線選択ス
イッチ１３はこの増幅データをＩ／Ｏ線２３に出力す
る。Ｉ／Ｏ線２３上の読出データはここでは図示しない
アンプで増幅された後、入出力回路に送られ外部に出力
される。
【００１３】上述のように、サブアレイブロックの各々
毎に不良となるワード線の確率と目標とする歩留まりと
から最低限必要とされる本数の予備ワード線を設ける必
要がある。一方、周知のように、通常不良メモリセルが
発生する原因はごみによるものが大部分である。この場
合、全てのサブアレイブロック内の予備ワード線が使用
されるということは殆んどなく、ある特定のサブアレイ
ブロックのみで予備ワード線を使用しているというのが
大部分である。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、高速化および低電力化のため全体のメモリ
アレイを複数のサブアレイブロックに分割しその１つの
みを選択して動作させることによりワード線やデータ線
の分割部分動作を実現しているため、上記サブアレイブ
ロック毎にそれぞれ設けられている予備ワード線は同一
のサブアレイブロック内の不良アドレスのみしか置換が
できない回路構成となっており、通常予想される故障モ
ードに対しては大部分の予備ワード線は殆ど使用するこ
となく、チップ面積の無駄な増加要因となるという欠点
があった。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれ予め定めた数のメモリセルを行および列方
向に配列し欠陥によって不良になった前記メモリセルお
よび関連信号線を救済するための冗長メモリセルと前記
冗長メモリセル対応の予備ワード線とを有する第１，第
２のメモリアレイブロックを備え、行アドレスの供給に
応答して前記第１，第２のメモリアレイブロックの各々
を独立に動作させる半導体記憶装置において、前記第
１，第２のメモリアレイブロックの各々の前記予備ワー
ド線の使用を検出しそれぞれ対応する第１，第２の予備
ワード線使用判定信号を出力する予備ワード線使用状態
検出手段と、前記第１，第２の予備ワード線使用判定信
号の供給に応答して前記予備ワード線の未使用の方の前
記メモリアレイブロックの前記予備ワード線を選択する
よう切換る予備ワード線切換手段とを備えて構成されて
いる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
半導体記憶装置は、従来と同様に２n+m ビットの情報を
記憶できるものであり、従来のサブアレイブロック１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄに代る本実施の形態のサブ
アレイブロック１Ａ，１Ｂ，１Ｃ，１Ｄと、従来と共通
のＩ／Ｏ線２３とを備える。
【００１７】サブアレイブロック１Ａ，１Ｂ，１Ｃ，１
Ｄの各々は、従来と共通のサブアレイ２と、ワード線３
と、行デコーダ４と、データ線対５と、列デコーダ６
と、センスアンプ７と、サブＩ／Ｏ線８と、列選択スイ
ッチ９と、サブアレイ選択回路１１と、サブＩ／Ｏ選択
スイッチ１３と、予備ワード線１４と、予備行デコーダ
１５とに加えて、サブアレイ選択信号ＳＳと予備ワード
線使用判定信号ＷＲと選択判定信号ＳＢとの組合せによ
り隣接サブアレイブロックのサブアレイ選択信号ＳＳ同
志の入換えを行い切換選択信号ＳＴを出力するサブアレ
イ選択切換回路２４と、予備ワード線１４の使用の有無
を判定し予備ワード線使用判定信号ＷＲを出力する予備
使用判定回路２５とを備える。
【００１８】以下サブアレイブロック１Ａ，１Ｂ，１
Ｃ，１Ｄの各々の構成要素および信号を他のブロックと
区別して示すときは文字／数字の後にＡ，Ｂ，Ｃ，Ｄを
それぞれ付加する。
【００１９】サブアレイ選択切換回路２４，予備使用判
定回路２５，行デコーダ４，および予備行デコーダ１５
の詳細を示す図２を参照すると、予備使用判定回路２５
は一端を抵抗を介して電源ＶＣＣに他端を接地電位にそ
れぞれ接続したヒューズ３９を備える。サブアレイ選択
切換回路２４は、判定信号ＷＲＡとサブアレイ選択信号
ＳＳＢとのＮＡＮＤをとるとともに判定信号ＳＢＡの通
過を制御して信号ＷＳＡを出力するトランスファゲート
３１Ａとを含む入力回路２４１と、判定信号ＷＲＢとサ
ブアレイ選択信号ＳＳＡとのＮＡＮＤをとるとともに判
定信号ＳＢＢの通過を制御して信号ＷＳＢを出力するト
ランスファゲート３１Ｂとを含む入力回路２４２と、信
号ＷＳＡ，ＷＳＢのレベルを判定し信号ＭＳを出力する
判定回路３０と、信号ＭＳの供給に応答して信号ＳＳ
Ａ，ＳＳＢを入換て信号ＳＴＡ，ＳＴＢとして出力する
トランスフアゲートから成るマルチプレクサ回路２４３
とを備える。
【００２０】次に、図１およびサブアレイ選択切換回路
２４と行デコーダ４と予備行デコーダ１５との詳細を示
す図２を参照して本実施の形態の動作について説明する
と、まず、サブアレイブロック１Ａの予備ワード線１４
Ａを同一サブアレイ２Ａ内のワード線と置換する場合、
予備使用判定回路２５Ａ内のヒューズ２９はカットされ
ていないため判定信号ＷＲは’０’である。したがって
サブアレイ選択切換回路２４の判定回路３０の入力は’
０’であるためその出力は’１’となる。サブアレイ選
択回路１１Ａ，１１Ｂの各々の出力信号ＳＳＡ，ＳＳＢ
はそれぞれサブアレイ選択信号ＳＴＡ，ＳＴＢとしてそ
のまま出力されるので、従来と同一のサブアレイブロッ
ク動作がおこなわれデータがＩ／Ｏ線２３に読出され
る。
【００２１】次に予備ワード線１４Ａをサブアレイ２Ｂ
内のワード線３Ｂと置換する場合は、予備使用判定回路
２５Ａ内のヒューズ３９をカットしておくことにより判
定信号ＷＲのレベルを’１’にする。またサブアレイ１
Ｂ内の不良アドレスに対応する予備行デコーダ１５Ｂの
ヒューズ２０Ｂを予めカットして、内部回路をプログラ
ムしておく。
【００２２】従来と同様に、サブアレイ選択用として２
組の行アドレスＡＲを使用することにより、４個のサブ
アレイ２Ａ〜２Ｄのうち１つを選択できる。行アドレス
ＡＲのＸｉが’０’，ＸｉＢが’１’，Ｘｊが’１’，
ＸｊＢが’０’という入力でかつ残りの行アドレスが予
備デコーダ１５Ａにプログラムしたサブアレイ１Ｂの不
良アドレスと一致する場合、サブアレイ選択回路１１Ｂ
の出力信号ＳＳＢが’１’となり他のサブアレイ選択回
路１１の出力は’０’，予備行デコーダ１５Ａ内の選択
判定信号ＳＢＡは’１’のままとなっている。予備使用
判定回路２５Ａの判定信号ＷＲＡが’１’およびサブア
レイ選択信号ＳＳＢが’１’であるので、トランスファ
ーゲート３１Ａがオンとなり予備行デコーダ１５Ａの選
択判定信号ＳＢＡのレベル’１’が判定回路３０に入力
される。そのためサブアレイ選択信号ＳＳＡ，ＳＳＢの
各々はそれぞれ内部サブアレイ選択信号ＳＴＢ，ＳＴＡ
に入換られてサブアレイブロック１Ａ，１Ｂの選択が変
更される。
【００２３】以上の動作によりサブアレイ２Ａ内の予備
ワード線１４Ａのサブアレイ２Ｂ内のワード線３Ｂとの
置換を可能とすることができる。逆の場合も同様に、予
備使用判定回路２５Ｂ内のヒューズ２９をカットするこ
とでサブアレイ１Ａ内のワード線３Ａをサブアレイ２Ｂ
内の予備ワード線１４Ｂで置換することが可能となる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、複数のメモリアレイブロックの各々の予備ワ
ード線の使用を検出する予備ワード線使用状態検出手段
と、予備ワード線の未使用の方のメモリアレイブロック
の予備ワード線を選択するよう切換る予備ワード線切換
手段とを備えることで、行アドレスにより動作選択され
たサブアレイ内の不良アドレス対応のワード線を同一サ
ブアレイ内の予備ワード線だけでなく他のサブアレイ内
の予備ワード線とも置換可能とするので、複数のサブア
レイブロックで予備ワード線を共用可能となることによ
り予備ワード線全体の本数を低減でき、したがってチッ
プ面積を削減できるという効果がある。
【００２５】また、従来と同数の予備ワード線を備える
場合は、予備ワード線の不足により不良となっていたも
のを良品として救済可能になり、歩留まりを向上できる
という効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一実施の形態を示す
ブロック図である。
【図２】図１の予備使用判定回路とサブアレイ選択切換
回路と行デコーダ・予備行デコーダの動作を説明する回
路図である。
【図３】従来の半導体記憶装置の一例を示すブロック図
である。
【図４】図３のサブアレイ選択と行デコーダ・予備行デ
コーダの動作を説明する回路図である。
【符号の説明】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１０Ａ，１０Ｂ，１０Ｃ，１
０Ｄ サブアレイブロック ２ サブアレイ ３ ワード線 ４ 行デコーダ ５ データ線対 ６ 列デコーダ ７ センスアンプ ８ サブＩ／Ｏ線 ９ 列選択スイッチ １１ サブアレイ選択回路 １３ サブＩ／Ｏ選択スイッチ １４ 予備ワード線 １５ 予備行デコーダ ２０，２９ ヒューズ ２４ サブアレイ選択切換回路 ２５ 予備使用判定回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ予め定めた数のメモリセルを行
    および列方向に配列し欠陥によって不良になった前記メ
    モリセルおよび関連信号線を救済するための冗長メモリ
    セルと前記冗長メモリセル対応の予備ワード線とを有す
    る第１，第２のメモリアレイブロックを備え、行アドレ
    スの供給に応答して前記第１，第２のメモリアレイブロ
    ックの各々を独立に動作させる半導体記憶装置におい
    て、 前記第１，第２のメモリアレイブロックの各々の前記予
    備ワード線の使用を検出しそれぞれ対応する第１，第２
    の予備ワード線使用判定信号を出力する予備ワード線使
    用状態検出手段と、 前記第１，第２の予備ワード線使用判定信号の供給に応
    答して前記予備ワード線の未使用の方の前記メモリアレ
    イブロックの前記予備ワード線を選択するよう切換る予
    備ワード線切換手段とを備えることを特徴とする半導体
    記憶装置。
  2. 【請求項２】 前記予備ワード線使用状態検出手段が、
    前記第１，第２のメモリアレイブロックの各々に備えら
    れ一端を抵抗を介して第１の電源に他端を第２の電源に
    それぞれ接続したヒューズを含むことを特徴とする請求
    項１記載の半導体記憶装置。
JP7305334A 1995-11-24 1995-11-24 半導体記憶装置 Pending JPH09147595A (ja)

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Cited By (1)

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