JP7489524B1 - 半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】複数のサブアレイのうち何れかのサブアレイにおける不良ビット線の数が、当該サブアレイに設けられているスペアビット線の数を超えた場合であっても、不良ビット線を救済することの可能な半導体記憶装置及びその制御方法を提供する。【解決手段】半導体記憶装置は、複数のサブアレイを含むメモリセルアレイ１０と、複数のサブアレイのうち第１サブアレイＡ１３内の何れかのワード線Ｗｌ＿１を活性化する場合に、ワード線Ｗｌ＿１と、第１サブアレイから行方向に離れて配置された第２サブアレイＡ１１内の対応するワード線Ｗｌ＿２と、を活性化する制御部と、を備える。制御部は、第１サブアレイ内の不良ビット線の数が第１サブアレイ内のスペアビット線の数よりも多いことを含む第１条件を満たす場合に、第１サブアレイ内のメモリセルではなく、第２サブアレイ内の活性化されたワード線に接続されたメモリセルにアクセスするように構成されている。【選択図】図３

Description

本発明は、半導体記憶装置及びその制御方法に関する。

従来の半導体記憶装置では、メモリセルアレイ内の不良ビット線（不良カラム）を救済する方式を採用したものが知られている（例えば、特許文献１）。また、従来の半導体記憶装置では、メモリセルアレイが複数のサブアレイによって構成されている場合に、複数のサブアレイ毎に不良ビット線を救済する方式を採用したものも知られている。

特開２００１－６７８８９号公報

しかしながら、従来の半導体記憶装置では、複数のサブアレイのうち何れかのサブアレイにおける不良ビット線の数が、当該サブアレイに設けられているスペアビット線（冗長ビット線）の数を超えた場合に、不良ビット線を救済することが困難になる虞がある。

本発明は上記課題に鑑みてなされたものであり、複数のサブアレイのうち何れかのサブアレイにおける不良ビット線の数が、当該サブアレイに設けられているスペアビット線の数を超えた場合であっても、不良ビット線を救済することの可能な半導体記憶装置及びその制御方法を提供することを目的とする。

上記課題を解決するために、本発明は、行列状に配列された複数のサブアレイを含むメモリセルアレイであって、各サブアレイは、前記行列の行方向に配列された複数のワード線と、前記行列の列方向に配列された複数のビット線と、前記複数のビット線のうち不良ビット線と置換するための１つ以上のスペアビット線と、前記複数のワード線のうち何れかのワード線と前記複数のビット線のうち何れかのビット線又は前記１つ以上のスペアビット線のうち何れかのスペアビット線とに接続された複数のメモリセルと、を含む、メモリセルアレイと、前記複数のサブアレイのうち第１サブアレイ内の何れかのワード線を活性化する場合に、前記第１サブアレイ内の何れかのワード線と、前記複数のサブアレイのうち前記第１サブアレイから前記行列の行方向に離れて配置された第２サブアレイ内の対応するワード線と、を活性化するように制御する制御部と、を備え、前記制御部は、前記第１サブアレイ内の不良ビット線の数が前記第１サブアレイ内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、前記第１サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、半導体記憶装置を提供する。

かかる発明によれば、第１サブアレイ内の不良ビット線の数が第１サブアレイ内のスペアビット線の数よりも多くなった場合であっても、第１サブアレイ内のメモリセルの代わりに、第２サブアレイ内のメモリセルにアクセスすることが可能になる。これにより、第１サブアレイにおける不良ビット線の数が、第１サブアレイに設けられているスペアビット線の数を超えた場合であっても、第１サブアレイ内の不良ビット線を救済することができる。

また、本発明は、半導体記憶装置の制御方法であって、前記半導体記憶装置は、行列状に配列された複数のサブアレイを含むメモリセルアレイであって、各サブアレイは、前記行列の行方向に配列された複数のワード線と、前記行列の列方向に配列された複数のビット線と、前記複数のビット線のうち不良ビット線と置換するための１つ以上のスペアビット線と、前記複数のワード線のうち何れかのワード線と前記複数のビット線のうち何れかのビット線又は前記１つ以上のスペアビット線のうち何れかのスペアビット線とに接続された複数のメモリセルと、を含む、メモリセルアレイを備え、前記半導体記憶装置の制御部が、前記複数のサブアレイのうち第１サブアレイ内の何れかのワード線を活性化する場合に、前記第１サブアレイ内の何れかのワード線と、前記複数のサブアレイのうち前記第１サブアレイから前記行列の行方向に離れて配置された第２サブアレイ内の対応するワード線と、を活性化するステップと、前記第１サブアレイ内の不良ビット線の数が前記第１サブアレイ内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、前記第１サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするステップと、の各ステップを実行する、半導体記憶装置の制御方法を提供する。

本発明の半導体記憶装置及びその制御方法によれば、複数のサブアレイのうち何れかのサブアレイにおける不良ビット線の数が、当該サブアレイに設けられているスペアビット線の数を超えた場合であっても、不良ビット線を救済することができる。

本発明の第１実施形態に係る半導体記憶装置に設けられたメモリセルアレイの構成例を示す図である。 サブアレイの構成例を示す図である。 何れかのサブアレイ内のワード線を活性化する際に他のサブアレイ内のワード線も活性化する場合の一例を説明する図である。 第１実施形態に係る半導体記憶装置の制御部のブロック図である。 （ａ），（ｂ）は、半導体記憶装置内の信号の時間推移の一例を示すタイムチャートである。 （ａ），（ｂ）は、センスアンプとカラムデコーダとの間の構成の一例を示す図である。 （ａ），（ｂ）は、センスアンプとカラムデコーダとの間に設けられたサブアンプの構成の一例を示す図である。 本発明の第２実施形態に係る半導体記憶装置に設けられたメモリセルアレイ内のスイッチ部の構成例を示す図である。 第２実施形態に係る半導体記憶装置の制御部のブロック図である。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置に設けられたメモリセルアレイ１０の構成例を示す図である。図１に示すように、メモリセルアレイ１０には、それぞれＸ方向（行列の列方向）に延在する複数のセンスアンプ列ＳＡＡであって、Ｙ方向（行列の行方向）に間隔をおいて設けられた複数のセンスアンプ列ＳＡＡと、それぞれＹ方向に延在する複数のワード線ドライバ列ＷＬＤＡであって、Ｘ方向に間隔をおいて設けられた複数のワード線ドライバ列ＷＬＤＡと、が設けられている。また、各センスアンプ列ＳＡＡと各ワード線ドライバ列ＷＬＤＡとによって囲まれた部分には、行列状に配列された複数のサブアレイＡ１１，Ａ１２，Ａ２１，Ａ２２，…（図１では、簡潔に説明するために、４つのサブアレイに対して符号が付されている）が設けられている。

なお、本実施形態では、メモリセルアレイ１０に複数のサブアレイＡ１１，Ａ１２，Ａ２１，Ａ２２，…が設けられている場合を一例として説明するが、例えば、メモリセルアレイ１０が複数のバンクで構成されている場合には、各バンクに複数のサブアレイが設けられていてもよい。

また、本実施形態では、半導体記憶装置がＤＲＡＭ（Dynamic Random Access Memory）である場合を一例として説明するが、半導体記憶装置は、他の半導体記憶装置（例えば、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ等）であってもよい。

さらに、本実施形態では、説明を簡略化するために、ＤＲＡＭ等の半導体記憶装置において周知な他の回路（例えば、電源回路、コマンドデコーダ、アドレスデコーダ、クロックジェネレータ等）についての詳細な説明を省略する。

図２に示すように、各センスアンプ列ＳＡＡには、複数のセンスアンプＳＡがＸ方向に間隔をおいて設けられており、各ワード線ドライバ列ＷＬＤＡには、複数のワード線ドライバＷＬＤがＹ方向に間隔をおいて設けられている。

各サブアレイＡ１１，Ａ１２，Ａ２１，Ａ２２には、図２に示すように、複数のワード線ｗｌ（１），ｗｌ（２），…，ｗｌ（ａ）（ａは、２以上の整数）と、複数のビット線ｂｌ（１），…，ｂｌ（ｂ）（ｂは、２以上の整数）と、複数のスペアビット線ｓｂｌ（１），…，ｓｂｌ（ｃ）（ｃは、２以上の整数）と、複数のメモリセルＭＣと、が設けられている。複数のメモリセルＭＣは、複数のワード線ｗｌ（１），ｗｌ（２），…，ｗｌ（ａ）のうち何れかのワード線と、複数のビット線ｂｌ（１），…，ｂｌ（ｂ）のうち何れかのビット線又は複数のスペアビット線ｓｂｌ（１），…，ｓｂｌ（ｃ）のうち何れかのスペアビット線と、に電気的に接続されている。

ここで、複数のスペアビット線ｓｂｌ（１），…，ｓｂｌ（ｃ）の各々は、複数のビット線ｂｌ（１），…，ｂｌ（ｂ）のうち不良が発生したビット線（不良ビット線）と置換するために使用されるものである。なお、不良ビット線を何れかのスペアビット線に置換する技術については周知の技術と同様であるため、本実施形態では説明を省略する。

各センスアンプＳＡは、複数のビット線ｂｌ（１），…，ｂｌ（ｂ）及び複数のスペアビット線ｓｂｌ（１），…，ｓｂｌ（ｃ）のうち自身に電気的に接続されたビット線又はスペアビット線を駆動する回路であり、ビット線又はスペアビット線を活性化するための信号が入力されると、自身に接続されたビット線又はスペアビット線上の信号（データ）を増幅するように構成されている。

各ワード線ドライバＷＬＤは、複数のワード線ｗｌ（１），ｗｌ（２），…，ｗｌ（ａ）のうち自身に電気的に接続されたワード線を駆動する回路であり、ワード線を活性化するための信号が入力されると、自身に接続されたワード線を駆動するように構成されている。

複数のワード線ｗｌ（１），ｗｌ（２），…，ｗｌ（ａ）の各々は、Ｙ方向に間隔をおいてＸ方向に延在しており、延在方向一端側（図２に示す例では、左端側又は右端側）において、対応するワード線ドライバＷＬＤに電気的に接続されている。また、複数のビット線ｂｌ（１），…，ｂｌ（ｂ）及び複数のスペアビット線ｓｂｌ（１），…，ｓｂｌ（ｃ）の各々は、Ｘ方向に間隔をおいてＹ方向に延在しており、複数のワード線ｗｌ（１），ｗｌ（２），…，ｗｌ（ａ）に対して垂直に交差するように設けられている。また、複数のビット線ｂｌ（１），…，ｂｌ（ｂ）及び複数のスペアビット線ｓｂｌ（１），…，ｓｂｌ（ｃ）の各々は、延在方向一端側（図２に示す例では、上端側又は下端側）において、対応するセンスアンプＳＡに電気的に接続されている。

複数のメモリセルＭＣの各々は、複数のワード線ｗｌ（１），ｗｌ（２），…，ｗｌ（ａ）のうち何れかのワード線と複数のビット線ｂｌ（１），…，ｂｌ（ｂ）及び複数のスペアビット線ｓｂｌ（１），…，ｓｂｌ（ｃ）のうち何れかのビット線又はスペアビット線との交差部分に配置されている。なお、各メモリセルＭＣの構成は、周知の構成と同様であってもよい。

なお、各メモリセルＭＣに対するデータ制御の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。

本実施形態において、半導体記憶装置は、制御部２０を備える。制御部２０は、図３及び図４に示すように、複数のサブアレイ（図の例では、Ａ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２，Ａ２３，…）のうち第１サブアレイ（ここでは、サブアレイＡ１３）内の何れかのワード線ｗｌ＿１を活性化する場合に、当該ワード線ｗｌ＿１と、複数のサブアレイのうち第１サブアレイからＹ方向（行列の行方向）に離れて配置された第２サブアレイ（ここでは、サブアレイＡ１１）内の対応するワード線ｗｌ＿２と、を活性化するように制御するように構成されている。

また、制御部２０は、第１サブアレイ内の不良ビット線の数が第１サブアレイ内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、第１サブアレイ内の活性化されたワード線ｗｌ＿１に接続されているメモリセルＭＣの代わりに、第２サブアレイ内の活性化されたワード線ｗｌ＿２に接続されているメモリセルＭＣに対してアクセスするように構成されている。

なお、第１サブアレイと第２サブアレイとの対応関係を表す情報は、例えば、所定の記憶領域（例えば、構成レジスタ等）に記憶されていてもよい。また、第１サブアレイ内のワード線及びビット線と第２サブアレイ内のワード線及びビット線との対応関係を表す情報が所定の記憶領域に記憶されていてもよい。

また、第１サブアレイと第２サブアレイとの間には、少なくとも１つのサブアレイが設けられていてもよい。これにより、例えば、第１サブアレイと第２サブアレイとがＹ方向に隣接して設けられている場合に、第１サブアレイと第２サブアレイとの間のセンスアンプ列ＳＡＡに設けられた各センスアンプＳＡが第１サブアレイ及び第２サブアレイによって同時に使用されることによって、第１サブアレイ及び第２サブアレイのうち何れのサブアレイのメモリセルＭＣにアクセスするのかを判別することが困難になるのを抑制することができる。

図４を参照して、制御部２０の構成について説明する。制御部２０は、第１記憶部２１と、ＸＮＯＲ（否定排他的論理和）回路２２と、第２記憶部２３（本発明の「第１記憶部」の一例である）と、ＡＮＤ回路２４と、デコーダ２５と、第１信号生成部２６と、を備える。

第１記憶部２１は、複数のサブアレイＡ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２，Ａ２３，…毎に、ラッチ部２１ａと、ＡＮＤ回路２１ｂと、を備える。ラッチ部２１ａは、対応するサブアレイ内の不良ビット線に対応するカラムアドレスを記憶するように構成されている。ＡＮＤ回路２１ｂの一方の入力端子には、ロウアドレス信号が入力される。また、ＡＮＤ回路２１ｂの他方の入力端子には、ラッチ部２１ａから出力された信号（不良ビット線に対応するカラムアドレスを示す信号）が入力される。ＡＮＤ回路２１ｂは、入力されたロウアドレス信号に対応するワード線が対応するサブアレイに含まれている場合に、ラッチ部２１ａから出力された信号をＸＮＯＲ回路２２に出力する。

ＸＮＯＲ回路２２の一方の入力端子には、カラムアドレス信号が入力される。また、ＸＮＯＲ回路２２の他方の入力端子には、第１記憶部２１から出力された信号（つまり、不良ビット線に対応するカラムアドレスを示す信号）が入力される。ＸＮＯＲ回路２２は、入力された信号に基づいてＸＮＯＲ演算を行い、演算結果となる信号ＨＩＴを出力する。ここで、入力されたカラムアドレス信号と不良ビット線に対応するカラムアドレスとが一致する場合には信号ＨＩＴがハイレベルになり、異なる場合には信号ＨＩＴがローレベルになる。

第２記憶部２３は、複数のサブアレイＡ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２，Ａ２３，…毎に、ラッチ部２３ａと、ＡＮＤ回路２３ｂと、を備える。ラッチ部２３ａは、対応するサブアレイ内の不良ビット線毎に、第１サブアレイの代わりに第２サブアレイにアクセスするか否かを示すフラグ信号ＳＳＬ ｆｌａｇ（本発明の「第１情報」の一例である）を記憶するように構成されている。

ここで、フラグ信号ＳＳＬ ｆｌａｇは、所定数のビット（例えば、１ビット）で構成されてもよく、フラグ信号ＳＳＬ ｆｌａｇの値は、制御部２０によって設定されてもよい。また、フラグ信号ＳＳＬ ｆｌａｇは、ハイレベルの場合に、第１サブアレイの代わりに第２サブアレイにアクセスする必要があること（つまり、不良ビット線の数がスペアビット線の数よりも多いので、置換可能なスペアビット線が存在しないこと）を示してもよいし、ローレベルの場合に、第１サブアレイの代わりに第２サブアレイにアクセスする必要がないこと（つまり、不良ビット線の数がスペアビット線の数よりも少ないので、置換可能なスペアビット線が存在していること）を示してもよい。

ＡＮＤ回路２３ｂの一方の入力端子には、ロウアドレス信号が入力される。また、ＡＮＤ回路２３ｂの他方の入力端子には、ラッチ部２３ａから出力されたフラグ信号ＳＳＬ ｆｌａｇが入力される。ＡＮＤ回路２３ｂは、入力されたロウアドレス信号に対応するワード線が対応するサブアレイに含まれている場合に、フラグ信号ＳＳＬ ｆｌａｇをＡＮＤ回路２４に出力する。

ＡＮＤ回路２４の一方の入力端子には、ＸＮＯＲ回路２２から出力された信号ＨＩＴが入力される。また、ＡＮＤ回路２４の他方の入力端子には、フラグ信号ＳＳＬ ｆｌａｇが入力される。ＡＮＤ回路２４は、入力された信号に基づいてＡＮＤ演算を行い、演算結果となる信号を第１信号生成部２６に出力する。

デコーダ２５は、第１サブアレイ内のワード線に対応するロウアドレス信号が入力されると、ハイレベルの信号ＳＳＬ＿ｐ［０］を第１信号生成部２６に出力し、ローレベルの信号ＳＳＬ＿ｐ［１］を第１信号生成部２６に出力する。また、デコーダ２５は、第１サブアレイの代わりにアクセスされるサブアレイ（ここでは、第２サブアレイ）内のワード線に対応するロウアドレス信号が入力された場合に、ローレベルの信号ＳＳＬ＿ｐ［０］を第１信号生成部２６に出力し、ハイレベルの信号ＳＳＬ＿ｐ［１］を第１信号生成部２６に出力する。

第１信号生成部２６は、第１サブアレイ内の何れかの不良ビット線が選択された場合に、選択された不良ビット線に対応するフラグ信号ＳＳＬ ｆｌａｇ（第１情報）に基づいて、第１サブアレイ及び第２サブアレイのうち何れかをアクセス対象として選択するための選択信号ＳＳＬ［０］，ＳＳＬ［１］（本発明の「第１制御信号」の一例である）を生成するように構成されている。

第１信号生成部２６は、２つのＸＯＲ（排他的論理和）回路２６ａ，２６ｂを備える。ＸＯＲ回路２６ａの一方の入力端子には、ＡＮＤ回路２４から出力された信号が入力され、ＸＯＲ回路２６ａの他方の入力端子には、信号ＳＳＬ＿ｐ［０］が入力される。ＸＯＲ回路２６ａは、入力された信号に基づいてＸＯＲ演算を行い、演算結果となる選択信号ＳＳＬ［０］を出力する。また、ＸＯＲ回路２６ｂの一方の入力端子には、ＡＮＤ回路２４から出力された信号が入力され、ＸＯＲ回路２６ｂの他方の入力端子には、信号ＳＳＬ＿ｐ［１］が入力される。ＸＯＲ回路２６ｂは、入力された信号に基づいてＸＯＲ演算を行い、演算結果となる選択信号ＳＳＬ［１］を出力する。

ここで、選択信号ＳＳＬ［０］がハイレベルの場合には、第１サブアレイがアクセス対象として選択されることを示す。一方、選択信号ＳＳＬ［１］がハイレベルの場合には、第１サブアレイの代わりに、第２サブアレイがアクセス対象として選択されることを示す。

次に、本実施形態に係る半導体記憶装置の動作の一例について図５を参照して説明する。ここで、図５（ａ）は、第１サブアレイ（サブアレイＡ１３）内の不良ビット線に接続されたメモリセルＭＣがアクセスされる場合に、当該不良ビット線から置換された第１サブアレイ内のスペアビット線に接続されたメモリセルＭＣに対してアクセスが行われる場合の動作の一例を示しており、図５（ｂ）は、第１サブアレイ（サブアレイＡ１３）内の不良ビット線に接続されたメモリセルＭＣがアクセスされる場合に、第１サブアレイの代わりに、第２サブアレイ（サブアレイＡ１１）内のビット線に接続されたメモリセルＭＣに対してアクセスが行われる場合の動作の一例を示している。

先ず、図５（ａ）の場合について説明する。制御部２０は、時刻ｔ１において、ロウアドレス信号を含むワード線の活性化コマンドが外部から入力されると、ロウアドレス信号で示されたロウアドレスに対応するサブアレイＡ１３内のワード線（図の例では、ＷＬ（ＳＳＬ［０］側））と、サブアレイＡ１１内の対応するワード線（図の例では、ＷＬ（ＳＳＬ［１］側））と、を活性化する（ハイレベルにする）。

このとき、制御部２０の第１記憶部２１は、ロウアドレス信号が入力されると、サブアレイＡ１３内の不良ビット線のカラムアドレスを出力する。また、制御部２０の第１記憶部２１は、ロウアドレス信号が入力されると、サブアレイＡ１３内の不良ビット線のフラグ信号ＳＳＬ ｆｌａｇを出力する。

次に、時刻ｔ２において、通常のビット線（不良が発生していないビット線）に接続されたメモリセルＭＣに対する読み出しコマンドが外部から入力された場合を想定する。この場合、読み出しコマンドに含まれる、通常のビット線に対応するカラムアドレスと、制御部２０の第１記憶部２１から出力された不良ビット線のカラムアドレスとが一致しないので、信号ＨＩＴはローレベルである。また、信号ＨＩＴがローレベルであることにより、選択信号ＳＳＬ［０］がハイレベルになり、選択信号ＳＳＬ［１］がローレベルになる。これにより、サブアレイＡ１３がアクセス対象として選択されることになり、サブアレイＡ１３内の通常のビット線に接続されたメモリセルＭＣに対する読み出し処理が行われる。

次いで、時刻ｔ３において、不良ビット線に接続されたメモリセルＭＣに対する読み出しコマンドが外部から入力された場合を想定する。この場合、読み出しコマンドに含まれる不良ビット線に対応するカラムアドレスと、制御部２０の第１記憶部２１から出力された不良ビット線のカラムアドレスとが一致するので、信号ＨＩＴはハイレベルになる。一方、制御部２０の第２記憶部２３から出力されたフラグ信号ＳＳＬ ｆｌａｇがローレベルである（つまり、第１サブアレイの代わりに第２サブアレイにアクセスする必要がないことを示している）ため、結果として、選択信号ＳＳＬ［０］がハイレベルになり、選択信号ＳＳＬ［１］がローレベルになる。これにより、サブアレイＡ１３がアクセス対象として選択されることになり、サブアレイＡ１３内の（不良ビット線から置換された）スペアビット線に接続されたメモリセルＭＣに対する読み出し処理が行われる。

次に、図５（ｂ）の場合について説明する。なお、時刻ｔ１１及び時刻ｔ１２における動作は、図５（ａ）の時刻ｔ１及び時刻ｔ２における動作と同様である。時刻ｔ１３において、不良ビット線に接続されたメモリセルＭＣに対する読み出しコマンドが外部から入力された場合を想定する。この場合、読み出しコマンドに含まれる不良ビット線に対応するカラムアドレスと、制御部２０の第１記憶部２１から出力された不良ビット線のカラムアドレスとが一致するので、信号ＨＩＴはハイレベルになる。一方、制御部２０の第２記憶部２３から出力されたフラグ信号ＳＳＬ ｆｌａｇがハイレベルである（つまり、第１サブアレイの代わりに第２サブアレイにアクセスする必要があることを示している）ため、結果として、選択信号ＳＳＬ［０］がローレベルになり、選択信号ＳＳＬ［１］がハイレベルになる。これにより、サブアレイＡ１３の代わりにサブアレイＡ１１がアクセス対象として選択されることになり、サブアレイＡ１１内の対応するビット線に接続されたメモリセルＭＣに対する読み出し処理が行われる。

このようにして、サブアレイＡ１３内の不良ビット線の数がサブアレイＡ１３内のスペアビット線の数よりも多くなった場合であっても、サブアレイＡ１３内のメモリセルＭＣの代わりに、サブアレイＡ１１内のメモリセルＭＣにアクセスすることが可能になる。

また、制御部２０は、第１サブアレイ（サブアレイＡ１３）内の不良ビット線の数が第１サブアレイ（サブアレイＡ１３）内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、サブアレイＡ１３内の何れかのビット線又はスペアビット線に接続されたセンスアンプＳＡの代わりに、サブアレイＡ１１内の何れかのビット線又はスペアビット線に接続されたセンスアンプＳＡを選択することによって、サブアレイＡ１１内の活性化されたワード線に接続されているメモリセルＭＣに対してアクセスするように構成されてもよい。これにより、サブアレイＡ１３内のメモリセルＭＣの代わりに、サブアレイＡ１１内のメモリセルＭＣにアクセスすることが可能になる。

図６を参照して、制御部２０がセンスアンプＳＡを選択するための構成例について説明する。先ず、図６（ａ）に示すように、センスアンプＳＡは、一対の相補ビット線ＢＬＴ，ＢＬＢに接続されており、一対の相補ビット線ＢＬＴ，ＢＬＢは、外部から入力されたカラムアドレスに対応するカラム選択信号ＣＳＬがゲート端子に入力される一対のＮ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を介して、一対の相補ローカルデータ線ＬＤＱＴ，ＬＤＱＢに接続されている。また、一対の相補ローカルデータ線ＬＤＱＴ，ＬＤＱＢは、選択信号ＳＳＬ（本発明の「第１制御信号」の一例である）がゲート端子に入力される一対のＮ型ＭＯＳＦＥＴと、信号ＭＤＱＳがゲート端子に入力される一対のＮ型ＭＯＳＦＥＴとを介して、一対の相補メインデータ線ＭＤＱＴ，ＭＤＱＢに接続されている。ここで、信号ＭＤＱＳは、一対の相補ローカルデータ線ＬＤＱＴ，ＬＤＱＢと一対の相補メインデータ線ＭＤＱＴ，ＭＤＱＢとの間の切換信号である。

制御部２０は、サブアレイＡ１３内のメモリセルＭＣの代わりにサブアレイＡ１１内のメモリセルＭＣにアクセスする場合に、サブアレイＡ１３に対してローレベルの選択信号ＳＳＬを出力し、サブアレイＡ１１に対してハイレベルの選択信号ＳＳＬを出力する。また、制御部２０は、サブアレイＡ１１に対してハイレベルのカラム選択信号ＣＳＬ及びハイレベルの信号ＭＤＱＳを出力する。これにより、サブアレイＡ１１のセンスアンプＳＡを選択して、サブアレイＡ１１内のメモリセルＭＣにアクセスすることが可能になる。

また、一対の相補ローカルデータ線ＬＤＱＴ，ＬＤＱＢと一対の相補メインデータ線ＭＤＱＴ，ＭＤＱＢとの間のＮ型ＭＯＳＦＥＴの数を低減するために、図６（ｂ）に示すように、信号ＭＤＱＳ及び選択信号ＳＳＬが入力されるＡＮＤ回路の出力信号がゲート端子に入力される一対のＮ型ＭＯＳＦＥＴが設けられてもよい。

さらに、制御部２０は、第１サブアレイ（サブアレイＡ１３）内の不良ビット線の数が第１サブアレイ（サブアレイＡ１３）内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、サブアレイＡ１３内の何れかのビット線又はスペアビット線に接続されたセンスアンプＳＡに接続されているサブアンプＳＵＢＡの代わりに、第２サブアレイ（サブアレイＡ１１）内の何れかのビット線又はスペアビット線に接続されたセンスアンプＳＡに接続されているサブアンプＳＵＢＡを選択することによって、サブアレイＡ１１内の活性化されたワード線に接続されているメモリセルＭＣに対してアクセスするように構成されてもよい。これにより、サブアレイＡ１３内のメモリセルＭＣの代わりに、サブアレイＡ１１内のメモリセルＭＣにアクセスすることが可能になる。

図７を参照して、制御部２０がサブアンプＳＵＢＡを選択するための構成例について説明する。先ず、図７（ａ）に示すように、一対の相補ローカルデータ線ＬＤＱＴ，ＬＤＱＢは、サブアンプＳＵＢＡを介して、一対の相補メインデータ線ＭＤＱＴ，ＭＤＱＢに接続されている。ここで、サブアンプＳＵＢＡは、選択信号ＳＳＬがゲート端子に入力される一対のＮ型ＭＯＳＦＥＴが設けられていることを除いて、周知のサブアンプと同様の構成を有していてもよい。

制御部２０は、サブアレイＡ１３内のメモリセルＭＣの代わりに、サブアレイＡ１１内のメモリセルＭＣにアクセスする場合に、サブアレイＡ１３に対してローレベルの選択信号ＳＳＬを出力し、サブアレイＡ１１に対してハイレベルの選択信号ＳＳＬを出力する。また、制御部２０は、サブアレイＡ１１に対してハイレベルのカラム選択信号ＣＳＬを出力し、データ読み出し用の信号ＲＤＥ及びデータ書き込み用の信号ＷＴＥを制御してもよい。これにより、サブアレイＡ１１のサブアンプＳＵＢＡを選択して、サブアレイＡ１１内のメモリセルＭＣにアクセスすることが可能になる。

また、選択信号ＳＳＬがゲート端子に入力される一対のＮ型ＭＯＳＦＥＴを設ける代わりに、図７（ｂ）に示すように、信号ＷＴＥ及び選択信号ＳＳＬが入力されるＡＮＤ回路と、信号ＲＤＥ及び選択信号ＳＳＬが入力されるＡＮＤ回路と、が設けられてもよい。

上述したように、本実施形態の半導体記憶装置及びその制御方法によれば、サブアレイＡ１３内の不良ビット線の数がサブアレイＡ１３内のスペアビット線の数よりも多くなった場合であっても、サブアレイＡ１３内のメモリセルＭＣの代わりに、サブアレイＡ１１内のメモリセルＭＣにアクセスすることが可能になる。これにより、複数のサブアレイのうち何れかのサブアレイ（ここでは、サブアレイＡ１３）における不良ビット線の数が、当該サブアレイ（サブアレイＡ１３）に設けられたスペアビット線の数を超えた場合であっても、不良ビット線を救済することができる。

また、本実施形態では、制御部２０が、フラグ信号ＳＳＬ ｆｌａｇを記憶する第２記憶部２３と、フラグ信号ＳＳＬ ｆｌａｇに基づいて、サブアレイＡ１３及びサブアレイＡ１１のうち何れかをアクセス対象として選択するための選択信号ＳＳＬ［０］，ＳＳＬ［１］，ＳＳＬを生成する第１信号生成部２６と、を備えているので、サブアレイＡ１３及びサブアレイＡ１１のうち何れのサブアレイにアクセスするかを、フラグ信号ＳＳＬ ｆｌａｇを用いて容易に判別することが可能になる。

（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態の半導体記憶装置及びその制御方法は、制御部２０が、第２サブアレイ（サブアレイＡ１１）内の不良ビット線の数がサブアレイＡ１１内のスペアビット線の数よりも多いことを含む所定の第２条件を満たす場合に、サブアレイＡ１１内の活性化されたワード線に接続されているメモリセルＭＣの代わりに、複数のサブアレイのうちサブアレイＡ１１からＸ方向（行列の列方向）に離れて配置された第３サブアレイ（サブアレイＡ２１）内の活性化されたワード線に接続されているメモリセルＭＣに対してアクセスするように構成されている点において第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。

本実施形態において、制御部２０は、第２条件を満たす場合に、第２サブアレイ（サブアレイＡ１１）内の何れかのビット線又はスペアビット線の代わりに、第３サブアレイ（サブアレイＡ２１）内の何れかのビット線又はスペアビット線を、サブアレイＡ１１内の何れかのビット線又はスペアビット線に接続されたローカルデータ線ＬＤＱｓに接続することによって、サブアレイＡ２１内の活性化されたワード線に接続されているメモリセルＭＣに対してアクセスしてもよい。これにより、サブアレイＡ１１内のメモリセルＭＣの代わりに、サブアレイＡ２１内のメモリセルＭＣにアクセスすることが可能になる。

本実施形態では、図８に示すように、複数のセンスアンプ列ＳＡＡのうち第１センスアンプ列ＳＡＡ内のローカルデータ線ＬＤＱｓと、第１センスアンプ列ＳＡＡに隣接する第２センスアンプ列ＳＡＡ内のローカルデータ線ＬＤＱｓと、を接続するためのスイッチ部が設けられている。ここで、スイッチ部は、バイパス信号ＢＹＰがゲート端子に入力されるＮ型ＭＯＳＦＥＴ ＴＲで構成されてもよい。また、バイパス信号ＢＹＰは、第２サブアレイ（サブアレイＡ１１）及び第３サブアレイ（サブアレイＡ２１）のうち何れかをアクセス対象として選択するための第２制御信号の一例である。

制御部２０は、第２条件を満たす場合に、ハイレベルのバイパス信号ＢＹＰを出力することによって、サブアレイＡ２１（図８の例では、ビット線ｂｌ＿ｙを含む）に隣接するセンスアンプ列ＳＡＡ内のローカルデータ線ＬＤＱｓを、スイッチ部を介して、サブアレイＡ１１（図８の例では、ビット線ｂｌ＿ｘを含む）に隣接するセンスアンプ列ＳＡＡ内のローカルデータ線ＬＤＱｓに接続してもよい。これにより、サブアレイＡ２１内の何れかのビット線又はスペアビット線を、サブアレイＡ２１に隣接するセンスアンプ列ＳＡＡ内のローカルデータ線ＬＤＱｓと、スイッチ部と、を介して、サブアレイＡ１１に隣接するセンスアンプ列ＳＡＡ内のローカルデータ線ＬＤＱｓに接続することが可能になる。なお、図８に示す例では１本のローカルデータ線ＬＤＱｓが示されているが、例えば図６及び図７を参照して説明したように、センスアンプＳＡが一対の相補ビット線ＢＬＴ，ＢＬＢに接続されている場合には、一対の相補ビット線ＢＬＴ，ＢＬＢに接続された一対の相補ローカルデータ線ＬＤＱＴ，ＬＤＱＢがセンスアンプ列ＳＡＡに設けられてもよい。また、この場合には、一対の相補ローカルデータ線ＬＤＱＴ，ＬＤＱＢの各々にスイッチ部が設けられてもよい。

図９を参照して、本実施形態における制御部２０の構成について説明する。制御部２０は、第１記憶部２１と、ＸＮＯＲ回路２２と、第２記憶部２３と、ＡＮＤ回路２４と、デコーダ２５と、第１信号生成部２６と、第３記憶部２７（本発明の「第２記憶部」の一例である）と、第２信号生成部２８と、を備える。ここで、第１記憶部２１、ＸＮＯＲ回路２２、第２記憶部２３、ＡＮＤ回路２４、デコーダ２５及び第１信号生成部２６の構成については第１実施形態と同様である。

なお、第１実施形態では、第１サブアレイ（サブアレイＡ１３）内のワード線に対応するロウアドレス信号と、ビット線又はスペアビット線に対応するカラムアドレス信号が外部から制御部２０に入力されるように構成されている。これに対し、本実施形態では、第１サブアレイ（サブアレイＡ１３）の代わりに第２サブアレイ（サブアレイＡ１１）にアクセスするために、第２サブアレイ（サブアレイＡ１１）内のワード線に対応するロウアドレス信号と、ビット線又はスペアビット線に対応するカラムアドレス信号が制御部２０に入力されるようになっている。

第３記憶部２７は、複数のサブアレイＡ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２，Ａ２３，…毎に、ラッチ部２７ａと、ＡＮＤ回路２７ｂと、を備える。ラッチ部２７ａは、対応するサブアレイ内の不良ビット線毎に、第２サブアレイの代わりに第３サブアレイにアクセスするか否かを示すフラグ信号ＢＹＰ ｆｌａｇ（本発明の「第２情報」の一例である）を記憶するように構成されている。

ここで、フラグ信号ＢＹＰ ｆｌａｇは、所定数のビット（例えば、１ビット）で構成されてもよく、フラグ信号ＢＹＰ ｆｌａｇの値は、制御部２０によって設定されてもよい。また、フラグ信号ＢＹＰ ｆｌａｇは、ハイレベルの場合に、第２サブアレイの代わりに第３サブアレイにアクセスする必要があること（つまり、不良ビット線の数がスペアビット線の数よりも多いので、置換可能なスペアビット線が存在しないこと）を示してもよいし、ローレベルの場合に、第２サブアレイの代わりに第３サブアレイにアクセスする必要がないこと（つまり、不良ビット線の数がスペアビット線の数よりも少ないので、置換可能なスペアビット線が存在していること）を示してもよい。

ＡＮＤ回路２７ｂの一方の入力端子には、ロウアドレス信号が入力される。また、ＡＮＤ回路２７ｂの他方の入力端子には、ラッチ部２７ａから出力されたフラグ信号ＢＹＰ ｆｌａｇが入力される。ＡＮＤ回路２７ｂは、入力されたロウアドレス信号に対応するワード線が対応するサブアレイに含まれている場合に、フラグ信号ＢＹＰ ｆｌａｇを第２信号生成部２８に出力する。

第２信号生成部２８は、ＡＮＤ回路で構成されている。このＡＮＤ回路の一方の入力端子には、ＸＮＯＲ回路２２から出力された信号ＨＩＴが入力される。また、このＡＮＤ回路の他方の入力端子には、フラグ信号ＢＹＰ ｆｌａｇが入力される。第２信号生成部２８のＡＮＤ回路は、入力された信号に基づいてＡＮＤ演算を行い、演算結果となるバイパス信号ＢＹＰを出力する。

この場合、第２サブアレイ（サブアレイＡ１１）内の不良ビット線に対応するカラムアドレス信号が制御部２０に入力され、且つ、当該不良ビット線に対応するフラグ信号ＢＹＰ ｆｌａｇがハイレベルに設定されている場合に、バイパス信号ＢＹＰがハイレベルになる。これにより、サブアレイＡ１１の代わりに第３サブアレイ（サブアレイＡ２１）がアクセス対象として選択されることになり、サブアレイＡ２１内の対応するビット線に接続されたメモリセルＭＣに対するアクセスが行われる。

上述したように、本実施形態の半導体記憶装置及びその制御方法によれば、サブアレイＡ１１内の不良ビット線の数がサブアレイＡ１１内のスペアビット線の数よりも多くなった場合であっても、サブアレイＡ１１内のメモリセルＭＣの代わりに、サブアレイＡ２１内のメモリセルＭＣにアクセスすることが可能になる。これにより、第１サブアレイ（サブアレイＡ１３）の不良ビット線をより確実に救済することができる。

また、本実施形態では、制御部２０が、フラグ信号ＢＹＰ ｆｌａｇを記憶する第３記憶部２７と、フラグ信号ＢＹＰ ｆｌａｇに基づいて、サブアレイＡ１１及びサブアレイＡ２１のうち何れかをアクセス対象として選択するためのバイパス信号ＢＹＰを生成する第２信号生成部２８と、を備えているので、サブアレイＡ１１及びサブアレイＡ２１のうち何れのサブアレイにアクセスするかを、フラグ信号ＢＹＰ ｆｌａｇを用いて容易に判別することが可能になる。

以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

例えば、上述した各実施形態では、制御部２０が、複数のサブアレイＡ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２，Ａ２３，…のうち第１サブアレイＡ１３内の何れかのワード線を活性化する場合に、当該ワード線と、第２サブアレイＡ１１内の対応するワード線と、を活性化する場合を一例として説明したが、本発明は、この場合に限定されない。例えば、制御部２０は、複数のサブアレイＡ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２，Ａ２３，…のうち特定のサブアレイ（例えば、サブアレイＡ１２）内の何れかのワード線を活性化する場合にのみ、他のサブアレイの対応するワード線を活性化し、他のサブアレイ（例えば、サブアレイＡ１３等）内の何れかのワード線を活性化する場合に、別のサブアレイ（例えば、サブアレイＡ１１）内の対応するワード線を活性化しなくてもよい。なお、特定のサブアレイに関する情報は、例えば、所定の記憶領域（例えば、構成レジスタ等）において設定されてもよい。これにより、同時に２つ以上のサブアレイのワード線を活性化することによって生じる電力消費量の増大を抑制することが可能になる。

また、上述した第２実施形態では、第２サブアレイＡ１１と第３サブアレイＡ１２とが隣接している場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第２サブアレイと第３サブアレイとの間に１つ以上のサブアレイが設けられていてもよい。この場合においても、第２サブアレイ内の不良ビット線の数が第２サブアレイ内のスペアビット線の数よりも多くなった場合に、第２サブアレイ内のメモリセルの代わりに、第３サブアレイ内のメモリセルにアクセスすることが可能になる。

さらに、上述した各実施形態の制御部２０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。

１０…メモリセルアレイ
２０…制御部
２３…第２記憶部
２６…第１信号生成部
２７…第３記憶部
２８…ＡＮＤ回路
ｂｌ（１），ｂｌ（ｂ），ｂｌ＿ｘ，ｂｌ＿ｙ，ＢＬＴ，ＢＬＢ…ビット線
ｓｂｌ（１），ｓｂｌ（ｃ）…スペアビット線
ｗｌ（１），ｗｌ（２），ｗｌ（ａ），ｗｌ＿１，ｗｌ＿２…ワード線
Ａ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２，Ａ２３…サブアレイ
ＢＹＰ…バイパス信号
ＬＤＱＴ，ＬＤＱＢ，ＬＤＱｓ…ローカルデータ線
ＳＡ…センスアンプ
ＳＳＬ［０］，ＳＳＬ［１］，ＳＳＬ…選択信号
ＳＳＬ ｆｌａｇ…フラグ信号
ＳＵＢＡ…サブアンプ

Claims (16)

1. 行列状に配列された複数のサブアレイを含むメモリセルアレイであって、各サブアレイは、前記行列の行方向に配列された複数のワード線と、前記行列の列方向に配列された複数のビット線と、前記複数のビット線のうち不良ビット線と置換するための１つ以上のスペアビット線と、前記複数のワード線のうち何れかのワード線と前記複数のビット線のうち何れかのビット線又は前記１つ以上のスペアビット線のうち何れかのスペアビット線とに接続された複数のメモリセルと、を含む、メモリセルアレイと、
   前記複数のサブアレイのうち第１サブアレイ内の何れかのワード線を活性化する場合に、前記第１サブアレイ内の何れかのワード線と、前記複数のサブアレイのうち前記第１サブアレイから前記行列の行方向に離れて配置された第２サブアレイ内の対応するワード線と、を活性化するように制御する制御部と、を備え、
   前記制御部は、前記第１サブアレイ内の不良ビット線の数が前記第１サブアレイ内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、前記第１サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
   半導体記憶装置。
2. 前記制御部は、前記第１サブアレイが特定の第１サブアレイである場合に、前記第１サブアレイ内の何れかのワード線と、前記第２サブアレイ内の対応するワード線と、を活性化するように制御する、
   請求項１に記載の半導体記憶装置。
3. 前記制御部は、前記第１条件を満たす場合に、前記第１サブアレイ内の何れかのビット線又はスペアビット線に接続されたセンスアンプの代わりに、前記第２サブアレイ内の何れかのビット線又はスペアビット線に接続されたセンスアンプを選択することによって、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
   請求項１に記載の半導体記憶装置。
4. 前記制御部は、前記第１条件を満たす場合に、前記第１サブアレイ内の何れかのビット線又はスペアビット線に接続されたセンスアンプに接続されているサブアンプの代わりに、前記第２サブアレイ内の何れかのビット線又はスペアビット線に接続されたセンスアンプに接続されているサブアンプを選択することによって、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
   請求項１に記載の半導体記憶装置。
5. 前記センスアンプは、一対の相補ビット線を介して一対の相補ローカルデータ線に接続されており、
   前記一対の相補ローカルデータ線は、前記第１サブアレイ及び前記第２サブアレイのうち何れかをアクセス対象として選択するための第１制御信号がゲート端子に入力される一対のＮ型ＭＯＳＦＥＴを介して、一対の相補メインデータ線に接続されている、
   請求項３に記載の半導体記憶装置。
6. 前記センスアンプは、一対の相補ビット線を介して一対の相補ローカルデータ線に接続されており、
   前記一対の相補ローカルデータ線は、一対のＮ型ＭＯＳＦＥＴを介して、一対の相補メインデータ線に接続されており、
   前記一対のＮ型ＭＯＳＦＥＴのゲート端子には、前記一対の相補ローカルデータ線と前記一対の相補メインデータ線との間の切換信号と、前記第１サブアレイ及び前記第２サブアレイのうち何れかをアクセス対象として選択するための第１制御信号と、が入力されるＡＮＤ回路から出力された信号が入力される、
   請求項３に記載の半導体記憶装置。
7. 前記制御部は、
   前記第１サブアレイ内の不良ビット線に対応するカラムアドレスを記憶する第１記憶部を備える、
   請求項１に記載の半導体記憶装置。
8. 前記制御部は、
   前記第１サブアレイの代わりに前記第２サブアレイにアクセスするか否かを示す第１情報を、前記第１サブアレイ内の不良ビット線毎に記憶する第２記憶部と、
   前記第１サブアレイ内の何れかの不良ビット線が選択された場合に、選択された不良ビット線に対応する前記第１情報に基づいて、前記第１サブアレイ及び前記第２サブアレイのうち何れかをアクセス対象として選択するための第１制御信号を生成する第１信号生成部と、を備える、
   請求項１に記載の半導体記憶装置。
9. 前記制御部は、
   前記第１サブアレイ内の何れかのビット線に対応するカラムアドレスと、前記第１サブアレイ内の不良ビット線に対応するカラムアドレスと、が入力されるＸＮＯＲ回路であって、入力された２つのカラムアドレスが一致するか否かを示す信号を出力するＸＮＯＲ回路と、
   前記第２記憶部に記憶された前記第１情報と、前記ＸＮＯＲ回路から出力された信号と、が入力されるＡＮＤ回路であって、前記第１サブアレイ内の何れかの不良ビット線が選択された場合に、前記第１サブアレイの代わりに前記第２サブアレイにアクセスするか否かを示す信号を前記第１信号生成部に出力するＡＮＤ回路と、
   ロウアドレスが入力された場合に、前記第１サブアレイ及び前記第２サブアレイのうち何れのサブアレイ内のワード線に対応するロウアドレスが入力されたかを示す信号を前記第１信号生成部に出力するデコーダと、を備える、
   請求項８に記載の半導体記憶装置。
10. 前記制御部は、前記第２サブアレイ内の不良ビット線の数が前記第２サブアレイ内のスペアビット線の数よりも多いことを含む所定の第２条件を満たす場合に、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記複数のサブアレイのうち前記第２サブアレイから前記行列の列方向に離れて配置された第３サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
    請求項１に記載の半導体記憶装置。
11. 前記制御部は、前記第２条件を満たす場合に、前記第２サブアレイ内の何れかのビット線又はスペアビット線の代わりに、前記第３サブアレイ内の何れかのビット線又はスペアビット線を、前記第２サブアレイ内の前記何れかのビット線又はスペアビット線に接続されたローカルデータ線に接続することによって、前記第３サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
    請求項１０に記載の半導体記憶装置。
12. 前記第２サブアレイ及び前記第３サブアレイのうち何れかをアクセス対象として選択するための第２制御信号に基づいて、前記第３サブアレイ内の何れかのビット線又はスペアビット線を、前記第２サブアレイ内の前記何れかのビット線又はスペアビット線に接続されたローカルデータ線に接続するか否かを制御するように構成されたスイッチ部を備える、
    請求項１１に記載の半導体記憶装置。
13. 前記制御部は、
    前記第２サブアレイの代わりに前記第３サブアレイにアクセスするか否かを示す第２情報を、前記第２サブアレイ内の不良ビット線毎に記憶する第２記憶部と、
    前記第２サブアレイ内の何れかの不良ビット線が選択された場合に、選択された不良ビット線に対応する前記第２情報に基づいて、前記第２サブアレイ及び前記第３サブアレイのうち何れかをアクセス対象として選択するための第２制御信号を生成する第２信号生成部と、を備える、
    請求項１０に記載の半導体記憶装置。
14. 前記第１サブアレイと前記第２サブアレイとの間に少なくとも１つのサブアレイが設けられている、
    請求項１に記載の半導体記憶装置。
15. 前記第２サブアレイと前記第３サブアレイとの間に少なくとも１つのサブアレイが設けられている、
    請求項１０に記載の半導体記憶装置。
16. 半導体記憶装置の制御方法であって、
    前記半導体記憶装置は、
    行列状に配列された複数のサブアレイを含むメモリセルアレイであって、各サブアレイは、前記行列の行方向に配列された複数のワード線と、前記行列の列方向に配列された複数のビット線と、前記複数のビット線のうち不良ビット線と置換するための１つ以上のスペアビット線と、前記複数のワード線のうち何れかのワード線と前記複数のビット線のうち何れかのビット線又は前記１つ以上のスペアビット線のうち何れかのスペアビット線とに接続された複数のメモリセルと、を含む、メモリセルアレイを備え、
    前記半導体記憶装置の制御部が、
    前記複数のサブアレイのうち第１サブアレイ内の何れかのワード線を活性化する場合に、前記第１サブアレイ内の何れかのワード線と、前記複数のサブアレイのうち前記第１サブアレイから前記行列の行方向に離れて配置された第２サブアレイ内の対応するワード線と、を活性化するステップと、
    前記第１サブアレイ内の不良ビット線の数が前記第１サブアレイ内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、前記第１サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするステップと、
    の各ステップを実行する、
    半導体記憶装置の制御方法。

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