KR100290697B1 - 디스터브 리프레시 테스트 회로를 포함하는 반도체 기억 장치 - Google Patents

디스터브 리프레시 테스트 회로를 포함하는 반도체 기억 장치 Download PDF

Info

Publication number
KR100290697B1
KR100290697B1 KR1019990005328A KR19990005328A KR100290697B1 KR 100290697 B1 KR100290697 B1 KR 100290697B1 KR 1019990005328 A KR1019990005328 A KR 1019990005328A KR 19990005328 A KR19990005328 A KR 19990005328A KR 100290697 B1 KR100290697 B1 KR 100290697B1
Authority
KR
South Korea
Prior art keywords
word line
signal
test mode
response
enable signal
Prior art date
Application number
KR1019990005328A
Other languages
English (en)
Other versions
KR20000005594A (ko
Inventor
쯔지다까하루
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20000005594A publication Critical patent/KR20000005594A/ko
Application granted granted Critical
Publication of KR100290697B1 publication Critical patent/KR100290697B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays

Abstract

본 발명의 반도체 기억 장치(1000)에서는, 특정한 테스트 모드 이외의 모드에서, 동일하거나 또는 다른 메모리 서브 어레이에 속하는 용장 셀을 이용하여 치환이 가능하다. 용장 판정 회로(11)는 디스터브 리프레시 가속 모드 테스트가 지정되면, 용장 셀 대응의 스페어 워드선 인에이블 신호 RWLE를 비활성화시킨다. SWL 드라이버(14)는 스페어 워드선 인에이블 신호 RWLE에 응답하여, 스페어 워드선을 비선택으로 한다. NWL 드라이버(16)는 용장 판정 회로(11)로부터 출력되는 워드선 인에이블 신호 NWLE에 응답하여, 복수의 워드선(불량 셀에 대응하는 워드선을 제외한)을 동시에 활성화시킨다.

Description

디스터브 리프레시 테스트 회로를 포함하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE INCLUDING DISTURB REFRESH TEST CIRCUIT}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 치환 가능한 용장 셀을 포함하는 반도체 기억 장치의 구성에 관한 것이다.
종래의 용장 셀을 구비하는 반도체 기억 장치의 일례에 대해, 도 5를 이용하여 간단히 설명한다.
도 5에 도시한 종래의 반도체 기억 장치(9000)는, 레지스터(901), 로우 어드레스 버퍼(902), 용장 판정 회로(511), 로우 프리 디코더(512), 메모리 셀 어레이(510), 컬럼 디코더(903), 및 데이타 입출력 버퍼(904)를 포함한다.
레지스터(901)는 외부로부터의 신호(외부 로우 어드레스 스트로브 신호/RAS, 외부 컬럼 어드레스 스트로브 신호/CAS, 외부 칩 셀렉트 신호/CS, 외부 기록 인에이블 신호/WE, 외부 클럭 신호 CLK, 외부 클럭 인에이블 신호 CKE 등)를 받아, 대응하는 제어 신호를 출력한다.
로우 어드레스 버퍼(902)는 레지스터(901)로부터 받는 액트 신호 ACT에 응답하여, 외부 어드레스 신호 A0∼Ai에 기초하여, 로우 어드레스 신호를 출력한다.
메모리 셀 어레이(501)는 복수의 메모리 서브 어레이 A(0), A(1), …, A(n)을 포함한다. 메모리 서브 어레이의 각각은, 정규의 메모리 셀로 구성되는 노멀 블럭(NBL(0), NBL(1), …, NBL(n))과 용장 셀로 구성되는 용장 블럭(RBL(0), RBL(1), …, RBL(n))을 포함한다. 노멀 블럭에 있어서의 메모리 셀의 각각은 대응하는 워드선 WL과 접속되어 있다. 용장 블럭에 있어서의 용장 셀의 각각은 대응하는 스페어 워드선 SWL과 접속되어 있다.
1개의 메모리 서브 어레이에 있어서의 노멀 블럭에 대해, 다른 메모리 서브 어레이에 존재하는 용장 셀을 사용하여 치환을 행하는 것이 가능하다.
용장 판정 회로(511)는, 용장 셀의 사용/미사용을 판정하고, 용장 블럭에 있어서의 스페어 워드선 SWL을 선택 상태로 하기 위한 스페어 워드선 인에이블 신호 RWLE, 및 노멀 블럭에 있어서의 워드선 WL을 선택 상태로 하기 위한 워드선 인에이블 신호 NWLE를 출력한다.
용장 셀을 사용할 경우에는, 대응하는 스페어 워드선 인에이블 신호 RWLE가 활성화하고, 대응하는 워드선 인에이블 신호 NWLE가 비활성화한다. 용장 셀을 사용하지 않는 경우에는, 스페어 워드선 인에이블 신호 RWLE는 비활성화하고, 대응하는 워드선 인에이블 신호 NWLE가 활성화된다.
로우 프리 디코더(512)는 워드선 인에이블 신호 NWLE에 응답하여, 로우 어드레스 버퍼(902)의 출력에 기초하여 대응하는 워드선을 지정하는 디코드 신호를 출력한다. 로우 프리 디코더(512)는 또한, 로우 어드레스 버퍼(902)의 출력에 기초하여, 대응하는 센스 앰프 블럭 및 노멀 블럭을 지정하는 블럭 선택 신호를 출력한다.
도 5에 도시한 종래의 반도체 기억 장치(9000)는 공유 센스 앰프 방식의 구성을 포함한다. 메모리 서브 어레이 A(0), …의 각각을 사이에 두는 영역에, 센스 앰프 블럭(2)을 배치한다. 인접하는 메모리 서브 어레이끼리는, 센스 앰프 블럭(2)을 공유한다.
메모리 셀 어레이(510)에 대해 SA 드라이버(924), 및 워드선 드라이버(925)를 배치한다. 워드선 드라이버(925)는 용장 판정 회로(511) 및 로우 프리 디코더(512)의 출력에 기초하여 워드선 WL 또는 스페어 워드선 SWL을 선택 상태로 한다. SA 드라이버(924)는 각 센스 앰프 블럭(2)의 활성화/비활성화를 위한 제어를 행하기 위한 제어 신호 SACnt를 출력한다.
데이타 입출력 버퍼(904)는, 컬럼 디코더(903)의 제어에 기초하여, 데이타 온 입출력 핀 DQ0∼DQn과 메모리 셀 어레이(510) 사이에서 신호의 교환을 행한다.
이와 같이, 도 5에 도시한 종래의 반도체 기억 장치(9000)에서는, 동일 또는 다른 메모리 서브 어레이에 속하는 용장 셀을 이용하여 치환 가능한 구성을 취함으로써, 구제 효율을 높여, 불량품의 발생을 억제하고 있다.
그런데, 반도체 기억 장치를 테스트하기 위한 것으로, 디스터브 리프레시 테스트가 있다. 디스터브 리프레시 테스트에서는 대상이 되는 1개의 워드선에 대해, 일정 기간 판독 동작을 반복하여(워드선의 온/오프를 반복한다), 대상이 되는 워드선 근방의 메모리 셀에 누설을 일으키기 쉬운 상황을 만들어, 메모리 셀의 기억 상태를 시험한다.
디스터브 리프레시 테스트에 대해, 디스터브 리프레시 테스트를 가속시키는 디스터브 리프레시 가속 모드 테스트가 있다.
이 디스터브 리프레시 가속 모드 테스트는 복수의 워드선을 동시에 활성함으로써, 단기간에 테스트를 행하고자 하는 것이다.
그런데, 상술한 종래의 반도체 기억 장치(9000)에 있어서 디스터브 리프레시 가속 모드 테스트를 실시한 경우, 이하의 문제가 발생한다.
도 5에 도시한 종래의 반도체 기억 장치(9000)에 있어서의 디스터브 리프레시 가속 모드 테스트에서의 문제를 도 6을 이용하여 설명한다.
메모리 셀 어레이(510)는, 복수의 메모리 서브 어레이 A(0), …, A(n/2-1), A(n/2), …, A(n-1), 및 A(n)을 포함한다.
메모리 서브 어레이의 각각은, 노멀 메모리 블럭(NBL(0), …, NBL(n/2-1), NBL (n/2), …, NBL(n-1), 및 NBL(n)) 및 용장 블럭(RBL(0), …, RBL(n/2-1), RBL (n/2), …, RBL(n))을 포함한다. 인접하는 메모리 서브 어레이 사이에서, 센스 앰프 블럭(2)을 공유한다.
도 6에 도시한 바와 같이, 노멀 블럭 NBL(0)의 불량을, 메모리 서브 어레이 A(n/2)의 용장 영역에서의 스페어 워드선 SWL에서 구제하고 있는 경우에 대해 생각한다.
이 상황에 있어서, 디스터브 리프레시 가속 모드 테스트를 이용하여, 메모리 서브 어레이 A(0)의 워드선 WL과, 메모리 서브 어레이 A(n/2)의 워드선 WL을 동시에 활성화시키려고 한 경우, 메모리 서브 어레이 A(n/2)에 있어서, 워드선 WL과 용장용의 스페어 워드선 SWL이 동시에 선택되어, 불량을 일으키게 된다.
그래서, 본 발명은 용장 영역을 갖는 반도체 기억 장치에 있어서, 고속이고 또한 정확하게 디스터브 테스트를 행할 수 있는 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 용장 영역을 갖는 반도체 기억 장치에 있어서, 용장 효율이 제한되지 않고, 고속이고 또한 정확하게 디스터브 테스트를 실시하는 것을 가능하게 하는 반도체 기억 장치를 제공하는 것이다.
청구항1에 따른 반도체 장치는 복수의 메모리 서브 어레이를 포함하는 메모리 셀 어레이- 상기 복수의 메모리 서브 어레이의 각각은 행렬형으로 배치되는 복수의 메모리 셀과, 행에 대응하여 배치되는 복수의 워드선과, 열에 대응하여 배치되는 복수의 비트선을 포함하고, 적어도 1 이상의 메모리 서브 어레이는, 복수의 메모리 서브 어레이에 속하는 메모리 셀을 치환하기 위한 용장 셀을 더 포함함- 와; 테스트 모드 지정 신호에 응답하여, 특정한 테스트 모드가 지정된 것을 검출하는 테스트 모드 검출 회로와; 어드레스 신호에 응답하여 용장 사용/미사용을 판정하는 판정 회로와; 어드레스 신호에 기초하여 판정 회로에 의한 판정 결과에 응답하여 대응하는 메모리 셀을 선택/비선택 상태로 하기 위한 제1 제어 회로와; 특정한 테스트 모드 이외의 모드에 있어서, 판정 회로에 있어서의 판정 결과에 응답하고 어드레스 신호에 기초하여 대응하는 용장 셀을 선택/비선택 상태로 하고, 특정한 테스트 모드에 있어서는, 판정 회로에 있어서의 판정 결과에 상관 없이 대응하는 용장 셀을 비선택 상태로 하기 위한 제2 제어 회로를 더 구비한다.
본 발명의 주된 이점은, 메모리 서브 어레이 사이를 뛰어넘어 어느 한쪽의 메모리 서브 어레이에서의 용장 영역을 이용하여 치환을 행할 수 있는 반도체 기억 장치에 있어서, 특정한 테스트 모드에 있어서, 복수의 워드선을 동시에 활성화시키고, 스페어 워드선을 비활성화시킴으로써, 선택 불량을 억제하여, 고속으로 테스트(디스터브 테스트)를 행하는 것이 가능해진다.
또한, 특정한 테스트 모드 이외의 모드에 있어서는, 다른 메모리 서브 어레이에 있어서의 용장 셀을 이용하여도 치환을 행하는 것이 가능하기 때문에, 테스트 기구에 의한 제한을 받지 않고, 높은 용장 효율을 유지하는 것이 가능해진다.
또한, 특정한 테스트 모드에 있어서는, 복수의 메모리 서브 어레이를 선택하여, 각각에 있어서의 워드선(불량셀에 대응하는 워드선을 제외한다)을 동시에 활성화시킬 수 있다. 이에 따라, 고속이고 또한 정확한 디스터브 테스트를 행하는 것이 가능해진다.
특히, 디스터브 리프레시 가속 모드 테스트에 있어서 고속이고 또한 정확한 테스트를 실시하는 것이 가능해진다.
본 발명의 전술한 특성 및 그외의 특성 및 장점에 대해서는 첨부된 도면을 참조로 한 다음의 설명에서 좀더 명백하게 설명하기로 한다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 기억 장치(1000)의 전체 구성을 나타낸 개략 블럭도.
도 2는 도 1에 도시한 본 발명의 실시예 1의 반도체 기억 장치(1000)에 포함되는 용장 판정 회로(11)의 구성의 일례를 나타낸 회로도.
도 3은 도 1에 도시한 본 발명의 실시예 1의 반도체 기억 장치(1000)에 있어서의 로우 프리 디코더(12), NWL 드라이버(16), 및 SWL 드라이버(14)의 구성의 일례를 나타낸 도면.
도 4는 본 발명의 실시예 1에 있어서의 메모리 셀 어레이의 다른 구성예를 나타낸 도면.
도 5는 종래의 반도체 기억 장치(9000)의 전체 구성을 나타낸 개략 블럭도.
도 6은 도 5에 도시한 종래의 반도체 기억 장치(9000)에 있어서의 디스터브 리프레시 가속 모드 테스트에서의 문제를 설명하기 위한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메모리 셀 어레이
11 : 용장 판정 회로
12 : 로우 프리 디코더
14 : SWL 드라이버
16 : NWL 드라이버
18 : SA 드라이버
A(0)∼A(n) : 메모리 서브 어레이
NBL(0)∼NBL(n) : 노멀 메모리 블럭
RBL(0)∼RBL(n): 용장 블럭
WL : 워드선
SWL : 스페어 워드선
21 : 레지스터
22 : 로우 어드레스 버퍼
23 : 컬럼 디코더
24 : 데이타 입출력 버퍼
100 : 용장 검출 회로
103 : 인에이블 신호 발생 회로
350 : 블럭 선택 회로
360 : 디코더
D(0)∼D(3) : 드라이버
1000 : 반도체 기억 장치
[실시예 1]
본 발명의 실시예 1에 있어서의 반도체 기억 장치에 대해 설명한다. 본 발명의 실시예 1에 있어서의 반도체 기억 장치는 구제 효율이 높고, 더구나 고속이고 또한 정확하게 디스터브 테스트를 실현하기 위한 구성을 제공하는 것이다.
본 발명의 실시예 1에 있어서의 반도체 기억 장치의 전체 구성에 대해 도 1을 이용하여 설명한다.
도 1에 도시한 반도체 기억 장치(1000)는 레지스터(21), 로우 어드레스 버퍼(22), 용장 판정 회로(11), 로우 프리 디코더(12), SWL 드라이버(14), NWL 드라이버(16), SA 드라이버(18), 메모리 셀 어레이(10), 컬럼 디코더(23), 및 데이타 입출력 버퍼(24)를 포함한다.
레지스터(21)는 외부로부터의 신호(외부 로우 어드레스 스트로브 신호/RAS, 외부 컬럼 어드레스 스트로브 신호/CAS, 외부 칩 셀렉트 신호/CS, 외부 기록 인에이블 신호/WE, 외부 클럭 신호 CLK, 외부 클럭 인에이블 신호 CKE 등)을 수신하여, 대응하는 제어 신호를 출력한다. 본 발명의 실시예 1에 있어서는, 수신한 신호의 조합에 응답하여, 테스트 모드 인에이블 신호 TME를 출력한다.
로우 어드레스 버퍼(22)는, 레지스터(21)로부터 출력되는 액트 신호 ACT에 응답하여, 외부 어드레스 신호 A0∼A1에 기초하여, 로우 어드레스 신호를 출력한다.
메모리 셀 어레이(10)는, 복수의 메모리 서브 어레이 A(0), A(1), …, A (n)을 포함한다. 각 메모리 서브 어레이는, 정규의 메모리 셀로 구성되는 노멀 블럭(NBL(0), NBL(1), …, NBL(n))과, 용장 셀로 구성되는 용장 블럭(RBL(0), RBL(1), …, RBL (n))을 포함한다. 노멀 블럭에 있어서의 메모리 셀의 각각은 대응하는 워드선 WL과 접속되어 있다. 용장 블럭에 있어서의 용장 셀의 각각은 대응하는 스페어 워드선 SWL과 접속되어 있다.
반도체 기억 장치(1000)에서는 동일하거나 또는 상이한 메모리 서브 어레이에 존재하는 용장 셀을 사용하여 치환을 행하는 것이 가능하다.
반도체 기억 장치(1000)는 공유 센스 앰프 방식의 구성을 구비한다. 메모리 서브 어레이 A(0), …의 각각을 사이에 두도록, 센스 앰프 블럭(2)을 배치한다. 인접하는 메모리 서브 어레이끼리는 센스 앰프 블럭(2)을 공유한다.
SA 드라이버(18)는 각 센스 앰프 블럭(2)의 활성화/비활성화를 위한 제어를 행하기 위한 제어 신호 SACnt를 출력한다.
데이타 입출력 버퍼(24)는 컬럼 디코더(23)의 제어에 기초하여 데이타 온 입출력 핀 DQ0∼DQn과 메모리 셀 어레이(10)와의 사이에서 신호의 교환을 행한다.
용장 판정 회로(11)는 로우 어드레스 버퍼(22)의 출력하는 X 어드레스 신호의 응답하여 후술하는 워드선 인에이블 신호 NWLE 및 스페어 워드선 인에이블 신호 RWLE를 출력한다.
용장 판정 회로(11)는 또한 레지스터(21)로부터 출력되는 테스트 모드 인에이블 신호 TME에 응답하여 스페어 워드선 인에이블 신호 RWLE를 비활성화한다. 본 발명의 실시예 1에서는, 테스트 모드 신호 TME는 디스터브 리프레시 가속 모드 테스트를 의미하도록 한다.
SWL 드라이버(14)는 용장 판정 회로(11)로부터 출력되는 스페어 워드선 인에이블 신호 RWLE에 응답하여, 대응하는 용장 셀에 접속되는 스페어 워드선 SWL을 선택 상태로 한다.
NWL 드라이버(16)는 용장 판정 회로(11)로부터 출력되는 워드선 인에이블 신호 MWLE에 응답하고, 로우 프리 디코더(12)의 출력에 기초하여, 대응하는 노멀 블럭에 있어서의 워드선 WL을 선택 상태로 한다.
다음에, 본 발명의 실시예 1에 있어서의 용장 판정 회로(11)의 구성에 대해, 도 2를 이용하여 설명한다.
도 2는 1개의 용장 셀에 대응하는 구성을 나타낸 것으로, 용장 검출 회로(100) 및 인에이블 신호 발생 회로(102)를 배치한다.
용장 검출 회로(100)는 X 어드레스 신호의 각각에 대해, NMOS 트랜지스터 및 퓨즈를 배치한다. 도 2에 있어서는 X 어드레스 신호 X(0), X(1), …, X(n)의 각각에 대해, NMOS 트랜지스터 N1.0, N1.1, …, N1.n 및 퓨즈 F1.0, F1.1, …, F1.n을 각각 배치한다. X 어드레스 신호 X(0), X (1), …, X(n)은, 도 1에 도시한 로우 어드레스 버퍼(22)로부터 입력된다.
NMOS 트랜지스터 N1.0, N1.1, …의 각각의 한쪽의 도통 단자는, 대응하는 퓨즈 F1.0, F1.1, …, F1.n의 한쪽의 단자와 접지 전위 사이에 접속된다. 퓨즈 F1.0, F1.1, …, F1.n의 각각의 다른쪽의 단자는 신호선 L1과 접속된다.
신호선 L1과 전원 전위 사이에 PMOS 트랜지스터 P1 및 P2를 배치한다. PMOS 트랜지스터 P1의 게이트 전극은 프리 차지 신호 ZSRP를 받는다. PMOS 트랜지스터 P2의 게이트 전극은 후술하는 인버터 회로(215)의 출력 신호를 받는다. 이들에 의해 초기 상태에 있어서, 신호선 L1은 프리차지 레벨(전원 전위 레벨)로까지 충전된다. PMOS 트랜지스터 P2에 의해, 신호선 L1의 전위는 일정 레벨로 유지된다.
인에이블 신호 발생 회로(102)는 인버터 회로(211, 212, 214 및 215), 및 NAND 회로(213)를 포함한다. 인버터 회로(214)는 테스트 모드 인에이블 신호 TME를 입력으로 받는다. 인버터 회로(215)의 입력 노드는 신호선 L1과 접속된다. 인버터 회로(215)는 노멀 블럭에 있어서의 워드선의 선택을 제어하는 워드선 인에이블 신호 NWLE를 출력한다.
인버터 회로(211)는 인버터 회로(215)의 출력(워드선 인에이블 신호 NWLE)을 반전한다. NAND 회로(213)는 인버터 회로(214)의 출력과 인버터 회로(211)의 출력을 입력으로 받는다. 인버터 회로(212)는 NAND 회로(213)의 출력을 반전하여, 대응하는 스페어 워드선 인에이블 신호 RWLE(도면 중 기호 RWLE(i))를 출력한다.
용장 검출 회로(100)에 있어서의 퓨즈는, 미리 불량 셀의 어드레스에 대응하여 절단해 놓는다. 그 결과, 불량셀이 지정된 경우에는, 대응하는 X 어드레스 신호의 입력에 대해 워드선 인에이블 신호 MWLE가 L 레벨로 비활성화한다.
테스트 모드 인에이블 신호 TME가 L 레벨의 비활성 상태에 있는 경우(특정한 테스트 모드 이외의 모드), 스페어 워드선 인에이블 신호 RWLE는 입력하는 X 어드레스 신호에 응답하여 활성화/비활성화한다.
이것에 대해, 테스트 모드 인에이블 신호 TME가 H 레벨의 활성 상태에 있는 경우(특정한 테스트 모드)에서는, 입력하는 X 어드레스 신호에 상관 없이 스페어 워드선 인에이블 신호 RWLE는 항상 L 레벨로 비활성화한다.
다음에, 본 발명의 실시예 1에 있어서의 로우 프리 디코더(12), NWL 드라이버(16), 및 SWL 드라이버(14)의 관계에 대해 도 3을 이용하여 설명한다.
도 3은 도 1에 도시한 본 발명의 실시예 1에 있어서의 반도체 기억 장치(1000)의 로우 프리 디코더(12), NWL 드라이버(16) 및 SWL 드라이버(14)의 구성을 나타낸 도면이다. 이하에서는, 4개의 메모리 서브 어레이 A(0)∼A(3)(즉, 노멀 블럭 NBL(0)∼NBL(3))에 대응하는 구성을 대표적으로 설명한다.
도 3에 도시한 로우 프리 디코더(12)에 대해 설명한다. 도 3에 도시한 바와 같이, 로우 프리 디코더(12)는 메모리 서브 어레이를 선택하기 위한 선택 회로(350), 및 프리 디코더(360)를 포함한다.
선택 회로(350)는 인버터 회로(301, 304, 305, 310, 311, 312 및 313), NOR 회로(302 및 303), 및 NAND 회로(306, 307, 308 및 309)를 포함한다.
인버터 회로(301)는 테스트 모드 인에이블 신호 TME을 반전시킨 반전 테스트 모드 인에이블 신호/TME를 입력으로 받아, 이것을 반전하여 출력한다.
NOR 회로(302) 및 인버터 회로(304)는 노멀 블럭 NBL(0) 및 NBL(1)에 대응하여 배치된다. NOR 회로(302)는 반전 X 어드레스 신호/X0(0)과 인버터 회로(301)의 출력을 입력으로 받는다. 인버터 회로(304)는 NOR 회로(302)의 출력을 반전한다.
NOR 회로(303) 및 인버터 회로(305)는 노멀 블럭 NBL(2) 및 NBL(3)에 대응하여 배치된다. NOR 회로(303)는 X 어드레스 신호X0(0)과 인버터 회로(301)의 출력을 입력으로 받는다. 인버터 회로(305)는 NOR 회로(303)의 출력을 반전한다.
NAND 회로(306) 및 인버터 회로(310)는 노멀 블럭 NBL(0)에 대응하여 배치한다. NAND 회로(307) 및 인버터 회로(311)는 노멀 블럭 NBL(1)에 대응하여 배치한다.
NAND 회로(308) 및 인버터 회로(312)는 노멀 블럭 NBL(2)에 대응하여 배치한다. NAND 회로(309) 및 인버터 회로(313)는 노멀 블럭 NBL(3)에 대응하여 배치한다.
NAND 회로(306)는 반전 X 어드레스 신호/X0(1)과 인버터 회로(304)의 출력을 입력으로 받는다. 인버터 회로(310)는 NAND 회로(306)의 출력 신호를 반전한다. 인버터 회로(310)는 블럭 선택 신호 BS0을 출력한다.
NAND 회로(307)는 X 어드레스 신호 X0(1)과 인버터 회로(304)의 출력을 입력으로 받는다. 인버터 회로(311)는 NAND 회로(307)의 출력 신호를 반전한다. 인버터 회로(311)는 블럭 선택 신호 BS1을 출력한다.
NAND 회로(308)는 반전 X 어드레스 신호/X0(1)과 인버터 회로(305)의 출력을 입력으로 받는다. 인버터 회로(312)는 NAND 회로(308)의 출력 신호를 반전한다. 인버터 회로(312)는 블럭 선택 신호 BS2를 출력한다.
NAND 회로(309)는 X 어드레스 신호 X0(1)과 인버터 회로(305)의 출력을 입력으로 받는다. 인버터 회로(313)는 NAND 회로(309)의 출력 신호를 반전한다. 인버터 회로(313)는 블럭 선택 신호 BS3을 출력한다.
블럭 선택 신호 BS0, BS1, BS2, 및 BS3의 각각은, 노멀 블럭 NBL(0), NBL(1), NBL(2) 및 NBL(3)을 각각 선택한다.
또, X 어드레스 신호 X0(0), X 어드레스 신호 X0(1), 반전 X 어드레스 신호/X0(0), 반전 X 어드레스 신호/X0(1)은 도 1에 도시한 로우 어드레스 버퍼(22)로부터 출력되는 상위 비트의 어드레스 신호에 대응한다.
선택 회로(350)의 동작에 대해 설명한다. 테스트 모드 인에이블 신호 TME가 H 레벨의 활성 상태에 있는 경우(특정한 테스트 모드), NOR 회로(302 및 303)는 모두 H 레벨의 신호를 입력으로 받는다. 따라서, 인버터 회로(304 및 305)로부터, 항상 H 레벨의 신호가 출력된다. 그 결과, 입력되는 X 어드레스 신호 X0(1), 및 반전 X 어드레스 신호/X0(1)의 각각에 응답하여, 블럭 선택 신호 BS0, BS1, BS2, 및 BS3이 각각 활성화/비활성화된다.
구체적으로는, X 어드레스 신호 X0(1)이 H 레벨(/X0(1)이 L 레벨)이면, 신호 BS1 및 BS3이 H 레벨로 활성화된다. 이에 따라, 노멀 블럭 NBL(1) 및 NBL(3)이 동시에 선택된다.
테스트 모드 인에이블 신호 TME가 L 레벨의 비활성 상태에 있는 경우(특정한 테스트 모드 이외), 예를 들면 X 어드레스 신호 X0(0)이 H 레벨의 상태(반전 X 어드레스 신호/X0(0)이 L 레벨의 상태)이면, 인버터 회로(305)로부터 H 레벨의 신호가 출력되고, 인버터 회로(304)로부터 L 레벨의 신호가 출력된다. 이 결과, X 어드레스 신호 X0(1) 또는 반전 X 어드레스 신호/X0(1)에 응답하여, 블럭 선택 신호 BS2 또는 BS3 중 어느 한쪽이 활성화되고, 다른쪽이 비활성화된다. 이에 따라, 노멀 블럭 NBL(2) 또는 NBL(3) 중 어느 한쪽이 선택된다.
도 3에 도시한 프리 디코더(350)에 대해 설명한다. 프리 디코더(350)는 도 1에 도시한 로우 어드레스 버퍼(22)로부터 받는 X 어드레스 신호를 디코드하여, 디코드 신호를 출력한다. 후술하는 NWL 드라이버(16)는 이 디코드 신호를 입력으로 받는다.
도 3에 도시한 NWL 드라이버(16)에 대해 설명한다. NWL 드라이버(16)는 노멀 블럭의 각각에 대응하는 드라이버를 포함한다. 도 3에 있어서는, 노멀 블럭 NBL(0)에 대응하는 드라이버 D(0), 노멀 블럭 NBL(1)에 대응하는 드라이버 D(1), 노멀 블럭 NBL(2)에 대응하는 드라이버 D(2), 및 노멀 블럭 NBL(3)에 대응하는 드라이버 D(3)가 도시되어 있다.
드라이버 D(0), D(1), D(2) 및 D(3)의 각각은 워드선 인에이블 신호 NWLE에 응답하고, 대응하는 블럭 선택 신호 및 디코드 신호에 기초하여, 대응하는 노멀 블럭에 있어서의 워드선 WL을 선택 상태로 한다. 블럭 선택 신호, 또는 워드선 인에이블 신호 NWLE가 비활성 상태에 있는 경우에는, 대응하는 워드선 WL은 활성화되지 않는다.
도 3에 도시한 SWL 드라이버(14)에 대해 설명한다. SWL 드라이버(14)는 용장 판정 회로(11)로부터 출력되는 스페어 워드선 인에이블 신호 RWLE(도면 중 기호 RWLE(0)∼RWLE(D)에 응답하여, 대응하는 스페어 워드선 SWL(도면 중 기호 SWL(0)∼SWL(j))을 선택 상태로 한다. 스페어 워드선 인에이블 신호 RWLE가 비활성 상태에 있는 경우에는, 대응하는 스페어 워드선 SWL은 활성화되지 않는다.
이와 같이 구성함으로써, 디스터브 리프레시 가속 모드 테스트(테스트 모드 신호 TME가 H 레벨의 활성 상태)에 있어서, 스페어 워드선 인에이블 신호 RWLE가 항상 L 레벨로 되기 때문에, 용장 셀에 대응하는 스페어 워드선 SWL은 활성화되지 않는다. 한편, 대응하는 X 어드레스 신호에 응답하여, 복수의 노멀 블럭이 동시에 선택 상태가 되고, 복수 라인의 워드선 WL(불량 셀에 대응하는 워드선을 제외한다)이 동시에 활성화된다.
디스터브 리프레시 가속 모드 테스트 이외의 경우(테스트 모드 인에이블 신호 TME가 L 레벨의 비활성 상태)에서는, 용장 판정에 응답하여 대응하는 스페어 워드선 인에이블 신호 RWLE가 H 레벨로 활성화되고, 워드선 인에이블 신호 NWLE가 L 레벨로 비활성화된다. 이 결과, 불량 셀과 용장 셀과의 치환이 실시된다.
즉, 디스터브 리프레시 가속 모드 테스트를 실시하였을 때, 동일 메모리 서브 어레이 내에 포함된 워드선 WL과 용장 워드선 SWL이 동시에 선택된다고 하는 불량을 방지할 수 있다. 또한, 통상 모드에 있어서는, 구제 효율을 높게 하는 것이 가능해진다.
또, 본 발명의 실시예 1에 있어서는, 용장 셀을 각 메모리 서브 어레이에 분산하여 배치하였지만, 도 4에 도시한 바와 같이, 1개의 메모리 서브 어레이에 용장 셀을 집중 배치하는 구성이어도 좋다.
도 4는 본 발명의 실시예 1에 있어서의 메모리 셀 어레이의 다른 구성예를 나타내는 도면이다. 도 4에 도시한 메모리 셀 어레이는 복수의 메모리 서브 어레이 A(0), …, A(n/2), A(n/2-1), …, A(n)을 포함한다. 인접하는 메모리 서브 어레이끼리는 센스 앰프 블럭(2)을 공유한다. 메모리 서브 어레이의 각각은 대응하는 노멀 블럭 NBL(0), …, NBL(n/2), NBL(n/2-1), …, NBL(n)을 포함한다.
메모리 서브 어레이 A(n/2)는 또한, 용장 셀을 포함한다(기호 RWL). 다른 메모리 서브 어레이는 용장 셀을 포함하지 않는다. 메모리 서브 어레이 A(n/2)에 포함되는 용장 셀은 모든 메모리 서브 어레이에 있어서의 불량 셀을 치환하기 위해 사용한다.
(로우 프리 디코더, 드라이버를 포함하는) 로우 디코더(30)는 노멀 블럭에 있어서의 워드선 WL, 또는 용장 셀에 대응하는 스페어 워드선 SWL을 활성화시킨다.
디스터브 리프레시 가속 모드 테스트에서는, 복수의 메모리 서브 어레이에 있어서의 복수의 워드선 WL이 동시에 선택된다. 이 경우, 용장 셀이 사용되어 있더라도, 불량 셀에 대응하는 워드선 WL 외에, 대응하는 스페어 워드선 SWL이 비선택으로 된다. 이 결과, 동일 메모리 서브 어레이 내에서의 워드선과 스페어 워드선과의 동시 선택(선택 불량의 발생)을 방지하는 것이 가능해진다.
상술한 바와 같이 본 발명은 반도체 기억 장치의 특정한 테스트 모드에 있어서, 복수의 워드선을 동시에 활성화시키고 스페어 워드선을 비활성화시킴으로써, 선택 불량을 억제하여, 고속으로 테스트(디스터브 테스트)를 행하는 것이 가능해지며, 특정한 테스트 모드 이외의 모드에서는, 다른 메모리 서브 어레이에 있어서의 용장 셀을 이용하여도 치환을 행하는 것이 가능하기 때문에, 테스트 기구에 의한 제한을 받지 않고, 높은 용장 효율을 유지하는 것이 가능해진다.
또한, 특정한 테스트 모드에서는, 복수의 메모리 서브 어레이를 선택하여 각각에 있어서의 워드선(불량셀에 대응하는 워드선을 제외한다)을 동시에 활성화시킬 수 있으므로, 고속이고 또한 정확한 디스터브 테스트를 행하는 것이 가능해지며, 특히, 디스터브 리프레시 가속 모드 테스트에 있어서 고속이고 또한 정확한 테스트를 실시하는 것이 가능해진다.
상술한 본 발명의 사상 및 범위는 그 실시예에 제한되지 않고 첨부된 청구항의 범위에 의해서만 제한된다.

Claims (2)

  1. 반도체 기억 장치에 있어서,
    복수의 메모리 서브 어레이를 포함하는 메모리 셀 어레이- 상기 복수의 메모리 서브 어레이의 각각은 행렬 형상으로 배치되는 복수의 메모리 셀과, 상기 행에 대응하여 배치되는 복수의 워드선과, 상기 열에 대응하여 배치되는 복수의 비트선을 포함하며, 적어도 1개 이상의 상기 메모리 서브 어레이는 상기 복수의 메모리 서브 어레이에 속하는 상기 메모리 셀을 치환하기 위한 용장 셀을 더 포함함-와;
    테스트 모드 지정 신호에 응답하여, 특정한 테스트 모드가 지정된 것을 검출하는 테스트 모드 검출 수단과;
    어드레스 신호에 응답하여, 용장 사용/미사용을 판정하는 판정 수단과;
    상기 어드레스 신호에 기초하여, 상기 판정 수단에 의한 판정 결과에 응답하여, 대응하는 상기 메모리 셀을 선택/비선택 상태로 하기 위한 제1 제어 수단과;
    상기 특정한 테스트 모드 이외의 모드에서는, 상기 판정 수단에서의 판정 결과에 응답하여 상기 어드레스 신호를 기초로 대응하는 상기 용장 셀을 선택/비선택 상태로 하며, 상기 특정한 테스트 모드에서는, 상기 판정 수단에 있어서의 판정 결과에 상관 없이 대응하는 상기 용장 셀을 비선택 상태로 하기 위한 제2 제어 수단
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 용장 셀은 스페어 워드선에 접속되고,
    상기 테스트 모드 검출 수단은 상기 특정한 테스트 모드에서는 활성 상태의 테스트 모드 신호를 출력하고, 상기 특정한 테스트 모드 이외의 모드에서는 비활성 상태의 상기 테스트 모드 신호를 출력하는 수단을 포함하며,
    상기 제1 제어 수단은
    상기 판정 수단으로부터의 상기 용장 사용의 판정 결과에 응답하여 비활성 상태의 워드선 인에이블 신호를 출력하고, 상기 판정 수단으로부터의 상기 용장 미사용의 판정 결과에 응답하여 활성 상태의 상기 워드선 인에이블 신호를 출력하는 수단과,
    상기 워드선 인에이블 신호에 응답하여, 대응하는 상기 워드선을 선택하는 제1 선택 수단을 포함하고,
    상기 제2 제어 수단은
    활성 상태의 상기 테스트 모드 신호에 응답하여 비활성 상태의 스페어 워드선 인에이블 신호를 출력하고, 비활성 상태의 상기 테스트 모드 신호 및 상기 판정 수단의 판정에 응답하여 활성 상태/비활성 상태의 상기 스페어 워드선 인에이블 신호를 출력하는 수단과,
    상기 스페어 워드선 인에이블 신호에 응답하여, 대응하는 상기 스페어 워드선을 선택하는 제2 선택 수단
    을 포함하는 것을 특징으로 하는 반도체 기억 장치.
KR1019990005328A 1998-06-08 1999-02-13 디스터브 리프레시 테스트 회로를 포함하는 반도체 기억 장치 KR100290697B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10159030A JPH11353893A (ja) 1998-06-08 1998-06-08 半導体記憶装置
JP1998-159030 1998-06-08

Publications (2)

Publication Number Publication Date
KR20000005594A KR20000005594A (ko) 2000-01-25
KR100290697B1 true KR100290697B1 (ko) 2001-05-15

Family

ID=15684732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990005328A KR100290697B1 (ko) 1998-06-08 1999-02-13 디스터브 리프레시 테스트 회로를 포함하는 반도체 기억 장치

Country Status (3)

Country Link
US (1) US6118710A (ko)
JP (1) JPH11353893A (ko)
KR (1) KR100290697B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4804503B2 (ja) * 1998-06-09 2011-11-02 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2000285693A (ja) * 1999-03-31 2000-10-13 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6366509B2 (en) * 1999-07-15 2002-04-02 Micron Technology, Inc. Method and apparatus for repairing defective columns of memory cells
JP2001184890A (ja) * 1999-12-27 2001-07-06 Mitsubishi Electric Corp 半導体記憶装置
US6246619B1 (en) * 2000-02-07 2001-06-12 Vanguard International Semiconductor Corp. Self-refresh test time reduction scheme
JP2001266589A (ja) * 2000-03-21 2001-09-28 Toshiba Corp 半導体記憶装置およびそのテスト方法
US6243306B1 (en) * 2000-07-19 2001-06-05 International Business Machines Corporation Defect management engine for generating a unified address to access memory cells in a primary and a redundancy memory array
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
TW546664B (en) * 2001-01-17 2003-08-11 Toshiba Corp Semiconductor storage device formed to optimize test technique and redundancy technology
JP2002216493A (ja) * 2001-01-23 2002-08-02 Mitsubishi Electric Corp 救済修正回路および半導体記憶装置
KR100410984B1 (ko) * 2001-06-04 2003-12-12 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 불량 구제 방법
US6552939B1 (en) 2001-10-15 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having disturb test circuit
JP2003323798A (ja) * 2002-04-26 2003-11-14 Fujitsu Ltd 半導体記憶装置、およびその制御方法
DE10238279B4 (de) * 2002-08-21 2005-05-25 Infineon Technologies Ag Schieberegisterkette zur Trimmung von Generatoren einer integrierten Halbleitervorrichtung
KR100497164B1 (ko) * 2003-04-30 2005-06-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작 방법
JP2005267817A (ja) * 2004-03-22 2005-09-29 Oki Electric Ind Co Ltd 半導体記憶装置と冗長救済アドレスの読出方法
JP4566621B2 (ja) * 2004-05-14 2010-10-20 富士通セミコンダクター株式会社 半導体メモリ
KR100668510B1 (ko) 2005-06-30 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR100748460B1 (ko) * 2006-08-16 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 및 그 제어방법
CO6150041A1 (es) 2008-12-19 2010-04-20 Univ Del Valle Proceso para la distribucion de residuos toxicos mediante oxidacion en presencia de agua y oxigeno y unidad continua para el tratamiento de compuestos peligrosos
JP5538958B2 (ja) 2010-03-05 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5606883B2 (ja) * 2010-11-22 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
CN112309457B (zh) * 2019-07-26 2024-04-30 华邦电子股份有限公司 存储器装置及其列干扰更新方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684394A (ja) * 1992-09-04 1994-03-25 Nec Corp 半導体メモリ回路
JPH09312100A (ja) * 1996-05-22 1997-12-02 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
JPH11353893A (ja) 1999-12-24
US6118710A (en) 2000-09-12
KR20000005594A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
KR100290697B1 (ko) 디스터브 리프레시 테스트 회로를 포함하는 반도체 기억 장치
JP3774500B2 (ja) 半導体記憶装置
US5555212A (en) Method and apparatus for redundancy word line replacement in a semiconductor memory device
US4914632A (en) Semiconductor devices having redundancy circuitry and operating method therefor
US20010002176A1 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
JP2785717B2 (ja) 半導体記憶装置
US5907515A (en) Semiconductor memory device
KR20190129216A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20050040767A (ko) 저전압 구동형 반도체 기억 장치
KR100200891B1 (ko) 반도체 기억장치
US7230870B2 (en) Semiconductor memory device and test method therefor
JP2000260199A (ja) 半導体記憶装置
EP2082399B1 (en) Memory bus output driver of a multi-bank memory device and method therefor
JPH11126476A (ja) Ｄｒａｍ内蔵ロジック半導体集積回路装置
US6552939B1 (en) Semiconductor memory device having disturb test circuit
US20090059691A1 (en) Semiconductor integrated circuit and multi test method thereof
KR100521376B1 (ko) 불량 워드라인을 스크린하고 불량 워드라인에 브릿지가존재하더라도 리프레쉬 전류나 스탠바이 전류를증가시키지 않는 반도체 메모리 장치 및 그 워드라인 구동방법
US6504744B2 (en) Semiconductor memory device with memory test circuit
US6538935B1 (en) Semiconductor memory device enabling reliable stress test after replacement with spare memory cell
KR100368096B1 (ko) 스페어 메모리 셀을 구비한 반도체 기억 장치
KR100512176B1 (ko) 대기 전류 불량의 판별 기능을 갖는 반도체 메모리 장치
KR0170276B1 (ko) 반도체 메모리장치의 로우 결함복구장치
JP3566349B2 (ja) 半導体記憶装置およびそのテスト方法
KR20200132035A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
JP4766961B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060223

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee