KR100410984B1

KR100410984B1 - 반도체 메모리 장치 및 이 장치의 불량 구제 방법

Info

Publication number: KR100410984B1
Application number: KR10-2001-0031171A
Authority: KR
Inventors: 경계현
Original assignee: 삼성전자주식회사
Priority date: 2001-06-04
Filing date: 2001-06-04
Publication date: 2003-12-12
Also published as: JP4212833B2; JP2002367393A; KR20020092520A; US6813198B2; US20020196684A1

Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 불량 구제 방법을 공개한다. 이 장치는 불량 어드레스가 프로그램되고, 입력되는 어드레스가 프로그램된 불량 어드레스와 일치하면 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호를 인에이블하기 위한 불량 어드레스 프로그램 회로, 복수개의 리던던트 인에이블 신호들과 입력되는 어드레스를 디코딩한 신호들을 조합함에 의해서 복수개의 리던던트 워드 라인들을 구동하기 위한 리던던트 워드 라인 구동회로, 복수개의 리던던트 인에이블 신호들에 대응하는 선택신호가 프로그램되고 리던던트 인에이블 신호에 해당하는 선택신호를 발생하기 위한 선택신호 발생회로, 및 선택신호에 응답하여 입력되는 어드레스를 디코딩한 신호들중 소정 개수의 디코딩 신호들의 순서를 조절하기 위한 선택회로로 구성되어 있다. 따라서, 워드 라인과 다른 디코딩 신호를 가지는 리던던트 워드 라인으로 대체가 가능하므로 구제 효율을 증가할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 불량 구제 방법{Semiconductor memory device and failure repairing method thereof}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 불량인 노멀 메모리 셀들을 리던던트 메모리 셀들로 대체할 수 있는 반도체 메모리 장치 및 이 장치의 불량 구제 방법에 관한 것이다.

일반적으로, 반도체 메모리 장치는 노멀 메모리 셀들과 리던던트 메모리 셀들을 구비하며, 노멀 메모리 셀들에 불량이 발생되면 불량인 노멀 메모리 셀들을 리던던트 메모리 셀들로 대체함으로써 반도체 메모리 장치의 불량을 구제하게 된다.

그런데, 종래의 반도체 메모리 장치는 불량인 워드 라인을 리던던트 워드 라인으로 대체할 때 불량이 발생한 워드 라인에 대응하는 리던던트 워드 라인(즉, 불량이 발생한 워드 라인과 동일한 위치에 배치된 리던던트 워드 라인)으로만 대체가 가능하기 때문에, 불량인 워드 라인과 동일한 디코딩 신호를 가진 리던던트 워드 라인에 연결된 리던던트 메모리 셀들에 불량이 존재하는 경우에는 구제가 불가능하다.

또한, 종래의 반도체 메모리 장치는 불량인 워드 라인들의 수가 불량인 워드 라인들에 대응하는 리던던트 워드 라인들의 수보다 많은 경우에는 구제가 불가능하다. 이때, 불량인 워드 라인들과 동일한 디코딩 신호를 가지는 않는 리던던트 워드라인들이 사용되지 않고 있음에도 불구하고, 불량인 워드 라인들을 리던던트 워드 라인들로 대체할 수 없기 때문에 구제 효율이 낮아지게 된다는 문제점이 있었다.

본 발명의 목적은 불량인 노멀 워드 라인과 다른 디코딩 신호를 가진 리던던트 워드 라인으로 대체가 가능함으로써 불량 구제 효율을 증가시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 불량 구제 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 복수개의 제1디코딩 신호들에 응답하여 인에이블되는 복수개의 메인 워드 라인들과 상기 제1디코딩 신호와 복수개의 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 서브 워드 라인들을 상기 복수개의 메인 워드 라인들 각각에 대하여 구비하며, 상기 복수개의 서브 워드 라인들과 상기 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 복수개의 리던던트 워드 라인 인에이블 신호들에 응답하여 인에이블되는 복수개의 리던던트 워드 라인들과 상기 제2디코딩 신호들과 상기 복수개의 리던던트 워드 라인 인에이블 신호들을 조합함에 의해서 인에이블되는 복수개의 리던던트 서브 워드 라인들을 상기 복수개의 리던던트 워드 라인들 각각에 대하여 구비하며, 상기 복수개의 리던던트 서브 워드 라인들과 상기 복수개의 비트 라인쌍들사이에 연결된 복수개의 리던던트 메모리 셀들을 구비한 리던던트 메모리 셀 어레이, 상기 복수개의 메모리 셀들의 불량 로우 어드레스들이 프로그램되고, 입력되는 로우 어드레스가 프로그램된 로우 어드레스와 일치하면 상기 복수개의 리던던트 워드 라인 인에이블 신호들중 해당 리던던트 워드 라인 인에이블 신호를 인에이블하기 위한 불량 어드레스 프로그램 수단, 상기 리던던트 워드 라인 인에이블 신호들에 대응하는 선택신호가 프로그램되고, 상기 리던던트 워드 라인 인에이블 신호에 해당하는 상기 선택신호를 발생하기 위한 선택신호 발생수단, 및 상기 선택신호에 응답하여 상기 리던던트 메모리 셀 어레이로 인가되는 상기 제2디코딩 신호들의 순서를 조절하기 위한 선택수단을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 복수개의 제1 및 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 워드 라인들과 상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 복수개의 리던던트 워드 라인 인에이블 신호들과 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 리던던트 워드 라인들과 상기 복수개의 비트 라인쌍들사이에 연결된 복수개의 리던던트 메모리 셀들을 구비한 리던던트 메모리 셀 어레이, 상기 복수개의 메모리 셀들의 불량 로우 어드레스들이 프로그램되고, 입력되는 로우 어드레스가 프로그램된 로우 어드레스와 일치하면 상기 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호를 인에이블하기 위한 불량 어드레스 프로그램 수단, 상기 리던던트 워드 라인 인에이블 신호들에 대응하는 선택신호가 프로그램되고 상기 리던던트 워드 라인 인에이블 신호에 해당하는 상기 선택신호를 발생하기 위한 선택신호 발생수단, 및 상기 선택신호에 응답하여 상기 리던던트 메모리 셀 어레이로 인가되는 상기 제2디코딩 신호들의 순서를 조절하기 위한 선택수단을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3형태는 불량 어드레스가 프로그램되고, 입력되는 어드레스가 프로그램된 불량 어드레스와 일치하면 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호를 인에이블하기 위한 불량 어드레스 프로그램 수단, 상기 복수개의 리던던트 인에이블 신호들과 상기 입력되는 어드레스를 디코딩한 신호들을 조합함에 의해서 상기 복수개의 리던던트 워드 라인들을 구동하기 위한 리던던트 워드 라인 구동수단, 상기 복수개의 리던던트 인에이블 신호들에 대응하는 선택신호가 프로그램되고 상기 리던던트 인에이블 신호에 해당하는 상기 선택신호를 발생하기 위한 선택신호 발생수단, 및 상기 선택신호에 응답하여 상기 입력되는 어드레스를 디코딩한 신호들중 소정 개수의 디코딩 신호들의 순서를 조절하기 위한 선택수단을 구비하는 것을 특징으로 한다.상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 불량 구제 방법의 제1형태는 복수개의 제1 및 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 워드 라인들과 상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 및 복수개의 리던던트 워드 라인 인에이블 신호들과 상기 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 리던던트 워드 라인들과 상기 복수개의 리던던트 워드 라인들과 상기 복수개의 비트 라인쌍들사이에 연결된 복수개의 리던던트 메모리 셀들을 구비한 리던던트 메모리 셀 어레이를 구비한 반도체 메모리 장치의 리던던트 방법에 있어서, 상기 복수개의 메모리 셀들중 불량 메모리 셀들의 로우 어드레스들 및 선택신호들을 프로그램하는 단계, 입력되는 로우 어드레스가 상기 프로그램된 로우 어드레스들과 일치하면 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호와 해당 선택신호를 발생하는 단계, 상기 선택신호에 응답하여 상기 리던던트 메모리 셀 어레이로 인가되는 제2디코딩 신호들의 순서를 조절하는 단계, 및 상기 복수개의 리던던트 인에이블 신호들과 상기 제2디코딩 신호들을 조합함에 의해서 상기 복수개의 리던던트 워드 라인 인에이블 신호들을 발생하는 단계를 구비하는 것을 특징으로 한다.상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 불량 구제 방법의 제2형태는 복수개의 메모리 셀들중 불량 메모리 셀들의 어드레스들 및 선택신호들을 프로그램하는 단계, 입력되는 어드레스가 상기 프로그램된 어드레스들과 일치하면 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호와 해당 선택신호를 발생하는 단계, 상기 선택신호에 응답하여 상기 어드레스중 소정 비트들을 디코딩한 신호들의 순서를 조절하는 단계, 및 상기 복수개의 리던던트 인에이블 신호들과 상기 입력되는 어드레스를 디코딩한 신호들중 소정 개수의 디코딩 신호들을 조합함에 의해서 복수개의 리던던트 인에이블 신호들을 발생하는 단계를 구비하는 것을 특징으로 한다.

도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도이다.

도2는 도1에 나타낸 반도체 메모리 장치의 하나의 메모리 셀 어레이 블록과 리던던트 메모리 셀 어레이 블록의 구성을 나타내는 블록도이다.

도3은 본 발명의 반도체 메모리 장치의 구성을 나타내는 실시예의 블록도이다.

도4는 도3에 나타낸 반도체 메모리 장치의 프로그램 및 선택신호 발생회로의 실시예의 블록도이다.

도5는 도4에 나타낸 선택신호 발생회로의 실시예의 회로도이다.

도6은 도3에 나타낸 선택회로의 실시예의 블록도이다.

도7은 도3에 나타낸 선택회로의 다른 실시예의 블록도이다.

도8은 도3에 나타낸 반도체 메모리 장치의 하나의 노멀 메모리 셀 어레이 블록 및 리던던트 메모리 셀 어레이 블록의 실시예의 블록도이다.

도9는 도8에 나타낸 반도체 메모리 장치의 선택회로의 실시예의 블록도이다.

도10은 도8에 나타낸 반도체 메모리 장치의 선택회로의 다른 실시예의 블록도이다.

도11은 도3에 나타낸 반도체 메모리 장치의 메모리 셀 어레이 블록과 리던던트 메모리 셀 어레이 블록의 다른 실시예의 블록도이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 불량 구제 방법을 설명하기 전에 종래의 반도체 메모리 장치 및 불량 구제 방법을 설명하면 다음과 같다.

도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이 블록들(BLK1 ~ BLK4), 리던던트 메모리 셀 어레이 블록(RBLK), 제1, 2프리 디코더들(10-1, 10-2), 제1로우 디코더들(12-1 ~ 12-6), 제2로우 디코더들(14-1 ~ 14-4), 리던던트 로우 디코더(16), 프로그램 수단(18), 및 논리합 회로(20)로 구성되어 있다.

메모리 셀 어레이 블록들(BLK1 ~ BLK4) 각각은 서브 메모리 셀 어레이 블록(MCA)들과 서브 워드 라인 드라이버(SWD)들이 교대로 배치되어 구성되어 있고, 리던던트 메모리 셀 어레이 블록(RBLK)은 서브 리던던트 메모리 셀 어레이 블록(RMCA)들과 리던던트 서브 워드 라인 드라이버(RSWD)들이 교대로 배치되어 구성되어 있다.

도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

제1프리 디코더(10-1)는 a비트의 하위 로우 어드레스(A11 ~ A1a)를 프리디코딩하여 c개의 제1프리디코딩 신호들을 발생한다. 제2프리 디코더(10-2)는 b비트의 상위 로우 어드레스(A21 ~ A2b)를 프리디코딩하여 d개의 제2프리디코딩 신호들을 발생한다. 제1로우 디코더들(12-1, 12-3, 12-5) 각각은 c개의 제1프리디코딩 신호중 상위 c/2개의 제1프리디코딩 신호들과 d개의 제2프리디코딩 신호들중 블록 선택과 관련되는 e개의 제2프리디코딩 신호들을 디코딩하여 f개의 상위 제1디코딩 신호들을 발생한다. 제1로우 디코더들(12-2, 12-4, 12-6) 각각은 c개의 제1프리디코딩 신호중 하위 c/2개의 제1프리디코딩 신호들과 d개의 제2프리디코딩 신호들중 블록 선택과 관련되는 e개의 제2프리디코딩 신호들을 디코딩하여 f개의 하위 제1디코딩 신호들을 발생한다. 제1로우 디코더들(12-2 ~ 12-5) 각각은 이웃하는 메모리 셀 어레이 블록들에 공유되는 디코더들로서, 해당 메모리 셀 어레이 블록이 선택될 때 선택되어 디코딩 동작을 수행한다. 제2로우 디코더들(14-1 ~ 14-4)은 d개의 제2프리디코딩 신호들을 디코딩하여 각각 g개의 워드 라인 인에이블 신호들을 발생함으로써 하나의 노멀 워드 라인을 선택한다. 프로그램 수단(18)은 퓨즈에 의해서 불량인 메모리 셀들의 로우 어드레스 정보가 프로그램되고, 리드 및 라이트 동작시에 입력되는 로우 어드레스 정보가 프로그램된 로우 어드레스 정보와 일치하면 h개의 리던던트 인에이블 신호들을 발생한다. 논리합 회로(20)는 h개의 리던던트 인에이블 신호들을 논리합하여 제1로우 디코더들(12-1 ~ 12-4)과 제2로우 디코더들(14-1 ~ 14-4)의 동작을 디스에이블한다. 리던던트 로우 디코더(16)는 h개의 리던던트 인에이블 신호들을 디코딩하여 i개의 리던던트 워드 라인 인에이블 신호들을 발생함으로써 하나의 리던던트 워드 라인을 선택한다.

도1에 나타낸 실시예의 반도체 메모리 장치는 메모리 셀 어레이 블록들(BLK1 ~ BLK4) 전체에 대하여 하나의 리던던트 메모리 셀 어레이 블록(RBLK)을 구비하는 구성을 나타내었으나, 메모리 셀 어레이 블록들(BLK1 ~ BLK4) 각각이 리던던트 메모리 셀 어레이 블록을 포함하도록 구성하여도 상관없다.

도2는 도1에 나타낸 반도체 메모리 장치의 하나의 메모리 셀 어레이 블록(BLK4)과 리던던트 메모리 셀 어레이 블록(RBLK)의 구성을 나타내는 블록도로서, 제1로우 디코더들(12-1, 12-3, 12-5) 각각으로부터 상위 제1디코딩 신호들(PX1, PX2)이 발생되고, 제1로우 디코더들(12-2, 12-4, 12-6) 각각으로부터 하위 제1디코딩 신호들(PX3, PX4)이 발생되는 경우의 회로도이다. 그리고, 리던던트 메모리 셀 어레이 블록(RBLK)이 하나의 리던던트 워드 라인(RNWE)을 구비하는 경우의 블록도이다.

도2에서, 서브 워드 라인 드라이버(SWD11)들 각각은 제1디코딩 신호(PX1)와 워드 라인들(NWE1, NWE2, ..., NWEk) 각각으로 전송되는 신호들 각각을 논리곱하여 서브 워드 라인들(WL11, WL21, ..., WLk1)을 선택하기 위한 AND게이트(AND1)와 제1디코딩 신호(PX3)와 워드 라인들(NWE1, NWE2, ..., NWEk) 각각으로 전송되는 신호들 각각을 논리곱하여 서브 워드 라인들(WL13, WL23, ..., WLk3)을 선택하기 위한 AND게이트(AND2)로 구성되어 있다. 서브 워드 라인 드라이버들(SWD12) 각각은 제1디코딩 신호(PX2)와 워드 라인들(NWE1, NWE2, ..., NWEk) 각각으로 전송되는 신호들 각각을 논리곱하여 서브 워드 라인들(WL12, WL22, ..., WLk2)을 선택하기 위한 AND게이트(AND3)와 제1디코딩 신호(PX4)와 워드 라인들(NWE1, NWE2, ..., NWEk) 각각으로 전송되는 신호들 각각을 논리곱하여 서브 워드 라인들(WL14, WL24, ..., WLk4)을 선택하기 위한 AND게이트(AND4)로 구성되어 있다. 그리고, 메모리 셀 어레이(MCA)들 각각은 서브 워드 라인들((WL11 ~ WL14), (WL21 ~ WL24), ..., (WLk1 ~ WLk4))과 비트 라인쌍들((BL1, BL1B), ..., (BLy, BLyB))사이에 각각 연결된 노멀메모리 셀(MC)들로 구성되어 있다. 리던던트 서브 워드 라인 드라이버들(RSWD1) 각각은 제1디코딩 신호(PX1)와 리던던트 워드 라인(RNWE)으로 전송되는 신호를 논리곱하여 리던던트 서브 워드 라인(RWL1)을 선택하기 위한 AND게이트(AND5)와 제1디코딩 어드레스(PX3)와 리던던트 워드 라인(RNWE)으로 전송되는 신호를 논리곱하여 리던던트 서브 워드 라인(RWL3)을 선택하기 위한 AND게이트(AND6)로 구성되어 있다. 리던던트 서브 워드 라인 드라이버들(RSWD2) 각각은 제1디코딩 어드레스(PX2)와 리던던트 워드 라인(RNWE)으로 전송되는 신호를 논리곱하여 리던던트 서브 워드 라인(RWL2)을 선택하기 위한 AND게이트(AND7)와 제1디코딩 어드레스(PX4)와 리던던트 워드 라인(RNWE)으로 전송되는 신호를 논리곱하여 리던던트 서브 워드 라인(WL4)을 선택하기 위한 AND게이트(AND8)로 구성되어 있다. 그리고, 리던던트 메모리 셀 어레이(RMCA)들 각각은 리던던트 서브 워드 라인들(RWL1 ~ RWL4)과 비트 라인쌍들((BL1, BL1B), ..., (BLy, BLyB))사이에 각각 연결된 리던던트 메모리 셀(RMC)들로 구성되어 있다.

도2에 나타낸 반도체 메모리 장치의 동작을 설명하면 다음과 같다.

만일 노멀 메모리 셀 어레이 블록(BLK)내의 메모리 셀들에 불량이 발생되면 프로그램 수단(18)의 퓨즈(미도시)를 컷팅함에 의해서 불량인 노멀 메모리 셀들의 로우 어드레스 정보들을 각각 프로그램한다. 퓨즈들을 이용하여 불량 로우 어드레스 정보를 프로그램하는 프로그램 수단(18)의 구성은 일반적으로 많이 공지되어 있다.

프로그램 수단(18)은 제1 및 제2프리 디코더들(10-1, 10-2)로부터 출력되는로우 어드레스 정보들과 프로그램된 로우 어드레스 정보들이 일치하면 리던던트 워드 라인 인에이블 신호(RWEN)를 발생한다. 리던던트 워드 라인 인에이블 신호(RWEN)가 발생되면 리던던트 워드 라인(RNWE)이 인에이블되고 제1로우 디코더들(12-1 ~ 12-4)과 제2로우 디코더들(14-1 ~ 14-4)의 동작이 디스에이블된다. 따라서, 불량인 노멀 메모리 셀들이 억세스되지 않고 리던던트 워드 라인(RNWE)에 연결된 리던던트 메모리 셀들이 억세스된다.

예를 들어, 메모리 셀들(①, ②, ③)에 불량이 발생되어 프로그램 수단(18)에 불량인 노멀 메모리 셀들(①, ②, ③)의 로우 어드레스 정보들이 프로그램되어 있다고 가정하고 설명하면 다음과 같다.

리드 및 라이트 동작시에 입력되는 로우 어드레스 정보들이 프로그램 수단(18)에 프로그램된 로우 어드레스 정보들과 일치하면 리던던트 워드 라인 인에이블 신호가 발생된다. 이에 따라, 불량인 노멀 워드 라인(NWE1)이 선택되지 않고 리던던트 워드 라인(RNWE)이 선택된다. AND게이트(AND5)는 리던던트 워드 라인(RNWE)으로 전송되는 신호와 제1디코딩 신호(PX1)를 논리곱하여 리던던트 서브 워드 라인(RWL1)을 선택한다. 이 경우에, 불량인 노멀 워드 라인(NWE1)이 리던던트 서브 워드 라인(RWL1)으로 대체된다.

마찬가지 방법으로, 외부로부터 입력되는 로우 어드레스 정보들이 프로그램된 불량 메모리 셀들(②, ③)의 로우 어드레스 정보들과 일치하면 워드 라인(WL22)을 리던던트 워드 라인(RWL2)으로 대체하고, 워드 라인(WL23)을 리던던트 워드 라인(RWL3)으로 대체한다.

도3에 나타낸 반도체 메모리 장치는 4개의 서로 다른 제1디코딩 신호를 가진 서브 워드 라인들에 불량이 발생한 경우에는 구제가 가능하다.

그런데, 리던던트 서브 워드 라인(RWL1)은 하나인데 제1디코딩 신호는 같으나 제2디코딩 신호가 다른 2개이상의 서브 워드 라인들(WL11, WL21)에 연결된 메모리 셀들에 불량이 발생되면 구제가 불가능하다. 즉, 대체되어야 할 제1디코딩 신호가 동일한 서브 워드 라인들의 수가 동일한 제1디코딩 신호를 가진 리던던트 서브 워드 라인들의 수보다 많은 경우에는 구제가 불가능하다.

또한, 서브 워드 라인(WL11)에 연결된 메모리 셀들에 불량이 발생하였는데 이를 대체하기 위한 리던던트 서브 워드 라인(RWL1)에 연결된 리던던트 메모리 셀들에 불량이 발생되면 구제가 불가능하다. 즉, 동일한 제1디코딩 신호를 가진 서브 워드 라인과 리던던트 서브 워드 라인에 모두 불량이 발생되면 구제가 불가능하다.

즉, 종래의 반도체 메모리 장치는 로우 어드레스 정보를 프로그램함에 의해서 각각의 서브 워드 라인별로 리페어를 수행할 수는 있으나, 제1디코딩 신호가 고정됨으로써 불량인 서브 워드 라인을 동일한 제1디코딩 신호를 가진 리던던트 서브 워드 라인으로만 대체가 가능하다. 따라서, 구제 효율이 낮아지게 된다.

도3은 본 발명의 반도체 메모리 장치의 구성을 나타내는 실시예의 블록도로서, 도1에 나타낸 반도체 메모리 장치의 프로그램 수단(18)를 프로그램 및 선택신호 발생수단(30), 및 선택회로(32)로 대체하여 구성되어 있다.

도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

도3에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 번호를 가진 블록들의기능은 도1에 나타낸 블록들의 설명을 참고로 하기 바란다.

프로그램 및 선택신호 발생수단(30)는 퓨즈에 의해서 불량인 노멀 메모리 셀들의 로우 어드레스 정보가 프로그램 되고, 리드 및 라이트 동작시에 외부로부터 입력되는 로우 어드레스 정보가 프로그램된 로우 어드레스 정보와 일치하면 h개의 리던던트 인에이블 신호들을 발생한다. 또한, j개의 선택신호들을 발생한다. 선택회로(32)는 j개의 선택신호들에 응답하여 c개의 제1프리디코딩 신호들의 정보를 바꾸어 출력한다. 이때, 발생된 c개의 제1프리디코딩 신호들중 c/2개의 제1프리디코딩 신호들은 제1로우 디코더들(12-1, 12-3, 12-5)로 전송하고, 나머지 c/2개의 제1프리디코딩 신호들은 제1로우 디코더들(12-2, 12-4, 12-6)로 전송한다.

즉, 도3에 나타낸 반도체 메모리 장치는 불량인 노멀 메모리 셀들에 연결된 서브 워드 라인과 동일한 제1프리디코딩 신호를 가지는 리던던트 서브 워드 라인에 연결된 리던던트 메모리 셀들에 불량이 발생한 경우에도, 선택회로(32)에 의해서 제1프리디코딩 신호들의 순서를 바꾸어 출력함으로써 불량인 노멀 메모리 셀들에 연결된 서브 워드 라인을 다른 제1프리디코딩 신호를 가진 리던던트 서브 워드 라인으로 대체가 가능하다. 따라서, 구제 효율이 증가된다.

도4는 도3에 나타낸 반도체 메모리 장치의 프로그램 및 선택신호 발생회로의 실시예의 블록도로서, 프로그램 회로들(40-1 ~ 40-4), 선택신호 발생회로들(42-1 ~ 42-4), 논리곱 회로들(44-1 ~ 44-4), 및 논리합 회로들(46, 48)로 구성되어 있다.

도4에 나타낸 실시예의 블록도는 도3에 나타낸 실시예의 리던던트 메모리 셀 어레이 블록(RBLK)의 리던던트 워드 라인(RNWE)을 구동하기 위한 리던던트 인에이블 신호(RWEN)을 발생하기 위한 회로 구성을 나타내는 것이다.

도4에서, PRA1, PRA2는 제1, 2프리디코딩 신호들을, PW는 파워 업 신호를 각각 나타낸다.

도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

프로그램 회로들(40-1 ~ 40-4) 각각은 퓨즈 프로그램에 의해서 불량인 노멀 메모리 셀들의 로우 어드레스 정보가 프로그램되고, 리드 및 라이트 동작시에 입력되는 로우 어드레스 정보들이 프로그램된 로우 어드레스 정보와 일치하면 리던던트 인에이블 신호(RWEN)를 발생한다. 이때, 리던던트 인에이블 신호(RWEN)가 발생되면 제1로우 디코더들(12-1 ~ 12-4)과 제2로우 디코더들(14-1 ~ 14-4)의 동작이 디스에이블된다. 선택신호 발생회로들(42-1 ~ 42-4) 각각은 퓨즈에 의해서 프로그램되고 파워 업 신호(PW)에 응답하여 제1선택신호들(SEL1 ~ SEL4)을 발생한다. 파워 업 신호(PW)는 전원전압(VDD) 인가시에 전원전압(VDD)의 레벨 변화를 따라 증가하다가 소정 시간후에 일정 레벨에 다다르게 되면 "로우"레벨로 떨어지는 신호이다. 논리곱 회로들(44-1 ~ 44-4) 각각은 리던던트 인에이블 신호들(REN1 ~ REN4) 각각과 선택신호들(SEL1 ~ SEL4) 각각을 논리곱하여 제2선택신호들(S1 ~ S4)을 발생한다. 논리합 회로(46)는 논리곱 회로들(44-1 ~ 44-4)의 출력신호들을 논리합하여 제어신호(CON)를 발생한다. 논리합 회로(48)는 리던던트 인에이블 신호들(REN1 ~ REN4)을 논리합하여 리던던트 워드 라인 인에이블 신호(RWEN)를 발생한다.

도4에 나타낸 실시예의 프로그램 수단은 프로그램 회로들 각각이 선택신호 발생회로를 구비하는 구성을 예로 들어 설명하였으나, 일부의 프로그램 회로들은선택신호 발생회로를 구비하도록 구성하고 나머지 일부의 프로그램 회로들은 선택신호 발생회로를 구비하지 않도록 구성할 수도 있다.

도5는 도4에 나타낸 선택신호 발생회로의 실시예의 회로도로서, PMOS트랜지스터(P1), NMOS트랜지스터들(N1, N2), 퓨즈(F), 및 NOR게이트(NOR)로 구성되어 있다.

도5에 나타낸 회로의 동작을 설명하면 다음과 같다.

퓨즈(F)가 컷팅된 경우에 전원전압(VDD)이 인가되면 초기에 파업 업 신호(PW)에 응답하여 NMOS트랜지스터(N1)가 온되어, 노드(A)로 "로우"레벨의 신호를 발생한다. 이후, 파워 업 신호(PW)가 "로우"레벨로 천이되면 NOR게이트(NOR)는 "하이"레벨의 제1선택신호(SEL)를 발생한다. 즉, 퓨즈(F)가 컷팅되는 경우에 파워 업 신호(PW)가 인가되면 제1선택신호(SEL)가 "로우"레벨에서 "하이"레벨로 천이하게 된다. 이후, NMOS트랜지스터(N2)가 "하이"레벨의 제1선택신호(SEL)에 응답하여 온되어 노드(A)가 "로우"레벨로 유지되기 때문에 파워 업 신호(PW)가 "로우"레벨을 유지하는 동안 제1선택신호(SEL)는 "하이"레벨을 유지하게 된다. 즉, 퓨즈(F)를 컷팅한 경우에는 "하이"레벨의 제1선택신호(SEL)가 발생된다.

퓨즈(F)가 컷팅되지 않은 경우에 전원전압(VDD)이 인가되면 초기에 파워 업 신호(PW)에 응답하여 NMOS트랜지스터(N1)가 온되어, 노드(A)로 "로우"레벨의 신호를 발생한다. 이후, 파워 업 신호(PW)가 "로우"레벨로 천이되면 PMOS트랜지스터(P1)가 온되어 노드(A)로 "하이"레벨의 신호를 발생한다. NOR게이트(NOR)는 "로우"레벨의 파워 업 신호(PW)와 "하이"레벨의 노드(A)의 신호를 비논리합하여 "로우"레벨의 제 1선택신호(SEL)를 발생한다. 파워 업 신호(PW)가 "로우"레벨의 유지하는 동안 제1 선택신호(SEL)는 "로우"레벨을 유지하게 된다. 즉, 퓨즈(F)가 컷팅되지 않은 경우에는 로우"레벨의 제1선택신호(SEL)가 발생된다.

도6은 도3에 나타낸 선택회로의 실시예의 블록도로서, 멀티플렉서들(50-1 ~ 50-4)로 구성되어 있다.

도6에 나타낸 블록들의 동작을 설명하면 다음과 같다.

멀티플렉서들(50-1 ~ 50-4)은 제어신호(CON)에 응답하여 제어신호(CON)가 "0"이면 제1프리디코딩 신호들(PRA11, PRA12, PRA21, PRA22)을 제1디코딩 신호들(PX1 ~ PX4)로 각각 출력하고, 제어신호(CON)가 1"이면 제1프리디코딩 신호들(PRA21, PRA22, PRA11, PRA12)을 제1디코딩 신호들(PX1 ~ PX4)로 출력한다.

도6에 나타낸 실시예의 선택회로는 "로우"레벨의 제어신호(CON)에 응답하여 제1프리디코딩 신호들(PRA11, PRA12, PRA21, PRA22)을 그대로 제1디코딩 신호들(PX1 ~ PX4)로 출력하고,"하이"레벨의 제어신호(CON)에 응답하여 제1프리디코딩 신호들(PRA11, PRA12)을 제1디코딩 신호들(PX3, PX4)로 출력하고, 제1프리디코딩 신호들(PRA21, PRA22)을 제1디코딩 신호들(PX1, PX2)로 출력한다.

도6에 나타낸 선택회로를 사용하게 되면 도4에 나타낸 선택신호 발생회로들(42-1 ~ 42-4) 각각이 도5에 나타낸 회로를 하나씩 구비하여 하나씩의 제1선택신호(SEL1 ~ SEL4)를 발생하면 된다.

도7은 도3에 나타낸 선택회로의 다른 실시예의 블록도로서, 멀티플렉서들(60-1 ~ 60-4)로 구성되어 있다.

도7에 나타낸 블록들의 동작을 설명하면 다음과 같다.

멀티플렉서들(60-1 ~ 60-4)은 제어신호들(CON1, CON2)이 "00"이면 제1프리디코딩 신호들(PRA11, PRA12, PRA21, PRA22)을, 제어신호들(CON1, CON2)이 "01"이면 제1프리디코딩 신호들(PRA12, PRA21, PRA22, PRA11)을, 제어신호들(CON1, CON2)이 "10"이면 제1프리디코딩 신호들(PRA21, PRA22, PRA11, PRA12)을, 제어신호들(CON1, CON2)이 "11"이면 제1프리디코딩 신호들(PRA22, PRA11, PRA12, PRA21)을 제1디코딩 신호들(PX1 ~ PX4)로 출력한다.

도7에 나타낸 다른 실시예의 선택회로는 제어신호들(CON1, CON2)에 응답하여 제1프리디코딩 신호들(PRA11, PRA12, PRA21, PRA22)의 순서를 바꾸어서 제1디코딩 신호들(PX1 ~ PX4)로 출력한다.

도7에 나타낸 선택회로를 사용할 경우에 도4에 나타낸 선택신호 발생회로들(42-1 ~ 42-4) 각각이 도5에 나타낸 회로를 두 개씩 구비하여 두 개씩의 선택신호(SEL1 ~ SEL4)를 발생하도록 구성하면 된다.

도7에 나타낸 멀티플렉서들(60-1 ~ 60-4)은 2개의 제어신호들(CON1, CON2)에 응답하여 4개의 제1프리디코딩 신호들(PRA11, PRA12, PRA21, PRA22)중의 하나의 신호를 선택하여 제1디코딩 신호들(PX1, PX2, PX3, PX4)로 발생하도록 구성되어 있으나, 멀티플렉서들(60-1 ~ 60-4)의 구성을 달리함에 의해서 4개의 제어신호들에 응답하여 4개의 프리디코딩 신호들(PRA11, PRA12, PRA21, PRA22)중의 하나의 신호를 선택하여 제1디코딩 신호들(PX1, PX2, PX3, PX4)로 발생하도록 구성하여 상관없다. 즉, 멀티플렉서들의 구성은 다양하게 변형가능하다.

도4 내지 도7에 나타낸 실시예의 회로들은 도2에 나타낸 실시예의 리던던트 메모리 셀 어레이 블록(RBLK)의 리던던트 워드 라인(RWEN)을 구동하기 위한 회로 구성을 나타내는 것이다.

도4, 5, 및 7에 나타낸 실시예의 회로들이 도2에 나타낸 반도체 메모리 장치에 적용되는 경우의 불량 구제 동작을 도3을 이용하여 설명하면 다음과 같다.

일예로서, 동일한 제1디코딩 신호를 가진 메모리 셀(①) 및 리던던트 메모리 셀(⑤)에 불량이 발생한 경우에 도4에 나타낸 프로그램 회로(40-1)에 불량난 노멀 메모리 셀(①)의 로우 어드레스 정보를 프로그램하고, 선택신호 발생회로(42-1)의 퓨즈를 컷팅함에 의해서" 11"의 선택신호(SEL1)가 발생되게 한다.

즉, 불량난 노멀 메모리 셀(①)에 연결된 서브 워드 라인(WL11)과 리던던트 메모리 셀(⑤)에 연결된 리던던트 서브 워드 라인(RWL1)이 동일한 제1디코딩 신호 를 가지는 위치에 있으므로, 서브 워드 라인(WL11)을 리던던트 서브 워드 라인(RWL1)으로 대체하기 위하여 선택신호 발생회로(42-1)을 프로그램하여 제1선택신호(SEL1)가 11"이 되도록 프로그램한다.

불량난 노멀 메모리 셀(①)의 로우 어드레스 정보가 입력되면 도5의 프로그램 회로(40-1)가 하이"레벨의 리던던트 인에이블 신호(REN1)를 발생한다. 선택신호 발생회로(42-1)는 "11"의 제1선택신호(SEL1)를 발생한다. 논리합 회로(46)는"11"의 제어신호(CON)를 발생하고, 논리합 회로(48)는 "하이"레벨의 리던던트 인에이블 신호(REN1)를 발생한다. 도7의 멀티플렉서들(60-1 ~ 60-4)은 "11"의 제어신호(CON1, CON2)에 응답하여 제1프리디코딩 신호들(PRA22, PRA11, PRA21, PRA12)을 제1디코딩신호들(PX1 ~ PX4)로 출력한다. 도2에 나타낸 AND게이트들(AND7)은 "하이"레벨의 리던던트 워드 라인 인에이블 신호(RWEN)와 "하이"레벨의 제1디코딩 신호(PX2)를 논리곱하여 리던던트 서브 워드 라인(RWL2)을 선택한다. 따라서, 서브 워드 라인(WL11)이 리던던트 서브 워드 라인(RWL2)로 대체된다.

따라서, 도1에 나타낸 종래의 반도체 메모리 장치에서는 구제될 수 없는 불량이 도3에 나타낸 본 발명의 반도체 메모리 장치에서 구제될 수 있다.

다른 예로서, 메모리 셀들(①, ②, ③, ④)에 불량이 발생한 경우에 도4에 나타낸 프로그램 회로들(40-1 ~ 40-4)에 불량난 노멀 메모리 셀들(①, ②, ③, ④)의 로우 어드레스 정보를 순서대로 프로그램하고, 선택신호 발생회로(42-4)의 퓨즈를 컷팅함에 의해서 "10"의 제1선택신호(SEL4)가 발생되게 한다.

즉, 불량난 노멀 메모리 셀들(③, ④)의 서브 워드 라인들(WL23, WLk3)이 동일한 제1디코딩 신호를 가지는 위치에 있으므로, 불량 메모리 셀(③)의 서브 워드 라인(WL23)만 리던던트 서브 워드 라인(RWL3)으로 대체하고, 불량 메모리 셀(④)의 서브 워드 라인(WLk3)은 리던던트 서브 워드 라인(RWL3)로 대체될 수 없다. 따라서, 선택신호 발생회로(42-4)의 퓨즈(F)를 컷팅하여 선택신호(SEL4)를 "11"로 고정한다.

불량난 노멀 메모리 셀들(①, ②, ③)의 로우 어드레스 정보들이 입력되면 서브 워드 라인들(WL11, WL22, WL23)이 선택되지 않고 리던던트 서브 워드 라인들(RWL1, RWL2, RWL3)이 선택된다. 그리고, 불량난 노멀 메모리 셀(④)의 로우 어드레스 정보가 입력되면 도4의 프로그램 회로(40-4)로부터 "하이"레벨의 리던던트 인에이블 신호(REN4)가 발생된다. 논리곱 회로(44-4)는 하이"레벨의 리던던트 인에이블 신호(REN4)와 "11"의 제1선택신호(SEL4)를 각각 논리곱하여 "11"레벨의 제2선택신호(S4)를 발생한다. 논리합 회로(46)는 "11"의 제2선택신호(S4)를 제어신호(CON)로 발생하고, 논리합 회로(48)는 "하이"레벨의 리던던트 워드 라인 인에이블 신호(RWEN)를 발생한다. "11"의 제어신호(CON)가 발생되면 도7의 멀티플렉서들(60-1 ~ 60-4)에 의해서 제1프리디코딩 신호들(PRA22, PRA11, PRA12, PRA21)이 제1디코딩 신호들(PX1 ~ PX4)로 출력한다. 도2에 나타낸 AND게이트들(AND6)은 "하이"레벨의 리던던트 워드 라인 인에이블 신호(RWEN)와 "하이"레벨의 제1디코딩 신호(PX4)를 논리곱하여 리던던트 서브 워드 라인(RWL4)을 선택한다. 따라서, 불량인 노멀 메모리 셀(④)의 로우 어드레스 정보가 입력되면 서브 워드 라인(WLk3)이 리던던트 서브 워드 라인(RWL4)으로 대체된다.

따라서, 도1에 나타낸 종래의 반도체 메모리 장치에서는 구제될 수 없는 불량이 도3에 나타낸 본 발명의 반도체 메모리 장치에서는 구제될 수 있다.

즉, 본 발명의 반도체 메모리 장치 및 이 장치의 불량 구제 방법은 불량이 발생한 서브 워드 라인이나 서브 워드 라인에 연결된 불량 메모리 셀들을 리던던트 서브 워드 라인이나 리던던트 서브 워드 라인에 연결된 리던던트 메모리 셀들로 대체시에 동일한 제1디코딩 신호를 가진 리던던트 서브 워드 라인에 연결된 리던던트 메모리 셀들로 대체할 수 없는 경우에는 다른 제1디코딩 신호를 가진 리던던트 서브 워드 라인에 연결된 리던던트 메모리 셀들로 대체가 가능하므로 구제 효율을 증가할 수 있다.

도8은 도3에 나타낸 반도체 메모리 장치의 하나의 노멀 메모리 셀 어레이 블록(BLK4) 및 리던던트 메모리 셀 어레이 블록(RBLK)의 실시예의 블록도로서, 제1로우 디코더들(12-1, 12-3, 12-5) 각각으로부터 상위 제1디코딩 신호들(PX1, PX2, PX3, PX4)이 발생되고, 제1로우 디코더들(12-2, 12-4, 12-6) 각각으로부터 하위 제1디코딩 신호들(PX5, PX6, PX7, PX8)이 발생되는 경우의 회로도이다. 그리고, 리던던트 메모리 셀 어레이 블록(RBLK)이 하나의 리던던트 워드 라인(RNWE)을 구비하는 경우의 블록도이다.

도8에서, 서브 워드 라인 드라이버(SWD11)는 워드 라인(NWE1)으로 전송되는 신호와 제1디코딩 신호들(PX1, PX3, PX5, PX7)을 논리곱하여 서브 워드 라인들(WL11, WL13, WL15, WL17) 각각을 구동하기 위한 AND게이트들(AND9, AND10, AND11, AND12)로 구성되고, 서브 워드 라인 드라이버(SWD12)는 워드 라인(NWE1)으로 전송되는 신호와 제1디코딩 신호들(PX2, PX4, PX6, PX8)을 논리곱하여 서브 워드 라인들(WL12, WL14, WL16, WL18) 각각을 구동하기 위한 AND게이트들(AND13, AND14, AND15, AND16)로 구성되어 있다. 서브 워드 라인 드라이버들(SWLk1, SWLk2) 각각의 구성은 서브 워드 라인 드라이버(SWD11, SWD12)의 구성과 동일하며, 단지 워드 라인(NWE1)으로 전송되는 신호 대신에 워드 라인(NWEk)으로 전송되는 신호를 입력하고, 서브 워드 라인들(WL11 ~ WL18)을 구동하는 대신에 서브 워드 라인들(WLk1 ~ WLk8)을 구동하는 것이 상이하다. 리던던트 서브 워드 라인 드라이버들(RSWD1, RSWD2) 각각은 리던던트 워드 라인(RNWE)으로 전송되는 신호와 제1디코딩 신호들((PX1, PX3, PX5, PX7), (PX2, PX4, PX6, PX8)) 각각을 논리곱하여 리던던트 서브 워드 라인들((RWL1, RWL3, RWL5, RWL7), (RWL2, RWL4, RWL6, RWL8)) 각각을 구동하기 위한 AND게이트들((AND17, AND18, AND19, AND20), (AND21, AND22, AND3, AND24))로 구성되어 있다.

도9는 도8에 나타낸 반도체 메모리 장치의 선택회로의 실시예의 블록도로서, 8개의 멀티플렉서들(70-1 ~ 70-8)로 구성되어 있다.

도9에서, 신호들(PRA11, PRA12, PRA13, PRA14)은 상위 제1프리디코딩 신호들을, 신호들(PRA21, PRA22, PRA23, PRA24)은 하위 제1프리딩코딩 신호들을 각각 나타낸다.

도9에 나타낸 선택회로는 도4에 나타낸 논리합 회로(46)로부터 3개의 제어신호들(CON1, CON2, CON3)이 발생되고, 이 경우에, 도4에 나타낸 선택신호 발생회로들(42-1 ~ 42-4) 각각이 도5에 나타낸 회로를 세개씩 구비하여 구성되어야 한다.

도9에 나타낸 블록들의 동작을 설명하면 다음과 같다.

제어신호들(CON1, CON2, CON3) 각각이 "000"이면 멀티플렉서들(70-1 ~ 70-8)은 제1프리디코딩 신호들(PRA11 ~ PRA14, PRA21 ~ PRA24)을 제1디코딩 신호들(PX1 ~ PX4)로 발생한다. 제어신호들(CON1, CON2, CON3) 각각이 "001"이면 멀티플렉서들(70-1 ~ 70-8)은 제1프리디코딩 신호들(PRA12 ~ PRA14, PRA21 ~ PRA24, PRA11)을 제1디코딩 신호들(PX1 ~ PX8)로 발생한다. 그리고, 제어신호들(CON1, CON2, CON3) 각각이 "111"이면 멀티플렉서들(70-1 ~ 70-8)은 제1프리디코딩 신호들(PRA24, PRA11 ~ PRA14, PRA21 ~ PRA23)을 제1디코딩 신호들(PX1 ~ PX8)로 발생한다. 이와 같은 방법으로, 제어신호들(CON1, CON2, CON3)에 응답하여 제1프리디코딩 신호들(PRA11 ~ PRA14, PRA21 ~ PRA24)의 순서를 바꾸어서 제1디코딩 신호들(PX1 ~ PX8)로 발생한다.

도10은 도8에 나타낸 반도체 메모리 장치의 선택회로의 다른 실시예의 블록도로서, 멀티플렉서들(80-1 ~ 80-4)로 구성되어 있다.

도10에 나타낸 선택회로는 도4에 나타낸 논리합 회로(46)로부터 2개의 제어신호들(CON1, CON2, CON3)이 발생되고, 이 경우에, 도4에 나타낸 선택신호 발생회로들(42-1 ~ 42-4) 각각이 도5에 나타낸 회로를 두개씩 구비하여 구성되어야 한다.

도10에 나타낸 선택회로는 제1프리디코딩 신호들(PRA11, PRA12, PRA21, PRA22)은 제1디코딩 신호들(PX1, PX2, PX5, PX6)로 그대로 출력하고, 제1프리디코딩 신호들(PRA13, PRA14, PRA23, PRA24)의 순서를 조절하여 제1디코딩 신호들(PX3, PX4, PX7, PX8)로 출력되게 구성한 것이다.

도10에 나타낸 블록들의 동작을 설명하면 다음과 같다.

제어신호들(CON1, CON2)이 "00"이면 멀티플렉서들(80-1 ~ 80-4)은 제1프리디코딩 신호들(PRA13, PRA14, PRA23, PRA24)을 제1디코딩 신호들(PX3, PX4, PX7, PX8)로 출력하고, "01"이면 멀티플렉서들(80-1 ~ 80-4)은 제1프리디코딩 신호들(PRA14, PRA23, PRA24, PRA13)을 제1디코딩 신호들(PX3, PX4, PX7, PX8)로 출력한다. 그리고, 제어신호들(CON1, CON2)이 "11"이면 멀티플렉서들(80-1 ~ 80-4)은 제1프리디코딩 신호들(PRA24, PRA13, PRA14, PRA23)을 제1디코딩 신호들(PX3, PX4, PX7, PX8)로 출력한다.

즉, 본 발명의 선택회로는 제1프리디코딩 신호들중 일부의 제1프리디코딩 신호들만 멀티플렉서를 통하여 출력되도록 구성하고, 다른 일부의 제1프리디코딩 신호들은 멀티플렉서를 통과하지 않고 그대로 출력되도록 구성할 수도 있다.

본 발명의 반도체 메모리 장치 및 이 장치의 불량 구제 방법을 서브 워드 라인을 구비하는 경우를 예로 들어 설명하였지만, 서브 워드 라인 구성을 가지지 않는 경우에도 본 발명의 방법이 적용될 수 있다.

도11은 도3에 나타낸 반도체 메모리 장치의 메모리 셀 어레이 블록과 리던던트 메모리 셀 어레이 블록의 다른 실시예의 블록도로서, 메모리 셀 어레이 블록(BLK4)과 리던던트 메모리 셀 어레이 블록(RBLK)이 서브 워드 라인 구성을 가지지 않는 경우의 구성을 나타내는 것이다.

도11에서, 워드 라인 드라이버(WD1, ..., WDk) 각각은 워드 라인들(NWE1, ..., NWEk)로 전송되는 신호들 각각과 제1디코딩 신호들(PX1 ~ PX4)을 논리곱하여 워드 라인들((NWE11 ~ NWE14), ..., (NWEk1 ~ NWEk4)) 각각을 구동하기 위한 AND게이트들(AND25 ~ AND28)로 구성되어 있다. 리던던트 워드 라인 드라이버(RWD)는 리던던트 워드 라인(RNWE)으로 전송되는 신호와 제1디코딩 신호들(PX1 ~ PX4)을 논리곱하여 리던던트 워드 라인들(RNWE1 ~ RNWE4)을 각각 구동하기 위한 AND게이트들(AND29 ~ AND32)로 구성되어 있다. 메모리 셀 어레이 블록(BLK4)은 워드 라인들((NWE11 ~ NWE14), ..., (NWEk1 ~ NWEk4))과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLz, BLzB))사이에 각각 연결된 노멀 메모리 셀들로 구성되어 있고, 리던던트 메모리 셀 어레이 블럭(RBLK)은 리던던트 워드 라인들(RNWE1 ~ RNWE4)과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BLz, BLzB))사이에 각각연결된 리던던트 메모리 셀들로 구성되어 있다.

도3에 나타낸 반도체 메모리 장치의 메모리 셀 어레이 블록들이 도11에 나타낸 실시예의 메모리 셀 어레이 블록들로 구성되고, 도3에 나타낸 프로그램 및 선택신호 발생수단과 선택회로가 도4내지 도7에 나타낸 실시예의 구성을 가지도록 구성되는 경우에, 불량인 워드 라인과 다른 제1디코딩 신호를 가지는 리던던트 워드 라인으로 대체가 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 불량 구제 방법은 불량인 서브 워드 라인(워드 라인)을 대응하지 않는 다른 디코딩 신호를 가지는 리던던트 서브 워드 라인(워드 라인)으로 대체하는 것이 가능하므로 구제 효율을 증가할 수 있다.

Claims

복수개의 제1디코딩 신호들에 응답하여 인에이블되는 복수개의 메인 워드 라인들과 상기 제1디코딩 신호와 복수개의 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 서브 워드 라인들을 상기 복수개의 메인 워드 라인들 각각에 대하여 구비하며, 상기 복수개의 서브 워드 라인들과 상기 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;

복수개의 리던던트 워드 라인 인에이블 신호들에 응답하여 인에이블되는 복수개의 리던던트 워드 라인들과 상기 제2디코딩 신호들과 상기 복수개의 리던던트 워드 라인 인에이블 신호들을 조합함에 의해서 인에이블되는 복수개의 리던던트 서브 워드 라인들을 상기 복수개의 리던던트 워드 라인들 각각에 대하여 구비하며, 상기 복수개의 리던던트 서브 워드 라인들과 상기 복수개의 비트 라인쌍들사이에 연결된 복수개의 리던던트 메모리 셀들을 구비한 리던던트 메모리 셀 어레이;

상기 복수개의 메모리 셀들의 불량 로우 어드레스들이 프로그램되고, 입력되는 로우 어드레스가 프로그램된 로우 어드레스와 일치하면 상기 복수개의 리던던트 워드 라인 인에이블 신호들중 해당 리던던트 워드 라인 인에이블 신호를 인에이블하기 위한 불량 어드레스 프로그램 수단;

상기 리던던트 워드 라인 인에이블 신호들에 대응하는 선택신호가 프로그램되고, 상기 리던던트 워드 라인 인에이블 신호에 해당하는 상기 선택신호를 발생하기 위한 선택신호 발생수단; 및

상기 선택신호에 응답하여 상기 리던던트 메모리 셀 어레이로 인가되는 상기 제2디코딩 신호들의 순서를 조절하기 위한 선택수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 불량 어드레스 프로그램 수단은

상기 복수개의 메모리 셀들의 불량 어드레스들을 퓨즈 프로그램하기 위한 복수개의 불량 어드레스 프로그램 회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 선택신호 발생수단은

전원전압에 연결된 소스와 파워 업 신호가 인가되는 게이트를 가진 제1PMOS트랜지스터;

상기 제1PMOS트랜지스터의 드레인과 제1신호 발생노드사이에 연결된 일측을 가진 퓨즈;

상기 제1신호 발생노드에 연결된 드레인과 상기 파워 업 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;

상기 제1신호 발생노드에 연결된 드레인과 제2신호 발생노드의 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터; 및

상기 파워 업 신호와 상기 제1신호 발생노드의 신호를 비논리합하여 상기 제2신호 발생노드로 신호를 전송하기 위한 비논리합 게이트를 구비한 선택신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 파워 업 신호는

초기에 상기 전원전압의 변화를 따라 증가하다가 상기 전원전압이 소정 레벨에 이르게 되면 로우레벨로 떨어지는 신호임을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 선택신호 발생회로는

상기 복수개의 불량 어드레스 프로그램 회로들 각각에 대하여 적어도 하나이상 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서, 상기 선택신호 발생회로는

상기 복수개의 불량 어드레스 프로그램 회로들을 소정 개수의 그룹들로 분리하고 상기 그룹들 각각에 대하여 적어도 하나이상 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 선택수단은

상기 선택신호에 응답하여 상기 리던던트 메모리 셀 어레이로 인가되는 상기 제2디코딩 신호들의 순서를 조절하여 출력하기 위한 소정 개수의 멀티플렉서들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
복수개의 제1 및 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 워드 라인들과 상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;

복수개의 리던던트 워드 라인 인에이블 신호들과 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 리던던트 워드 라인들과 상기 복수개의 비트 라인쌍들사이에 연결된 복수개의 리던던트 메모리 셀들을 구비한 리던던트 메모리 셀 어레이;

상기 복수개의 메모리 셀들의 불량 로우 어드레스들이 프로그램되고, 입력되는 로우 어드레스가 프로그램된 로우 어드레스와 일치하면 상기 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호를 인에이블하기 위한 불량 어드레스 프로그램 수단;

상기 리던던트 워드 라인 인에이블 신호들에 대응하는 선택신호가 프로그램되고 상기 리던던트 워드 라인 인에이블 신호에 해당하는 상기 선택신호를 발생하기 위한 선택신호 발생수단; 및

상기 선택신호에 응답하여 상기 리던던트 메모리 셀 어레이로 인가되는 상기 제2디코딩 신호들의 순서를 조절하기 위한 선택수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 불량 어드레스 프로그램 수단은

상기 복수개의 메모리 셀들의 불량 어드레스들을 퓨즈 프로그램하기 위한 복수개의 불량 어드레스 프로그램 회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 선택신호 발생수단은

전원전압에 연결된 소스와 파워 업 신호가 인가되는 게이트를 가진 제1PMOS트랜지스터;

상기 제1PMOS트랜지스터의 드레인과 제1신호 발생노드사이에 연결된 일측을 가진 퓨즈;

상기 제1신호 발생노드에 연결된 드레인과 상기 파워 업 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;

상기 제1신호 발생노드에 연결된 드레인과 제2신호 발생노드의 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터;

상기 파워 업 신호와 상기 제1신호 발생노드의 신호를 비논리합하여 상기 제2신호 발생노드로 신호를 전송하기 위한 비논리합 게이트를 구비한 선택신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서, 상기 파워 업 신호는

초기에 상기 전원전압의 변화를 따라 증가하다가 상기 전원전압이 소정 레벨에 이르게 되면 로우레벨로 떨어지는 신호임을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서, 상기 선택신호 발생회로는

상기 복수개의 불량 어드레스 프로그램 회로들에 대하여 적어도 하나이상 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서, 상기 선택신호 발생회로는

상기 복수개의 불량 어드레스 프로그램 회로들 각각에 대하여 적어도 하나이상 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제10항에 있어서, 상기 선택신호 발생회로는

상기 복수개의 불량 어드레스 프로그램 회로들을 소정 개수의 그룹들로 분리하고 상기 그룹들 각각에 대하여 적어도 하나이상 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 선택수단은

상기 선택신호에 응답하여 상기 제2디코딩 신호들의 순서를 조절하여 출력하기 위한 소정 개수의 멀티플렉서들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
불량 어드레스가 프로그램되고, 입력되는 어드레스가 프로그램된 불량 어드레스와 일치하면 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호를 인에이블하기 위한 불량 어드레스 프로그램 수단;

상기 복수개의 리던던트 인에이블 신호들과 상기 입력되는 어드레스를 디코딩한 신호들을 조합함에 의해서 상기 복수개의 리던던트 워드 라인들을 구동하기 위한 리던던트 워드 라인 구동수단;

상기 복수개의 리던던트 인에이블 신호들에 대응하는 선택신호가 프로그램되고 상기 리던던트 인에이블 신호에 해당하는 상기 선택신호를 발생하기 위한 선택신호 발생수단; 및

상기 선택신호에 응답하여 상기 입력되는 어드레스를 디코딩한 신호들중 소정 개수의 디코딩 신호들의 순서를 조절하기 위한 선택수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 선택신호 발생수단은

전원전압에 연결된 소스와 파워 업 신호가 인가되는 게이트를 가진 제1PMOS트랜지스터;

상기 제1PMOS트랜지스터의 드레인과 제1신호 발생노드사이에 연결된 일측을 가진 퓨즈;

상기 제1신호 발생노드에 연결된 드레인과 상기 파워 업 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터;

상기 제1신호 발생노드에 연결된 드레인과 제2신호 발생노드의 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터;

상기 파워 업 신호와 상기 제1신호 발생노드의 신호를 비논리합하여 상기 제2신호 발생노드로 신호를 전송하기 위한 비논리합 게이트를 구비한 선택신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제17항에 있어서, 상기 파워 업 신호는

초기에 상기 전원전압의 변화를 따라 증가하다가 상기 전원전압이 소정 레벨에 이르게 되면 로우레벨로 떨어지는 신호임을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서, 상기 선택수단은

상기 선택신호에 응답하여 상기 소정 비트의 디코딩 신호들의 순서를 조절하여 출력하기 위한 소정 개수의 멀티플렉서들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
복수개의 제1 및 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 워드 라인들과 상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이; 및

복수개의 리던던트 워드 라인 인에이블 신호들과 상기 제2디코딩 신호들을 조합함에 의해서 인에이블되는 복수개의 리던던트 워드 라인들과 상기 복수개의 리던던트 워드 라인들과 상기 복수개의 비트 라인쌍들사이에 연결된 복수개의 리던던트 메모리 셀들을 구비한 리던던트 메모리 셀 어레이를 구비한 반도체 메모리 장치의 리던던트 방법에 있어서,

상기 복수개의 메모리 셀들중 불량 메모리 셀들의 로우 어드레스들 및 선택신호들을 프로그램하는 단계;

입력되는 로우 어드레스가 상기 프로그램된 로우 어드레스들과 일치하면 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호와 해당 선택신호를 발생하는 단계;

상기 선택신호에 응답하여 상기 리던던트 메모리 셀 어레이로 인가되는 제2디코딩 신호들의 순서를 조절하는 단계; 및

상기 복수개의 리던던트 인에이블 신호들과 상기 제2디코딩 신호들을 조합함에 의해서 상기 복수개의 리던던트 워드 라인 인에이블 신호들을 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 방법.
복수개의 메모리 셀들중 불량 메모리 셀들의 어드레스들 및 선택신호들을 프로그램하는 단계;

입력되는 어드레스가 상기 프로그램된 어드레스들과 일치하면 복수개의 리던던트 인에이블 신호들중 해당 리던던트 인에이블 신호와 해당 선택신호를 발생하는 단계;

상기 선택신호에 응답하여 상기 어드레스중 소정 비트들을 디코딩한 신호들의 순서를 조절하는 단계; 및

상기 복수개의 리던던트 인에이블 신호들과 상기 입력되는 어드레스를 디코딩한 신호들중 소정 개수의 디코딩 신호들을 조합함에 의해서 복수개의 리던던트 인에이블 신호들을 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 방법.