KR100466983B1 - 면적을 최소화하고 리던던시 효율을 향상시키는 리던던시회로를 갖는 반도체 메모리 장치 - Google Patents

면적을 최소화하고 리던던시 효율을 향상시키는 리던던시회로를 갖는 반도체 메모리 장치 Download PDF

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Abstract

면적을 최소화하고 리던던시 효율을 향상시키는 리던던시 회로를 갖는 반도체 메모리 장치가 개시된다. 본 발명의 리던던시 회로는 섹터 선택부, 비트라인 선택부를 포함한다. 비트라인 선택부는 불량 비트라인을 구제하고, 섹터 선택부는 글로벌 비트라인의 불량을 구제하며 선택적으로 비트라인의 불량을 구제한다. 섹터 선택부는 불량 비트라인의 어드레스 정보를 저장하는 고정 어드레스 셀 스토리지 박스와 불량 글로벌 비트라인의 어드레스 정보를 저장하는 유동 어드레스 셀 스토리지 박스를 포함한다. 유동 어드레스 셀 스토리지 박스는 프리차아지부, 코딩부, 프로그래밍부 그리고 선택부를 포함한다. 코딩부는 불량 글로벌 비트라인의 어드레스에 따라 프로그램 가능한 메모리셀들을 프로그래밍한다. 선택부는 불량 글로벌 비트라인의 어드레스 및 유동 어드레스 셀 스토리지 박스의 동작 여부를 결정하는 퓨즈 오픈 신호에 응답하여 리던던시 신호를 발생한다. 따라서, 본 발명의 리던던시 회로에 의하면 비트라인 선택부 내에 섹터 어드레스에 해당하는 코딩부를 포함하지 않기 때문에 면적을 최소화할 수 있고, 섹터 선택부는 선택적으로 비트라인 선택부처럼 동작하기 때문에 불량 비트라인의 구제율이 향상된다.

Description

면적을 최소화하고 리던던시 효율을 향상시키는 리던던시 회로를 갖는 반도체 메모리 장치{Semiconductor memory device having redundancy circuit to reduce chip area and to improve redundancy efficiency}
본 발명은 반도체 메모리 장치에 관한 것으로, 면적을 최소화하고 리던던시효율을 향상시키는 리던던시 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화와 대용량화에 따라 메모리 칩의 사이즈가 커진다. 메모리 칩 사이즈의 증가는 웨이퍼 수율을 떨어뜨리는 직접적인 요인이 되고 있다. 웨이퍼 수율을 향상시키기 위한 방안 중의 하나로써, 불량 셀을 구제하는 리던던시(redundancy) 기술이 사용되고 있는 데, DRAM 등에 사용된다. 리던던시 기술은 반도체 메모리 장치 내에 리던던시 메모리 셀들을 구비하여 불량 셀을 리던던시 메모리 셀로 대체하는 기술이다.
도 1은 일반적인 반도체 메모리 장치의 메모리 어레이 블락을 나타내는 도면이다. 반도체 메모리 장치(10)는 다수개의 섹터들(sectors, 100, 200)을 포함하고, 각 섹터(100, 200)는 복수개의 메모리 셀들이 행들 및 열들로 배열된 다수개의 메모리 블락들(110, 120, 130, 210, 220, 230), 글러벌 칼럼 디코더(102, 202), 센스앰프(S/A, sense amplifier, 104, 204) 그리고 기입 드라이버(106, 206)를 포함한다. 각 메모리 블락(110, 120, 130, 210, 220, 230)은 메모리 셀의 워드라인을 구동하는 로우 디코더(112, 122, 132, 212, 222, 232)와 메모리 셀의 비트라인들(BL0, BL1, …)을 선택하는 칼럼 디코더(114, 124, 134, 214, 224, 234)를 구비한다. 각 메모리 블락(110, 120, 130, 210, 220, 230)에서 선택된 비트라인들은 글로벌 비트라인들(GBL00, GBL01, …, GBLJ0, GBLJ1, …)으로 연결되고, 글로벌 칼럼 디코더(102)에 의해 하나의 글로벌 비트라인(GBL00, GBL01, …, GBLJ0, GBLJ1, …)이 선택되어 센스앰프(104, 204)와 기입 드라이버(106, 206)와 연결된다.
각 메모리 블락들(110, 120, 130, 210, 220, 230)은 복수개의 리던던시 메모리 셀들로 이루어진 리던던시 메모리 블락(116, 126, 136, 216, 226, 236)을 구비하고, 메모리 블락(110, 120, 130, 210, 220, 230)에서 발생된 불량 셀들을 리던던시 메모리 셀들로 교체한다. 리던던시 메모리 셀로의 교체는 불량 셀 뿐아니라 메모리 블락(110, 120, 130, 210, 220, 230) 내 비트라인들(BL0, BL1, …)이 단락(short)되거나 오픈(open)되는 등의 불량 비트라인의 경우에도 적용된다.
불량 셀 또는 불량 비트라인의 어드레스는 반도체 메모리 장치(10) 내 소정의 퓨즈 박스에 저장된다. 불량 셀 또는 불량 비트라인을 선택하는 어드레스가 입력되면, 이를 선택하는 로우 디코더(112, 122, 132, 212, 222, 232)와 칼럼 디코더(114, 124, 134, 214, 224, 234)는 차단되고 퓨즈 박스에 프로그래밍된 어드레스에 따라 리던던시 메모리 셀이 선택된다. 퓨즈 박스는 메모리 블락(110, 120, 130, 210, 220, 230)의 메모리 셀들을 어드레싱하는 어드레스 갯수 만큼의 퓨즈들을 내장한다.
한편, 반도체 메모리 장치(10)는 메모리 셀 또는 비트라인(BL0, BL1, …)의 불량 외에도 글로벌 비트라인(GBL00, GBL01,…, GBLJ0, GBLJ1, …)이 단락 또는 오픈되는 이유로 인해 불량이 발생할 수 있다. 글로벌 비트라인의 불량을 구제하기 위해 앞서 기술한 셀 또는 비트라인 불량을 구제하는 동일한 방법을 사용하면, 섹터들(100, 200)을 어드레싱하는데 필요한 어드레스들에 해당하는 퓨즈들을 퓨즈 박스에 내장해야 한다. 그리하여, 반도체 메모리 장치는 메모리 블락 어드레스와 섹터 어드레스 각각에 해당하는 퓨즈들 즉, 메모리 블락 어드레스 퓨즈들과 섹터 어드레스 퓨즈들을 갖는 리던던시 회로를 필요로 한다. 이에 따라, 리던던시 회로가 차지하는 면적이 커진다.
그런데, 메모리 셀 또는 비트라인 불량만을 구제해야 하는 경우 리던던시 회로 내 섹터 어드레스 퓨즈들은 사용되지 않는다. 이는 리던던시 회로가 차지하는 면적에 비하여 리던던시 효율이 낮음을 의미하고, 리던던시 회로가 필요 이상으로 큰 면적을 차지하는 문제점이 된다.
본 발명의 목적은 면적을 최소화하면서 리던던시 효율을 향상시킬 수 있는 리던던시 회로를 제공하는 데 있다.
도 1은 일반적인 불휘발성 메모리 장치의 메모리 어레이 블락을 나타내는 도면이다.
도 2는 본 발명에 따른 리던던시 회로를 나타내는 도면이다.
도 3은 도 2의 고정 어드레스 셀 스토리지 박스를 나타내는 도면이다.
도 4는 도 2의 유동 어드레스 셀 스토리지 박스의 일 실시예를 나타내는 도면이다.
도 5는 도 4의 퓨즈 오픈 신호를 발생하는 퓨즈 오픈 신호 발생부를 나타내는 도면이다.
도 6은 도 2의 유동 어드레스 셀 스토리지 박스의 다른 실시예를 나타내는 도면이다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀들로 이루어진 다수개의 메모리 블락들과 리던던시 블락을 포함하는 섹터들이 배열되고, 선택된 메모리 셀의 데이터가 메모리 블락의 비트라인과 섹터의 글로벌 비트라인을 통하여 입출력되며, 메모리 셀, 비트라인 그리고 글로벌 비트라인의 불량을 구제하는 리던던시 회로를 포함한다. 리던던시 회로는 섹터 선택부, 비트라인 선택부, 그리고 리던던시 신호 발생부를 포함한다. 섹터 선택부는 글로벌 비트라인의 불량을 구제하며, 선택적으로 비트라인의 불량을 구제하는 리던던시 결정 신호를 발생한다. 비트라인 선택부는 메모리 셀의 불량 및 비트라인의 불량을 구제하는 리던던시 결정 신호를 발생한다. 리던던시 신호 발생부는 리던던시 결정 신호에 응답하여 메모리 셀, 비트라인, 그리고 글로벌 비트라인의 불량을 리던던시 블락으로 대체하는 리던던시 신호를 발생한다.
섹터 선택부는 불량 비트라인의 어드레스 정보를 저장하는 고정 어드레스 셀 스토리지 박스와, 불량 글로벌 비트라인의 어드레스 정보를 저장하는 유동 어드레스 셀 스토리지 박스를 포함한다. 고정 어드레스 셀 스토리지 박스는 프리차아지부, 코딩부, 프로그래밍부 그리고 선택부를 포함한다. 프리차아지부는 프리차아지 신호에 응답하여 제1 및 제2 노드를 프리차아지시키고, 프로그래밍부는 불량 비트라인의 어드레스 및 코딩부의 프로그램을 시작하는 리던던시 프로그램 신호에 응답하여 코딩부의 프로그래밍을 지시한다. 선택부는 불량 비트라인의 어드레스 및 제1 및 제2 노드 레벨에 응답하여 리던던시 결정 신호를 발생한다.
코딩부는 프로그램 가능한 메모리 셀들을 내장하여, 불량 비트라인의 어드레스에 따라 프로그램 가능한 메모리 셀들을 프로그래밍한다. 코딩부는 불량 비트라인 어드레스에 따라 프로그래밍되는 제1 EPROM 메모리 셀과, 불량 비트라인 어드레스에 따라 프로그램 금지되는 제2 EPROM 메모리 셀과, 전원 전압과 제1 및 제2 노드 사이에 교차연결된 제1 및 제2 트랜지스터들과, 제1 및 제2 EPROM들과 제1 및 제2 노드 사이에 각각 연결되며 코딩부를 프로그래밍하거나 독출하는 리던던시 바이어스 신호에 응답하는 제3 및 제4 트랜지스터들을 포함한다.
유동 어드레스 셀 스토리지 박스는 프리차아지부, 코딩부, 프로그래밍부 그리고 선택부를 포함한다. 코딩부는 프로그램 가능한 메모리 셀들을 내장하여, 불량 글로벌 비트라인의 어드레스에 따라 프로그램 가능한 메모리셀들을 프로그래밍한다. 프로그래밍부는 불량 글로벌 비트라인의 어드레스 및 코딩부의 프로그래밍을시작하는 리던던시 프로그램 신호에 응답하여 코딩부의 프로그래밍을 지시한다. 선택부는 제1 및 제2 노드의 레벨, 불량 글로벌 비트라인의 어드레스 및 유동 어드레스 셀 스토리지 박스의 동작 여부를 결정하는 퓨즈 오픈 신호에 응답하여 리던던시 결정 신호를 발생한다.
비트라인 선택부는 프리차아지부, 코딩부, 프로그래밍부 그리고 선택부를 포함한다. 프리차아지부는 프리차아지 신호에 응답하여 제1 및 제2 노드를 프리차아지시키고, 코딩부는 프로그램 가능한 메모리 셀들을 내장하여, 불량 비트라인의 어드레스에 따라 프로그램 가능한 메모리 셀들을 프로그래밍한다. 프로그래밍부는 불량 비트라인의 어드레스 및 리던던시 프로그래밍 시작 신호에 응답하여 코딩부의 프로그래밍을 지시하고, 선택부는 불량 비트라인의 어드레스 및 제1 및 제2 노드 레벨에 응답하여 리던던시 결정 신호를 발생한다. 리던던시 회로는 불량 비트라인을 구제할 것이지 아니면 불량 글로벌 비트라인을 구제할 것인지를 선택하는 리던던시 옵션 신호와 리던던시 프로그램 신호에 응답하여 퓨즈 오픈 신호를 발생하는 퓨즈 오픈 신호 발생부를 더 구비한다.
상기 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 리던던시 회로는 불량 비트라인의 어드레스 정보를 저장하여 메모리 셀과 상기 비트라인의 불량을 구제하는 고정 어드레스 셀 스토리지 박스와, 불량 글로벌 비트라인의 어드레스 정보를 저장하여 글로벌 비트라인의 불량을 선택적으로 구제하는 유동 어드레스 셀 스토리지 박스를 포함한다. 유동 어드레스 셀 스토리지 박스는 프리차아지부, 제1 코딩부, 제2 코딩부, 프로그래밍부 그리고 선택부를 포함한다. 프리차아지부는 프리차아지 신호에 응답하여 제1 내지 제4 노드를 프리차아지시킨다. 제1 코딩부는 프로그램 가능한 메모리 셀들을 내장하여, 제1 및 제2 노드와 연결되고 불량 글로벌 비트라인의 어드레스에 따라 프로그램 가능한 메모리셀들을 프로그래밍한다. 제2 코딩부는 프로그램 가능한 메모리 셀들을 내장하여, 제3 및 제4 노드와 연결되고 불량 글로벌 비트라인의 어드레스에 따라 프로그램 가능한 메모리셀들을 프로그래밍한다. 프로그래밍부는 불량 글로벌 비트라인의 어드레스, 제1 및 제2 코딩부의 프로그래밍을 시작하는 리던던시 프로그램 신호 그리고 불량 글로벌 비트라인을 구제할 것인지 아니면 불량 비트라인을 구제할 것인지를 선택하는 리던던시 옵션 신호에 응답하여 제1 및 제2 코딩부의 프로그래밍을 지시한다. 선택부는 제1 및 제4 노드의 레벨 및 불량 글로벌 비트라인의 어드레스에 응답하여 메모리 셀, 비트라인 그리고 글로벌 비트라인의 불량을 리던던시 블락으로 대체한다.
따라서, 본 발명의 리던던시 회로에 의하면 비트라인 선택부 내에 섹터 어드레스에 해당하는 코딩부를 포함하지 않기 때문에 면적이 줄어드는 잇점이 있다. 또한, 유동 어드레스 셀 스토리지 박스의 동작을 선택적으로 차단함으로써, 섹터 선택부는 비트라인 선택부와 거의 동일하게 불량 비트라인을 구제하므로 불량 비트라인의 구제율이 향상된다.
이하, 본 명세서에서는 반도체 메모리 장치들 중 불휘발성 메모리 장치를 예로 들어 설명한다. 특히, EPROM 메모리 셀들을 구비하는 불휘발성 메모리 장치에 대하여 기술된다. 따라서, 본 발명의 사상이 EPROM에 한정되지 않음은 물론이다.
본 발명의 일실시예에 따른 리던던시 회로가 도 2에 도시되어 있다. 도 2에서, 리던던시 회로(20)는 리던던시 제어 회로(21), 리던던시 신호 발생부(23), 섹터 선택부(25) 그리고 비트라인 선택부(27)를 포함한다. 리던던시 제어 회로(21)는 리던던시 인에이블 신호(nRed_Enable), 프리차아지 신호(Precharge), 리던던시 프로그램 신호(Red_Program), 리던던시 바이어스 신호(Red_Bias), 리던던시 워드라인 신호(Red_WL), 리던던시 소스 신호(Red_SL), 리던던시 벌크 신호(Red_Bulk), 리던던시 옵션 신호(Add_option)를 발생한다.
리던던시 인에이블 신호(nRed_Enable)는 리던던시 회로(20)를 활성화시키고, 프리차아지 신호(Precharge)는 리던던시 결정 신호(Red_Sum)를 전원전압(VCC) 즉, 하이레벨로 프리차아지시킨다. 리던던시 프로그램 신호(Red_Program)는 코딩부(320)의 프로그래밍을 시작하는 신호이고, 리던던시 바이어스 신호(Red_Bias)는 코딩부(320)를 프로그래밍하거나 또는 독출할 때 인가되는 신호이다. 리던던시 워드라인 신호(Red_WL)는 코딩부(320) 내 EPROM 메모리 셀들(325, 326)의 워드라인을 구동하는 신호이고, 리던던시 소스 신호(Red_SL)는 EPROM 메모리 셀들(325, 326)의 소스(source)에 인가되는 신호이다. 리던던시 벌크 신호(Red_Bulk)는 EPROM 메모리 셀들(325, 326)의 벌크(bulk)에 인가된다. 리던던시 옵션 신호(Add_option)는 불량 셀(본 명세서에서 불량 셀은 불량 비트라인과 거의 동일하게 구제되므로, 이하 "불량 비트라인"에 포함하여 칭한다) 또는 불량 비트라인을 구제할 것인지 아니면 불량 글로벌 비트라인을 구제할 것인지를 선택하는 신호이다.
리던던시 신호 발생부(23)는 리던던시 인에이블 신호(nRed_Enable)에 응답하여 활성화되고, 이후에 설명될 섹터 선택부(25) 또는 비트라인 선택부(27)에서 출력되는 리던던시 결정 신호(Red_Sum)에 응답하여 리던던시 신호(Red_Inform)를 발생한다. 리던던시 결정 신호(Red_Sum)는 리던던시 인에이블 신호(nRed_Enable)에 응답하여 초기에 전원전압(VCC) 즉, 하이레벨로 프리차아지된다. 이 후, 섹터 선택부(25) 또는 비트라인 선택부(27)에서 출력되는 리던던시 결정 신호(Red_Inform)가 하이레벨이면, 리던던시 신호(Red_Inform)는 하이레벨로 발생되는 데, 이는 리던던시 메모리 블락으로의 구제가 필요치 않음을 의미한다. 리던던시 결정 신호(Red_Inform)가 로우레벨이면, 불량 비트라인 또는 불량 글로벌 비트라인을 리던던시 메모리 블락으로 대체함을 의미한다.
섹터 선택부(25)는 고정 어드레스 셀 스토리지 박스들(300, 301)과 유동 어드레스 셀 스토리지 박스들(400, 401)을 포함하고, 비트라인 선택부(27)는 고정 어드레스 셀 스토리지 박스들(300, 301)을 포함한다. 고정 어드레스 셀 스토리지 박스들(300, 301)은 불량 비트라인의 어드레스 정보를 저장하고, 유동 어드레스 셀 스토리지 박스들(400, 401)은 불량 글로벌 비트라인의 어드레스 정보를 선택적으로 저장한다.
고정 어드레스 셀 스토리지 박스(300)는 도 3에 도시되어 있다. 도 3에서, 고정 어드레스 셀 스토리지 박스(300)는 프리차아지부(310), 코딩부(320), 프로그래밍부(330) 그리고 선택부(340)를 포함한다. 프리차아지부(310)는 프리차아지 신호(Precharge)의 로우 레벨에 응답하여 제1 노드(L1)와 제2 노드(L2)를 전원전압(VCC) 레벨로 프리차아지시킨다.
코딩부(320)는 교차 연결된 제1 및 제2 트래지스터들(321, 322), 리던던시 바이어스 신호(red_Bias)에 연결되는 제3 및 제4 트랜지스터들(323, 324) 그리고 프로그래밍되는 EPROM 메모리 셀들(325,326)을 포함한다. 프로그래밍부(330)는 불량 비트라인의 어드레스 신호들(A<i>, nA<i>)과 리던던시 프로그램 신호(Red_Program)에 응답하여 EPROM 메모리 셀들(325, 326)을 프로그래밍한다. 선택부(340)는 불량 비트라인 어드레스 신호들(A<i>, nA<i>)과 제1 및 제2 노드(L1, L2) 레벨에 응답하여 리던던시 결정 신호(Red_Sum)를 발생한다. 리던던시 결정 신호(Red_Sum)는 리던던시 신호 발생부(23)를 통하여 리던던시 신호(Red_Inform)로 발생된다.
EPROM 메모리 셀들(325, 326)은 불량 비트라인에 대한 어드레스 정보로 프로그래밍되는 데, 프로그래밍되는 과정은 다음과 같다. 예를 들어, 제1 ERPROM 메모리 셀(325)을 프로그래밍하자. 먼저, 제1 및 제2 노드들(L1, L2)은 프리차아지부(310)에 의해 전원전압(VCC) 레벨로 프리차아지된다. 리던던시 워드라인(Red_WL)에는 EPROM 메모리 셀들(325, 326)의 프로그램 가능한 고전압 예컨대, 10V 정도가 인가된다. 리던던시 소스 신호(Red_SL)에는 접지전압(GND)이 인가되고, 리던던시 프로그래밍 신호(Red_Program)에는 전원전압(VCC)이 인가된다. 리던던시 바이어스 신호(Red_Bias)는 전원전압(VCC)에다가 트랜지스터 문턱전압(Vt) 보다 높은 전압, 즉 VCC+Vt 레벨의 전압이 인가된다. 어드레스 신호(A<i>)는 접지전압(GND)으로, 상보 어드레스 신호(nA<i>)는 전원전압(VCC)으로 인가된다. 그리하여, 제1 노드(L1)는 전원전압(VCC)으로, 그리고 제2 노드(L2)는 접지전압(GND)이 된다. 이 조건을 EPROM 메모리 셀들(325, 326)을 프로그래밍하기에 충분한 시간 동안 유지하면, 제1 EPROM 메모리셀(325)는 프로그래밍되고 제2 EPROM 메모리 셀(326)은 프로그래밍 금지(inhibit)된다. 따라서, 제1 및 제2 EPROM 메모리 셀들(325, 326)은 서로 상보적인 관계를 갖으며 어드레스 신호들(A<i>, nA<i>)에 따라 프로그래밍된다.
이 후, 고정 어드레스 셀 스토리지 박스(300)로 소정의 어드레스 신호들(A<i>, nA<i>)이 입력되면, 선택부(340)는 어드레스 신호들(A<i>, nA<i>)과 제1 및 제2 노드(L1, L2) 레벨에 응답하여 리던던시 결정 신호(Red_Sum)를 발생한다. 앞서 기술한 제1 EPROM 메모리 셀(325)이 프로그래밍되어 있고 제2 EPROM 메모리 셀(326)이 프로그래밍 금지되어 있는 상태에서, 불량비트라인의 어드레스 신호(A<i>)가 하이레벨로 인가된다. 하이레벨의 어드레스 신호(A<i>)와 제1 노드(L1)에 응답하여 트랜지스터들(341, 342)이 턴온되고, 리던던시 결정 신호(Red_Sum)는 로우레벨이 된다. 로우레벨의 리던던시 결정 신호(Red_Sum)는 리던던시 신호 발생부(23, 도 2)를 통해 로우레벨의 리던던시 신호(Red_Inform)로 발생된다. 로우레벨의 리던던시 신호(Red_Inform)는 불량 비트라인을 리던던시 메모리 블락(116, 126, 136, 216, 226, 236, 도 1) 내 소정의 비트라인으로 구제한다.
도 2의 유동 어드레스 셀 스토리지 박스(400)가 도 4에 도시되어 있다. 도 4에서, 유동 어드레스 셀 스토리지 박스(400)는 프리차아지부(410), 코딩부(420), 프로그래밍부(430), 선택부(440)를 포함한다. 유동 어드레스 셀 스토리지 박스(400)는 도 3의 고정 어드레스 셀 스토리지 박스(300)와 비교하여,선택부(440) 내부에 퓨즈 오픈 신호(nFuse_Open)에 응답하는 트랜지스터들(445, 446)을 더 포함한다는 점에서 차이가 있다. 그리고, 고정 어드레스 셀 스토리지 박스(300)로 입력되는 어드레스 신호(A<i>, nA<i>)는 불량 비트라인의 어드레스인 것에 반하여, 유동 어드레스 셀 스토리지 박스(400)로 입력되는 어드레스 신호(A<i>, nA<i>)는 불량 글로벌 비트라인의 어드레스인 점에서 차이가 있다. 프리차아지부(410), 코딩부(420) 그리고 프로그래밍부(430)는 도 3의 프리차아지부(310), 코딩부(320), 프로그래밍부(330)와 거의 동일하므로 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.
선택부(440)는 제1 및 제2 노드(L1, L2)의 레벨과 불량 글로벌 비트라인의 어드레스인 섹터 어드레스 신호(A<i>, nA<i>) 그리고 퓨즈 오픈 신호(nFuse_Open)에 응답하여 리던던시 결정 신호(Red_Sum)를 발생한다. 퓨즈 오픈 신호(nFuse_Open)는 유동 어드레스 셀 스토리지 박스(400)를 동작시킬 것인지 아니면 동작 차단할 것인지를 지시하는 신호이다. 퓨즈 오픈 신호(nFuse_Open)가 하이레벨이면, 유동 어드레스 셀 스토리지 박스(400)는 고정 어드레스 셀 스토리지 박스(300)처럼 동작된다. 즉, 유동 어드레스 셀 스토리지 박스(400)는 섹터 어드레스 신호(A<i>, nA<i>)에 따라 코딩부(420)의 제1 및 제2 EPROM 메모리 셀들을 프로그래밍하고 독출한다. 그리하여, 리던던시 결정 신호(Red_Sum)는 로우레벨로, 그리고 리던던시 신호(Red_Inform)는 로우레벨이 되어 불량 글로벌 비트라인을 리던던시 메모리 블락(116, 126, 136, 216, 226, 236, 도 1) 내 글로벌 비트라인으로 구제한다.
퓨즈 오픈 신호(nFuse_Open)가 로우레벨이면, 선택부(440)는 트랜지스터들(445, 446)이 턴-오프되어 접지전압(GND)으로의 경로가 차단된다. 이에 따라, 유동 어드레스 셀 스토리지 박스(400)는 입력되는 섹터 어드레스 신호들(A<i>, nA<i>)에 상관없이 그 동작이 차단되고, 리던던시 결정 신호(Red_Sum)는 리던던시 신호 발생부(23)에서 초기 설정된 하이레벨을 유지한다. 이는 글로벌 비트라인의 불량이 존재하지 않음을 의미한다.
다시, 도 2로 돌아가서, 섹터 선택부(25)는 고정 어드레스 셀 스토리지 블락(300, 301)을 통하여 불량 비트라인을 구제하고, 유동 어드레스 셀 스토리지 블락(400, 401)을 통하여 불량 글로벌 비트라인을 선택적으로 구제한다.
비트라인 선택부(27)는 고정 어드레스 셀 스토리지 박스(302, 303)를 포함한다. 고정 어드레스 셀 스토리지 박스(302, 303)는 섹터 선택부(25)의 고정 어드레스 셀 스토리지 박스(300, 301)와 거의 동일하다. 간단히, 고정 어드레스 셀 스토리지 박스(302, 303)는 불량 비트라인 어드레스 신호(A<i>, nA<i>)에 따라 EPROM 메모리 셀들을 프로그래밍하고 독출하여 불량 비트라인을 구제한다.
따라서, 본 실시예의 리던던시 회로(20)는 글로벌 비트라인을 구제하는 섹터 선택부(25)와 비트라인을 구제하는 비트라인 선택부(27)를 따로 구비한다. 이는 종래의 리던던시 회로가 비트라인 및 글로벌 비트라인의 불량을 구제하기 위해 비트라인 어드레스와 섹터 어드레스에 해당하는 각각의 퓨즈들을 포함하기 때문에 면적이 큰 것에 비하여, 리던던시 회로(20)는 비트라인 선택부(27) 내 섹터 어드레스에 해당하는 코딩부를 포함하지 않기 때문에 면적이 줄어드는 잇점이 있다. 또한, 섹터 선택부(25) 내 유동 어드레스 셀 스토리지 박스(400, 401)의 동작을 선택적으로 차단함으로써, 섹터 선택부(25)는 비트라인 선택부(27)와 거의 동일하게 불량 비트라인을 구제한다. 이는 불량 비트라인의 구제율을 향상시키는 효과가 있다.
도 2의 리던던시 회로(20)의 퓨즈 오픈 신호(nFuse_Open)를 발생하는 회로가 도 5에 도시되어 있다. 도 5에서, 퓨즈 오픈 신호 발생부(500)는 리던던시 옵션 신호(Add_option)와 리던던시 프로그램 신호(Ped_Program)에 응답하여 EPROM 메모리 셀들(525, 526)이 프로그래밍된다. 먼저, 로우레벨의 프리차아지 신호(Precharge)에 응답하여 F1 노드와 F2 노드가 하이레벨이 된다. 하이레벨의 리던던시 프로그램 신호(Red_Program), 리던던시 바이어스 신호(Red_Bias) 및 리던던시 워드라인 신호(Red_WL)와 로우레벨의 리던던시 소스 신호(Red_SL) 즉, 프로그래밍 조건이 유지되면, 하이레벨의 리던던시 옵션 신호(Add_option)에 응답하여 제2 EPROM 메모리 셀(526)은 프로그래밍되고 제1 EPROM 메모리 셀(525)은 프로그램 금지된다. 그리하여, F2 노드는 하이레벨이 되어 퓨즈 오픈 신호(nFuse_Open)로 발생된다. 리던던시 옵션 신호(Red_option)가 로우레벨이면, 제1 EPROM 메모리 셀(525)은 프로그래밍되고 제2 EPROM 메모리 셀(526)은 프로그램 금지된다. 그리하여, F2 노드는 로우레벨의 퓨즈 오픈 신호(nFuse_Open)로 발생된다.
도 2의 유동 어드레스 셀 스토리지 박스(300)의 다른 실시예가 도 6에 도시되어 있다. 도 6에서, 유동 어드레스 셀 스토리지 박스(600)는 프리차아지부(610), 제1 및 제2 코딩부(621, 622), 프로그래밍부(630) 그리고 선택부(640)를 포함한다. 다만, 유동 어드레스 셀 스토리지 박스(600)는 도 4의 유동 어드레스 셀 스토리지박스(400)와 비교하여 불량 비트라인 또는 불량 글로벌 비트라인에 해당하는 어드레스 정보가 이중으로 프로그래밍된다는 점에서 차이가 있다. 그리고, 도 4의 유동 어드레스 셀 스토리지 박스(400)는 퓨즈 오픈 신호(nFuse_Open)에 응답하여 그 동작 여부가 결정되는 것임에 반하여, 유동 어드레스 셀 스토리지 박스(600)는 리던던시 옵션 신호(Add_option)에 응답하여 그 동작여부가 결정된다는 점에서 차이가 있다.
프리차아지부(610)는 프리차아지 신호(Precharge)에 응답하여 제1 내지 제4 노드(L1, L2, L3, L4)를 프리차아지시킨다. 제1 코딩부(621)는 제1 및 제2 노드(L1, L2)와 연결되고 불량 글로벌 비트라인의 어드레스(A<i>, nA<i>)에 따라 제1 및 제2 EPROM 메모리 셀들을 프로그래밍한다. 제2 코딩부(622)는 제3 및 제4 노드(L3, L4)와 연결되고 불량 글로벌 비트라인의 어드레스(A<i>, nA<i>)에 따라 제3 및 제4 EPROM 메모리 셀들을 프로그래밍한다. 프로그래밍부(630)는 불량 글로벌 비트라인의 어드레스(A<i>, nA<i>), 리던던시 프로그램 신호(Red_Program) 그리고 리던던시 옵션 신호(Add_option)에 응답하여 제1 및 제2 코딩부(621, 622)의 프로그래밍을 지시한다. 선택부(640)는 제1 및 제4 노드(L1, L4)의 레벨 및 불량 글로벌 비트라인의 어드레스(A<i>, nA<i>)에 응답하여 불량 글로벌 비트라인을 구제한다.
제1 및 제2 코딩부(621, 622)의 프로그래밍 동작을 살펴보면 다음과 같다. 불량 글로벌 비트라인의 어드레스, 즉 섹터 어드레스(A<i>, nA<i>)에 따라 제1 및 제4 EPROM 메모리 셀들(621A, 622B)이 프로그래밍되면, 제2 및 제3 EPROM 메모리셀들(621B, 622A)은 프로그램 금지된다. 이와 반대로, 제2 및 제3 EPROM 메모리 셀들(621B, 622A)이 프로그래밍되면, 제1 및 제4 EPROM 메모리 셀들(621A, 622B)은 프로그램 금지된다.
한편, 프로그래밍부(630)는 리던던시 옵션 신호(Add_option)가 하이레벨일 때 하이레벨의 리던던시 프로그램 신호(Red_Program)에 응답하여 불량 글로벌 비트라인의 어드레스(A<i>, nA<i>)에 따라 제1 및 제2 코딩부(621, 622)의 프로그래밍을 지시하거나 독출한다. 그리하여 제1 및 제4 노드(L1, L4)의 레벨에 응답하여 리던던시 결정 신호(Red_Sum)가 발생되어 불량 글로벌 비트라인을 구제하게 된다. 그런데, 리던던시 옵션 신호(Add_option)가 로우레벨이면, 하이레벨의 리던던시 프로그램 신호(Red_Program)에 응답하여 제1 및 제4 노드(L1, L2)는 로우레벨이 된다. 이는 선택부(640)의 동작이 차단되어 유동 어드레스 셀 스토리지 박스(600)가 동작되지 않는 데, 불량 글로벌 비트라인을 구제하지 않음을 의미한다. 따라서, 본 실시예의 유동 어드레스 셀 스토리지 박스(600)는 리던던시 옵션 신호(Red_option)에 응답하여 불량 글로벌 비트라인을 구제할 것인지 아닐지를 선택한다.
다시, 도 2로 돌아가서, 유동 어드레스 셀 스토리지 박스(600)를 포함하는 섹터 선택부(25)는 리던던시 옵션 신호(Add_option)에 응답하여 고정 어드레스 셀 스토리지 박스들(300, 301) 만을 동작시켜 불량 비트라인을 구제할 것인지 아니면 유동 어드레스 셀 스토리지 박스들(600, 601)을 동작시켜 불량 글로벌 비트라인까지 구제할 것인지를 결정한다. 그러므로, 섹터 선택부(25)는 유동 어드레스 셀 스토리지 박스(600, 601)의 동작을 선택적으로 차단하여 비트라인 선택부(27)와 거의동일하게 불량 비트라인을 구제할 수 있기 때문에, 불량 비트라인의 구제율이 향상된다.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 리던던시 회로는 종래의 리던던시 회로가 비트라인 어드레스와 섹터 어드레스에 해당하는 각각의 퓨즈들을 모두 포함하기 때문에 면적이 큰 것에 비하여, 리던던시 회로는 비트라인 선택부 내 섹터 어드레스에 해당하는 코딩부를 포함하지 않기 때문에 면적이 줄어드는 잇점이 있다. 또한, 섹터 선택부 내 유동 어드레스 셀 스토리지 박스의 동작을 선택적으로 차단함으로써, 섹터 선택부는 비트라인 선택부와 거의 동일하게 불량 비트라인을 구제하므로 불량 비트라인의 구제율이 향상된다.

Claims (17)

  1. 반도체 메모리 장치가 복수개의 메모리 블락들을 가진 복수 개의 섹터들과, 복수 개의 리던던시 블락을 포함하고, 상기 메모리 블락 각각이 복수 개의 메모리 셀들을 포함하며, 선택된 메모리 셀의 데이터가 상기 메모리 블락의 비트라인과 해당 섹터의 글로벌 비트라인을 통해 입출력되는 반도체 메모리 장치의 리던던시 회로에 있어서:
    상기 글로벌 비트라인에 불량이 발생한 경우, 상기 불량을 구제하기 위해 리던던시 결정 신호를 발생하는 섹터 선택부; 및
    상기 메모리 셀 및 상기 비트라인에 불량이 발생한 경우, 상기 불량을 구제하기 위해 상기 리던던시 결정 신호를 발생하는 비트라인 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  2. 제1항에 있어서, 상기 리던던시 회로는
    상기 리던던시 결정 신호에 응답하여 상기 메모리 셀, 상기 비트라인 그리고 상기 글로벌 비트라인의 불량을 상기 리던던시 블락으로 대체하는 리던던시 신호를 발생하는 리던던시 신호 발생부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  3. 제1항에 있어서, 상기 섹터 선택부는
    상기 불량 비트라인의 어드레스 정보를 저장하는 고정 어드레스 셀 스토리지박스; 및
    상기 불량 글로벌 비트라인의 어드레스 정보를 저장하는 유동 어드레스 셀 스토리지 박스를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로
  4. 제3항에 있어서, 상기 고정 어드레스 셀 스토리지 박스는
    프리차아지 신호에 응답하여 제1 및 제2 노드를 프리차아지시키는 프리차아지부;
    프로그램 가능한 메모리 셀들을 내장하여, 상기 불량 비트라인의 어드레스에 따라 상기 프로그램 가능한 메모리 셀들을 프로그래밍하는 코딩부;
    상기 불량 비트라인의 어드레스 및 상기 코딩부의 프로그램을 시작하는 리던던시 프로그램 신호에 응답하여 상기 코딩부의 프로그래밍을 지시하는 프로그래밍부; 및
    상기 불량 비트라인의 어드레스 및 상기 제1 및 제2 노드 레벨에 응답하여 상기 리던던시 결정 신호를 발생하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  5. 제4항에 있어서, 상기 코딩부는
    상기 불량 비트라인 어드레스에 따라 프로그래밍되는 제1 EPROM 메모리 셀;
    상기 불량 비트라인 어드레스에 따라 프로그램 금지되는 제2 EPROM 메모리셀;
    전원 전압과 상기 제1 및 제2 노드 사이에 교차연결된 제1 및 제2 트랜지스터들; 및
    상기 제1 및 제2 EPROM들과 상기 제1 및 제2 노드 사이에 각각 연결되고, 상기 코딩부를 프로그래밍하거나 독출하는 리던던시 바이어스 신호에 응답하는 제3 및 제4 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  6. 제3항에 있어서, 상기 유동 어드레스 셀 스토리지 박스는
    프리차아지 신호에 응답하여 제1 및 제2 노드를 프리차아지시키는 프리차아지부;
    프로그램 가능한 메모리 셀들을 내장하여, 상기 불량 글로벌 비트라인의 어드레스에 따라 상기 프로그램 가능한 메모리셀들을 프로그래밍하는 코딩부;
    상기 불량 글로벌 비트라인의 어드레스 및 코딩부의 프로그래밍을 시작하는 리던던시 프로그램 신호에 응답하여 상기 코딩부의 프로그래밍을 지시하는 프로그래밍부; 및
    상기 제1 및 제2 노드의 레벨, 상기 불량 글로벌 비트라인의 어드레스 및 상기 유동 어드레스 셀 스토리지 박스의 동작 여부를 결정하는 퓨즈 오픈 신호에 응답하여 상기 리던던시 결정 신호를 발생하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  7. 제6항에 있어서, 상기 코딩부는
    상기 불량 글로벌 비트라인 어드레스에 따라 프로그래밍되는 제1 EPROM 메모리 셀;
    상기 불량 글로벌 비트라인 어드레스에 따라 프로그램 금지되는 제2 EPROM 메모리 셀;
    전원 전압과 상기 제1 및 제2 노드 사이에 교차연결된 제1 및 제2 트랜지스터들; 및
    상기 제1 및 제2 EPROM들과 상기 제1 및 제2 노드 사이에 각각 연결되고, 상기 코딩부를 프로그래밍하거나 독출하는 리던던시 바이어스 신호에 응답하는 제3 및 제4 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  8. 제1항에 있어서, 상기 비트라인 선택부는
    프리차아지 신호에 응답하여 제1 및 제2 노드를 프리차아지시키는 프리차아지부;
    프로그램 가능한 메모리 셀들을 내장하여, 상기 불량 비트라인의 어드레스에 따라 상기 메모리 셀들을 프로그래밍하는 코딩부;
    상기 불량 비트라인의 어드레스 및 리던던시 프로그래밍 시작 신호에 응답하여 상기 코딩부의 프로그래밍을 지시하는 프로그래밍부; 및
    상기 불량 비트라인의 어드레스 및 상기 제1 및 제2 노드 레벨에 응답하여 상기 리던던시 결정 신호를 발생하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  9. 제8항에 있어서, 상기 코딩부는
    상기 불량 비트라인 어드레스에 따라 프로그래밍되는 제1 EPROM 메모리 셀;
    상기 불량 비트라인 어드레스에 따라 프로그램 금지되는 제2 EPROM 메모리 셀;
    전원 전압과 상기 제1 및 제2 노드 사이에 교차연결된 제1 및 제2 트랜지스터들; 및
    상기 제1 및 제2 EPROM들과 상기 제1 및 제2 노드 사이에 각각 연결되고, 상기 코딩부를 프로그래밍하거나 독출하는 리던던시 바이어스 신호에 응답하는 제3 및 제4 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  10. 제6항에 있어서, 상기 리던던시 회로는
    상기 불량 비트라인을 구제할 것이지 아니면 상기 불량 글로벌 비트라인을 구제할 것인지를 선택하는 리던던시 옵션 신호와 상기 리던던시 프로그램 신호에 응답하여 상기 퓨즈 오픈 신호를 발생하는 퓨즈 오픈 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  11. 제10항에 있어서, 상기 퓨즈 오픈 신호 발생부는
    상기 프리차아지 신호에 응답하여 제3 및 제4 노드를 프리차아지시키는 프리차아지부;
    상기 리던던시 옵션 신호에 따라 프로그램 금지되는 제3 EPROM 메모리 셀;
    상기 리던시 옵션 신호에 따라 프로그래밍되는 제4 EPROM 메모리 셀;
    전원 전압과 상기 제3 및 제4 노드 사이에 교차연결된 제5 및 제6 트랜지스터들;
    상기 제3 및 제4 EPROM들과 상기 제3 및 제4 노드 사이에 각각 연결되고, 상기 리던던시 바이어스 신호에 응답하는 제7 및 제8 트랜지스터들; 및
    상기 리던던시 옵션 신호 및 상기 리던던시 프로그래밍 시작 신호에 응답하여 상기 제3 및 제4 EPROM 메모리 셀들의 프로그래밍을 지시하는 프로그래밍부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  12. 반도체 메모리 장치가 복수개의 메모리 블락들을 가진 복수 개의 섹터들과, 복수 개의 리던던시 블락을 포함하고, 상기 메모리 블락 각각이 복수 개의 메모리 셀들을 포함하며, 선택된 메모리 셀의 데이터가 상기 메모리 블락의 비트라인과 해당 섹터의 글로벌 비트라인을 통해 입출력되는 반도체 메모리 장치에서 상기 메모리 셀, 상기 비트라인 그리고 상기 글로벌 비트라인의 불량을 선택적으로 구제하는 리던던시 회로에 있어서:
    불량이 발생된 상기 글로벌 비트라인의 어드레스 정보를 저장하여 상기 글로벌 비트라인의 불량을 선택적으로 구제하는 유동 어드레스 셀 스토리지 박스; 및
    불량이 발생된 상기 비트라인의 어드레스 정보를 저장하여 상기 메모리 셀과 상기 비트라인의 불량을 구제하는 고정 어드레스 셀 스토리지 박스를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  13. 제12항에 있어서, 상기 유동 어드레스 셀 스토리지 박스는
    프리차아지 신호에 응답하여 제1 및 제2 노드를 프리차아지시키는 프리차아지부;
    프로그램 가능한 메모리 셀들을 내장하여, 상기 불량 글로벌 비트라인의 어드레스에 따라 상기 프로그램 가능한 메모리셀들을 프로그래밍하는 코딩부;
    상기 불량 글로벌 비트라인의 어드레스 및 코딩부의 프로그래밍을 시작하는 리던던시 프로그램 신호에 응답하여 상기 코딩부의 프로그래밍을 지시하는 프로그래밍부; 및
    상기 제1 및 제2 노드의 레벨, 상기 불량 글로벌 비트라인의 어드레스 및 상기 유동 어드레스 셀 스토리지 박스의 동작 여부를 결정하는 퓨즈 오픈 신호에 응답하여, 리던던시 결정 신호를 발생하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  14. 제13항에 있어서, 상기 코딩부는
    상기 불량 글로벌 비트라인 어드레스에 따라 프로그래밍되는 제1 EPROM 메모리 셀;
    상기 불량 글로벌 비트라인 어드레스에 따라 프로그램 금지되는 제2 EPROM 메모리 셀;
    전원 전압과 상기 제1 및 제2 노드 사이에 교차연결된 제1 및 제2 트랜지스터들; 및
    상기 제1 및 제2 EPROM들과 상기 제1 및 제2 노드 사이에 각각 연결되고, 상기 코딩부를 프로그래밍하거나 독출하는 리던던시 바이어스 신호에 응답하는 제3 및 제4 트랜지
    스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  15. 제12항에 있어서, 상기 유동 어드레스 셀 스토리지 박스는
    프리차아지 신호에 응답하여 제1 내지 제4 노드를 프리차아지시키는 프리차아지부;
    프로그램 가능한 메모리 셀들을 내장하여, 제1 및 제2 노드와 연결되고 상기 불량 글로벌 비트라인의 어드레스에 따라 상기 프로그램 가능한 메모리셀들을 프로그래밍하는 제1 코딩부;
    프로그램 가능한 메모리 셀들을 내장하여, 제3 및 제4 노드와 연결되고 상기 불량 글로벌 비트라인의 어드레스에 따라 상기 프로그램 가능한 메모리셀들을 프로그래밍하는 제2 코딩부;
    상기 불량 글로벌 비트라인의 어드레스, 상기 제1 및 제2 코딩부의 프로그래밍을 시작하는 리던던시 프로그램 신호 그리고 상기 불량 글로벌 비트라인을 구제할 것인지 상기 불량 비트라인을 구제할 것인지를 선택하는 리던던시 옵션 신호에 응답하여 상기 제1 및 제2 코딩부의 프로그래밍을 지시하는 프로그래밍부; 및
    상기 제1 및 제4 노드의 레벨 및 상기 불량 글로벌 비트라인의 어드레스에 응답하여 상기 메모리 셀, 상기 비트라인 그리고 상기 글로벌 비트라인의 불량을 상기 리던던시 블락으로 대체하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  16. 제15항에 있어서, 상기 제1 코딩부는
    상기 불량 글로벌 비트라인 어드레스에 따라 프로그래밍되는 제1 EPROM 메모리 셀;
    상기 불량 글로벌 비트라인 어드레스에 따라 프로그램 금지되는 제2 EPROM 메모리 셀;
    전원 전압과 상기 제1 및 제2 노드 사이에 교차연결된 제1 및 제2 트랜지스터들; 및
    상기 제1 및 제2 EPROM들과 상기 제1 및 제2 노드 사이에 각각 연결되고, 상기 코딩부를 프로그래밍하거나 독출하는 리던던시 바이어스 신호에 응답하는 제3 및 제4 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  17. 제15항에 있어서, 상기 제2 코딩부는
    상기 불량 글로벌 비트라인 어드레스에 따라 프로그램 금지되는 제1 EPROM 메모리 셀;
    상기 불량 글로벌 비트라인 어드레스에 따라 프로그래밍되는 제2 EPROM 메모리 셀;
    전원 전압과 상기 제3 및 제4 노드 사이에 교차연결된 제1 및 제2 트랜지스터들; 및
    상기 제1 및 제2 EPROM들과 상기 제3 및 제4 노드 사이에 각각 연결되고, 상기 코딩부를 프로그래밍하거나 독출하는 리던던시 바이어스 신호에 응답하는 제3 및 제4 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070141731A1 (en) * 2005-12-20 2007-06-21 Hemink Gerrit J Semiconductor memory with redundant replacement for elements posing future operability concern
KR20110120013A (ko) * 2010-04-28 2011-11-03 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US10269444B2 (en) * 2016-12-21 2019-04-23 Sandisk Technologies Llc Memory with bit line short circuit detection and masking of groups of bad bit lines

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
KR19980014815A (ko) * 1996-08-16 1998-05-25 김광호 반도체 메모리 장치
KR19980703587A (ko) * 1995-04-05 1998-11-05 마이클엘.린치 계층적 비트 라인 구조를 갖는 메모리 회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960008788B1 (en) * 1992-12-30 1996-07-03 Hyundai Electronics Ind Row redundancy circuit
KR100268433B1 (ko) * 1997-12-29 2000-10-16 윤종용 열 리던던시 구조를 가지는 반도체 메모리 장치
JP2000067595A (ja) * 1998-06-09 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980703587A (ko) * 1995-04-05 1998-11-05 마이클엘.린치 계층적 비트 라인 구조를 갖는 메모리 회로
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
KR19980014815A (ko) * 1996-08-16 1998-05-25 김광호 반도체 메모리 장치

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