KR100205006B1

KR100205006B1 - 자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치

Info

Publication number: KR100205006B1
Application number: KR1019960044616A
Authority: KR
Inventors: 이성수; 임영호
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-08
Filing date: 1996-10-08
Publication date: 1999-06-15
Also published as: KR19980026248A; EP0836142A2; CN1178989A; EP0836142B1; DE69717761T2; TW382709B; EP0836142A3; JPH10125093A; US5848009A; DE69717761D1; JP3883268B2; CN1112706C

Abstract

본 발명에 따른 반도체 메모리 장치는 데이터의 저장을 위한 주 셀 어레이의 각 메모리 블럭들의 결함 여부에 관한 블럭 결함 상태 정보들을 저장하는 플래그 셀 어레이를 구비한다. 플래그 디코더 회로가 플래그 셀 결함 상태 정보들에 따라서 배드 블럭들을 대체하기 위한 리페어 블럭 선택 신호들을 발생한다. 이 블럭 선택 신호들에 의해 예비 행 블럭들의 개수를 초과하는 결함 행 블럭들이 주 메모리 셀 어레이의 상위 블럭들에 의해 대체된다. 사용자는 최하위 주 행 블럭으로부터 대체되는 상위 행 블럭들을 제외한 나머지 주 행 블럭들 중의 최상위 블럭까지에 대응하는 행 어드레스들을 사용하면 된다.

Description

자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치

본 발명은 반도체 메모리 장치(semiconductor memory dvice)에 관한 것으로, 특히, 상기 장치의 제조 공정 중에 발생된 결함 메모리 블럭들(defective memory blocks)을 구제(remedy)하기 위한 리던던시 회로(redundancy circuit)에 관한 것이다.

반도체 메모리 장치들을 제조할 때, 더 좋은 수율(yield rate)을 얻도록 궁리하는 것은 매우 중요하다. 일반적으로, 반도체 메모리 장치가 몇 개의 결함 메모리 셀(defective memory cell)들, 심지어는 단지 한 개의 결함 셀 만을 가지더라도 그 메모리 장치는 제품으로서 출하될 수 없다. 예외적으로, 전화기의 자동 응답 등과 같은 특정 기술 분야들에서는, 가능한한 저가의 제품을 생산하기 위해, 결함 셀들을 가지는 DRAM(dynamic radom access memory), SRAM(static random access memory), EEPROM(electirically erasable and programmable read only memory) 장치들이 사용되기도 한다. 고집적 반도체 메모리 장치의 제조시에 결함 셀들이 생길 확률은 상대적으로 낮은 집적율을 갖는 장치의 제조시의 그것보다 더 높다. 즉, 메모리 장치가 고집적화될수록 그것의 제조 공정(manufacturing process) 상에는 더 많은 곤란한 점들이 수반되고 장치가 부스러기(debris) 등에 더 큰 악영향을 받기 때문에 수율이 더욱 저하되기 마련이다. 이와 같이, 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해, 여러 가지 시도들이 진행되고 있다.

좋은 수율을 얻기 위해서는, 물론, 메모리 장치의 제조에 있어서, 결함 셀들의 발생을 가능한한 억제할 수 있도록 제조 공정을 개선하는 것이 가장 바람직하나, 이런 노력에는 한계가 있다. 따라서, 수율 개선을 위한 여러 가지 다른 기술들이 제안되고 있다. 이들 중에는, 메모리 장치의 구조(construction)를 개량(modify)하여 제조 과정에서 발생된 결함 영역들을 구제하는 기술이 있다.

상기 구조 개량 기술로서, 잘 알려져 있는 것이 바로 리던던시 기술이다. 이 기술에 의하면, 메모리 장치에는, 2 진 데이터(binary data)의 저장을 위한 주 메모리 셀 어레이(main memory cell array)와 더불어 그것의 각 행 방향과 열 방향으로 예비 메모리 셀 어레이(spare or redundant memory cell array)가 제공된다. 주 메모리 셀 어레이의 검사 과정에서, 수 개 내지 수천 개의 결함 셀들이 발견되었다면, 이들은 예비 메모리 셀들에 의해 대체된다. 이것에 의해, 전체 칩(chip)은 결함이 없는 제품(non-defective article)으로서 유지된다. 만일, 결함 셀들의 개수가 할당된 예비 메모리 셀들의 개수를 초과한다면, 일반적으로, 그 메모리 장치는 보수할 수 없게 되므로 폐기된다.

통상적으로, 주 셀 어레이의 행들(rows) 상에 존재하는 결함 셀들을 대체하기 위한 예비 셀 어레이는 행 리던던시 어레이(row redundancy array)라 불리우고, 그것의 열들(columns) 상에 존재하는 결함 셀들을 대체하기 위한 예비 셀 어레이는 열 리던던시 어레이(column redundancy array)라 불리운다. 결함 메모리 셀들을 리던던트 메모리 셀들로 대체하기 위해서는, 결함 셀들의 위치 정보 즉, 리페어 어드레스(repair address)들을 저장하기 위한 회로와 외부로부터 입력된 어드레스가 리페어 어드레스와 일치하는 지를 구분하는 회로가 필요하다. 이런 회로들과 위에 기술한 예비 어레이는 일반적으로 리던던시 회로라 불리운다. 행 리던던시 회로(row redundancy circuit)는 임의의 행 어드레스(row address)를 해독(decoding)하여 그 어드레스가 저장된 리페어 행 어드레스들 중의 하나와 일치할 때 그 영역을 리던던트 셀 어레이의 대응하는 행 영역으로 대체하는 기능을 수행한다. 열 리던던시 회로(column redundancy circuit)도, 위에 기술한 행 리던던시 회로와 마찬가지로, 열 어드레스와 저장된 리페어 열 어드레스를 비교하여 결함을 갖는 주 셀 어레이의 열 영역들을 리던던트 셀 어레이의 대응하는 열 영역들로 각각 대체하는 기능을 한다.

도 1은 리던던시 회로를 가지는 종래의 반도체 메모리 장치의 구성을 개략적으로 예시하고 있는 블럭도이다. 도시의 편의상, 상기 도면에는, 주 메모리 셀 어레이(10), 행 리던던시 어레이(12), 행 프리디코더 회로(row predecoder circuit)(14), 리페어 행 어드레스들을 저장하기 위한 행 어드레스 저장 블럭들(row address storage blocks)(16), 주 행 디코더 회로(main row decoder circuit)(18) 및, 예비 행 디코더 회로(redundant row decoder circuit)(20) 만이 도시되어 있다. 상기 도면에 예시된 메모리 장치는, 512 개의 행 블럭들(MCBK0)∼(MCBK511)로 구성되는 주 메모리 셀 어레이(10)와, 상기 블럭들에 각각 대응하는 512 개의 행 디코더들(MRD0)∼(MRD511)로 구성되는 주 행 디코더 회로(18), 16 개의 행 블럭들(RCBK0)∼(RCBK15)로 구성되는 행 리던던시 어레이(14) 및, 이 어레이(14)의 각 행 블럭들에 대응하는 16 개의 행 디코더들(RRD0)∼(RRD15)로 구성되는 예비 행 디코더 회로(20)를 구비하고 있다.

비록, 도 1에는 도시되어 있지는 않지만, 상기 장치 내에는, 주 메모리 셀 어레이(10)의 일측에 배치되는 열 리던던시 어레이, 감지 증폭기 회로(sense amplifier circuit), 열 디코더 회로(column decoder circuit), 예비 열 디코더 회로(redundant row decoder circuit), 데이터 입출력 버퍼 회로(data input/output buffer circuit), 데이터 입출력 선택 회로(data input/output selection circuit), 어드레스 버퍼 및 래치 회로(address buffer latch circuit), 기입/독출 제어 회로(write/read control circuit) 등이 존재한다. 상기 회로들은 이 기술 분야에 대한 통상적인 지식을 가진 자들에게는 잘 알려져 있는 것들로서, 여기서는 이들에 대한 자세한 설명을 생략한다.

다시, 도 1을 참조하여, 행 프리디코더 회로(14)는 행 어드레스 신호를 받아들이고 그것을 해독하여 주 메모리 셀 어레이(10)의 특정 행 블럭을 선택하기 위한 블럭 선택 신호들을 발생한다. 행 어드레스 저장 블럭들(16)은 주 메모리 셀 어레이(10)의 각 결함 행 블럭들의 위치들을 나타내는 리페어 행 어드레스들을 각각 저장하고, 입력된 행 어드레스가 저장된 리페어 어드레스들 중의 어느 하나와 일치하는 경우에 즉, 행 어드레스가 주 메모리 셀 어레이(10)의 어떤 결함 행 블럭(MCBKk)을 지정하는 경우에, 그 결함 블럭의 선택이 이루어지지 않도록 그 결함 블럭에 대응하는 주 행 디코더(MRDk)를 비활성화시킴과 아울러 상기 결함 블럭에 대응하는 예비 행 블럭이 선택되도록 그 예비 블럭에 대응하는 예비 행 디코더를 활성화시키는 기능을 한다.

주 행 디코더 회로(18)는 행 프리디코더 회로(14)로부터의 블럭 선택 신호들에 따라서 주 메모리 셀 어레이(10)의 블럭 선택 라인들(도시되지 않음)을 선택적으로 구동하여 그 어레이(10)의 행 블럭들 중의 어느 하나가 선택되도록 하고, 예비 행 디코더 회로(20)는 행 어드레스 저장 블럭들(16)로부터의 예비 블럭 선택 신호들에 따라서 예비 메모리 셀 어레이(12)의 블럭 선택 라인들(도시되지 않음)을 선택적으로 구동하여 그 어레이(12)의 행 블럭들 중의 어느 하나가 선택되도록 한다. 이로써, 데이터를 저장하기 위한 주 메모리 셀 어레이(10)의 행 방향으로의 결함 영역들(결함 행 블럭들)은 행 리던던시 어레이(12)의 대응하는 행 방향으로의 영역들(행 블럭들)에 의해 대체된다.

이상에 기술한 바와 같은 리던던시 기술에 있어서, 리페어 어드레스들을 저장하는 기능을 하는 회로(16)는 불휘발성 메모리 특성을 가져야 한다. 이런 리던던시 기술로서는, 금속, 폴리실리콘 등으로 이루어지는 복수 개의 퓨즈(fuse)들을 갖는 퓨즈 회로를 리페어 행 어드레스 저장 회로(16)로서 사용하는 기술과, PROM, EPROM, EEPROM 등과 같은 불휘발성 메모리를 리페어 행 어드레스 저장 회로(16)로서 사용하는 기술이 있는 데, 이들 중에서 퓨즈 회로를 사용하는 리던던시 기술이 널리 사용되고 있다.

일반적으로, 퓨즈 회로는 프로그램 회로라고도 불리우는 데, 그 이유는 퓨즈들을 선택적으로 용융절단(blown-out)하는 것에 의해 리페어 어드레스들이 거기에 프로그램(저장)되기 때문이다. 이런 퓨즈 회로를 이용하여 리페어 어드레스들을 프로그램하는 방법에는 다음의 2 가지가 있다. 한 방법은 레이저 빔(laser beam)을 이용하여 퓨즈들을 선택적으로 용융절단함으로써 리페어 어드레스들의 프로그래밍이 수행되도록 하는 레이저 프로그래밍이고, 다른 한 방법은 선택된 퓨즈들로 대전류를 제공하는 것에 의해 그들을 선택적으로 용융절단함으로써 리페어 어드레스들의 프로그래밍이 수행되도록 하는 전기적 프로그래밍이다.

상기 레이저 프로그래밍은, 웨이퍼 공정(wafer processing)이 완료되고 패키지 공정(packaging process)이 수행되기 이전의 주 메모리 셀 어레이 검사 과정에서 결함 셀들이 발견되었을 때, 수행된다. 이 프로그래밍 기술은 패키징 후에는 수행될 수 없다. 반면에, 상기 전기적 프로그래밍은 패키징 이전 단계에서는 물론이고 패키징 후에도 수행될 수 있는 장점을 가진다. 하지만, 상기 전기적 프로그래밍에 의하면, 패키징 공정 이전 단계에서 프로그래밍이 수행되도록 하기 위해서는 대전류의 인가를 위한 별도의 패드(pad)들이 필요하고, 패키징 후에 프로그래밍이 수행되도록 하기 위해서도 전류 인가용 핀(pin)들이 필요하기 때문에, 리페어 어드레스를 저장하기 위한 블럭들(16)의 레이아웃 면적(layout area)이 증가한다. 따라서, 이 프로그래밍 기술은 집적화 측면에서 볼 때 레이저 빔 프로그래밍 기술에 비해 불리하다.

한편, 리페어 어드레스들의 저장을 위해 불휘발성 메모리를 사용하는 기술에 의하면, 패키징 후에도 리페어 어드레스들의 프로그래밍은 가능하고 상술한 퓨즈 기술에 비해 전력 소모가 작다는 등의 장점들을 갖지만, 그 리페어 어드레스 저장 회로 역시 반도체 메모리 셀들로 구성되므로 그 회로 자체에 결함이 발생하거나 번-인 검사(burn-in test) 후에 그것의 특성이 변화되면, 특히, 고전압 등으로 인해 리페어 어드레스 정보들이 손상되면, 반도체 메모리 장치가 오동작한다. 따라서, 이 기술은, 앞에서 기술한 퓨즈 용융 기술(fuse blowing technique)에 비해, 장치의 신뢰성을 저하시키는 단점을 가진다.

일반적으로, PROM, EPROM, EEPROM 등과 같은 불휘발성 반도체 메모리 장치 특히, 플래시 메모리 장치는, 그것의 적용 특성 덕분에, 그 장치 내에 결함 셀들이 존재하더라도 - 주 어레이의 결함 셀들의 개수가 리던던트 어레이의 셀들의 개수를 초과하더라도, 사용될 수 있다. 예컨대, 도 1에서,k번째 행 블럭이 결함 블럭이라고 가정하면, 그 메모리 장치의 사용자에게는 상기 장치가 한 개의 결함 블럭을 가진다는 정보가 제공된다. 이 정보에 따라, 사용자는 구매한 메모리 장치의 결함 블럭의 위치를 검사한 후 해당 결함 블럭이 억세스(access)되지 않도록 결함 블럭 맵핑(bad block mapping)을 수행하여 상기 장치를 사용한다. 그러나, 각 장치내의 결함 영역들의 위치들이 동일하지 않기 때문에, 결함 영역들을 갖는 장치를 사용할 때마다 사용자는 그 장치의 결함 영역들의 위치를 조사하고, 그에 적합한 결함 블럭 맵핑을 수행해야 한다. 이와 같이, 종래의 기술에 따르면, 적어도 하나의 결함 영역을 갖는 메모리 장치들을 사용하기 위해서는, 각 장치마다 그에 대한 결함 블럭 맵핑이 수행되어야 하는 번거로움이 있었다.

본 발명의 목적은 사용자에 의한 결함 블럭 맵핑이 불필요한 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 자동 블럭 맵핑 기능을 가지는 불휘발성 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 리페어 어드레스의 저장 없이 결함 셀들의 구제가 가능한 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 패키징 이전 단계에서는 물론이고 패키징 후에도 결함 셀들의 구제가 가능한 반도체 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 퓨즈를 사용하는 리던던시 회로에 비해 작은 전력 소모 특성을 가지는 리던던시 회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.

도 1은 종래의 반도체 메모리 장치의 구성을 개략적으로 보여주는 블럭도;

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 블럭도;

도 3은 NAND EEPROM 장치의 주 메모리 셀 어레이와 주 행 디코더 및 플래그 셀 어레이의 실시예를 보여주는 회로도;

도 4는 도 3에 도시된 EEPROM 장치용 플래그 셀 감지 증폭기 회로의 실시예를 보여주는 회로도;

도 5는 도 3에 도시된 EEPROM 장치용 플래그 디코더 회로의 실시예를 보여주는 회로도;

도 6은 도 3에 도시된 EEPROM 장치용 블럭 선택 제어기 회로의 실시예를 보여주는 회로도;

도 7은 도 3에 도시된 EEPROM 장치용 행 디코더 회로의 실시예를 보여주는 회로도;

도 8은 도 3에 도시된 EEPROM 장치의 독출 동작을 설명하기 위한 타이밍도;

도 9A는 도 3에 도시된 플래그 셀 어레이의 프로그래밍 및 소거 동작을 위한 바이어스 조건을 보여주는 도면;

도 9B는 도 3에 도시된 플래그 셀 어레이의 프로그래밍 동작 동안의 주 메모리 셀 어레이의 바이어스 조건을 보여주는 도면;

도 9C는 결함 블럭들에 대응하는 플래그 셀 블럭들의 프로그래밍 패턴들을 예시하는 도면;

도 9D는 결함 블럭들과 정상 블럭들과의 맵핑을 예시하는 도면.

*도면의 주요 부분에 대한 부호의 설명*

10 : 주 메모리 셀 어레이12 : 행 리던던시 어레이

14 : 행 프리디코더18 : 주 행 디코더 회로

20 : 예비 행 디코더 회로22 : 플래그 셀 어레이

24 : 플래그 셀 감지 증폭기 회로26 : 플래그 디코더 회로

28 : 블럭 선택 제어기 회로

상기 목적들을 달성하기 위한 본 발명에 따르면, 복수 개의 주 행 블럭들(main row blocks) 및 상기 주 행 블럭들에 각각 대응하는 복수 개의 주 블럭 선택 라인들을 갖고, 데이터를 저장하는 주 저장 수단(main storage means)과; 복수 개의 예비 행 블럭들(spare row blocks) 및 상기 예비 행 블럭들에 대응하는 복수 개의 예비 블럭 선택 라인들을 갖고, 상기 주 저장 수단과 관련하여 배치되어서 결함 주 행 블럭들(defective main row blocks)의 대체물(replacement)로서 기능하는 예비 저장 수단(spare storage means)과; 상기 주 저장 수단 및 상기 예비 저장 수단 중의 적어도 어느 하나 내에 존재하는 결함 행 블럭들(defective or bad row blocks)의 개수가 상기 예비 저장 수단의 무결함 예비 행 블럭들(sound or good spare row blcoks)의 개수를 초과할 때 상기 주 행 블럭들 중에서 연속적으로 배열된 일군의 무결함 블럭들로 상기 초과 결함 행 블럭들을 각각 대체하는 블럭 맵핑 수단(block mapping means)을 포함하는 반도체 메모리 장치가 제공된다.

상기 메모리 장치의 일 실시예에서, 상기 블럭 맵핑 수단은: 복수 개의 주 행 블럭들 및 이들에 각각 대응하는 복수 개의 주 블럭 선택 라인들을 갖고, 데이터를 저장하는 주 저장 수단과; 복수 개의 예비 행 블럭들 및 이들에 각각 대응하는 복수 개의 예비 블럭 선택 라인들을 갖고, 상기 주 저장 수단과 관련하여 배치되어서 상기 주 저장 수단의 결함 행 블럭들의 대체 기능을 하는 예비 저장 수단과; 행 어드레스를 해독하여 복수 개의 주 블럭 선택 신호들을 발생하는 행 프리디코더 수단과; 상기 주 행 블럭들에 각각 대응하는 복수 개의 플래그 행 블럭들과, 복수 개의 플래그 블럭 선택 라인들 및, 자신의 열들을 따라 신장하는 복수 개의 플래그 비트 라인들을 갖고, 상기 주 행 블럭들 각각의 결함 여부에 관한 블럭 결함 상태 정보들을 저장하는 플래그 저장 수단과; 상기 플래그 저장 수단에 저장된 상기 블럭 결함 상태 정보들을 감지, 증폭 및 래치하는 감지 증폭기 수단과; 상기 감지 증폭기 수단으로부터의 상기 블럭 결함 상태 정보들에 따라서 복수 개의 리페어 블럭 선택 신호들을 발생하는 플래그 디코더 수단과; 상기 주 행 블럭들에 각각 대응하고, 상기 주 블럭 선택 신호들 및 상기 리페어 블럭 선택 신호들에 응답하여 상기 주 블럭 선택 라인들을 선택적으로 구동하는 복수 개의 주 행 디코더들과; 상기 예비 행 블럭들에 각각 대응하고, 상기 리페어 블럭 선택 신호들에 응답하여 상기 예비 블럭 선택 라인들을 선택적으로 구동하는 복수 개의 예비 행 디코더들 및; 상기 플래그 디코더 수단으로부터의 상기 리페어 블럭 선택 신호들에 응답하여, 상기 주 저장 수단의 결함 행 블럭들에 대응하는 주 행 디코더들을 비활성화시키는 블럭 선택 제어 수단을 포함한다.

위와 같은 구성을 가지는 본 발명의 반도체 메모리 장치에서는, 결함 블럭 맵핑이 자동으로 수행되기 때문에, 상기 장치를 사용하는 시스템의 성능 향상을 기할 수 있다. 또한, 본 발명에 따르면, 다수의 결함 블럭을 갖는 고밀도 장치(high density device)가 저밀도 장치(low density device)로서 사용될 수 있으므로, 수율이 상당히 개선될 수 있다. 더욱이, 본 발명에 따른 리던던시 회로는 불휘발성 반도체 메모리를 사용하므로 퓨즈 회로를 사용하는 종래의 리던던시 회로에 비해 전력 소모가 작을 뿐만 아니라 언제라도 결함 셀 블럭들의 구제가 가능하다.

실시예

다음에는 첨부된 도면들에 의거하여 본 발명에 따른 반도체 메모리 장치의 바람직한 실시예를 상세히 설명한다. 도면들 중의 동일한 구성 요소들 및 부분들은 가능한한 어느 곳에서든지 동일한 부호들로 표시된다. 이후의 설명에서, 메모리 용량, 전압값들, 회로 구성 및 부품들 등과 같은 특정 상세들이 본 발명의 전반적인 이해를 돕기 위해 나타나 있으나, 본 발명이 이들 특정 상세 만에 국한되지 않는다는 것을 이 분야에 통상적인 지식을 가진 자들은 잘 이해할 수 있을 것이다. 여기서는, 본 발명의 바람직한 실시예로서, NAND 구조를 가지는 플래시 EEPROM이 설명되지만, 본 발명은 여기에 국한되지 않음을 유의해야 한다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도이다. 도 2를 참조하면, 본 실시예의 반도체 메모리 장치는, 종래와 동일하게, 512 개의 행 블럭들(MCBK0)∼(MCBK511)로 구성되는 주 메모리 셀 어레이(10)와, 16 개의 행 블럭들(RCBK0)∼(RCBK15)로 구성되는 행 리던던시 어레이(14)를 구비하고 있다.

본 발명에 따른 신규한 반도체 메모리 장치에는, 행 리페어 어드레스들을 저장하는 회로가 제공되지 않는 대신에 결함 행 블럭들을 자동으로 무결함 블럭들로 대체하는 블럭 맵핑 회로가 제공된다. 블럭 맵핑 회로는, 행 프리디코더 회로(14)와, 주 행 디코더 회로(18), 예비 행 디코더 회로(20), 플래그 셀 어레이(flag cell array)(22), 플래그 셀 감지 증폭기 회로(24), 플래그 디코더 회로(26) 및, 블럭 선택 제어기 회로(28)로 구성된다.

행 프리디코더 회로(14)는 행 어드레스 신호에 응답하여 주 메모리 셀 어레이(10)의 특정 행 블럭을 선택하기 위한 블럭 선택 신호들(P _l , R _l , Q _l )(l=0∼7)을 발생한다. 주 행 디코더 회로(18)는 메모리 셀 어레이(10)의 행 블럭들에 각각 대응하는 512 개의 행 디코더들(MRD0)∼(MRD511)로 구성되고, 예비 행 디코더 회로(20)는 행 리던던시 어레이(14)의 각 행 블럭들에 대응하는 16 개의 행 디코더들(RRD0)∼(RRD15)로 구성된다. 플래그 셀 어레이(22)는 주 행 블럭들(MCBK0)∼(MCBK511) 각각의 결함 여부에 관한 블럭 결함 상태 정보들을 저장한다. 플래그 셀 감지 증폭기 회로(24)는 플래그 셀 어레이(22)에 저장된 정보를 감지하여 증폭한다. 플래그 디코더 회로(26)는 상기 감지 증폭기(24)로부터의 블럭 결함 상태 정보들(SOi)(i= 0, 1, …, 4)에 따라서 31 개의 리페어 블럭 선택 신호들()(j= 0, 1, …, 30)을 발생한다. 블럭 선택 제어기 회로(28)는 플래그 디코더(26)로부터의 리페어 블럭 선택 신호들()에 응답하여 주 행 블럭들(MCBK0)∼(MCBK511)에 대응하는 주 행 디코더들(MRD0)∼(MRD511)을 비활성화시킨다.

위와 같은 블럭 맵핑 회로에 의해, 주 메모리 셀 어레이(10)와 행 리던던시 어레이(12) 중의 적어도 어느 하나 내에 존재하는 결함 행 블럭들의 개수가 상기 행 리던던시 어레이(12)의 무결함 행 블럭들의 개수를 초과할 때 주 메모리 셀 어레이(10)의 초과된 결함 행 블럭들은 주 메모리 셀 어레이(10) 내의 연속적으로 배열된 일군의 무결함 행 블럭들로 대체된다. 이때, 상기 초과된 결함 행 블럭들은 주 메모리 셀 어레이(10)의 상위 블럭들에 의해 각각 대체된다. 이로써, 사용자는 주어진 초과 결함 행 블럭 개수 정보에 따라 사용자는 최하위 주 행 블럭으로부터 대체되는 상위 행 블럭들을 제외한 나머지 주 행 블럭들 중의 최상위 블럭까지에 대응하는 행 어드레스들을 사용하면 되므로 종래와 같은 배드 블럭 맵핑이 불필요하다.

도 3는 본 발명의 실시예로서 NAND 구조로된 셀 어레이를 가지는 EEPROM 장치의 주 메모리 셀 어레이(10)와 주 행 디코더들(18) 및 플래그 셀 어레이(22)의 상세한 회로 구성을 보여주고 있다. 도 3을 참조하면, 주 행 어레이(10)는 512 개의 주 행 블럭들(MCBK0∼MCBK511) 및 상기 주 행 블럭들에 각각 대응하는 512 개의 주 블럭 선택 라인들(MBSL0∼MBSL511)을 갖는다. 상기 주 행 블럭들(MCBK0∼MCBK511)은 NAND EEPROM으로 구성된다.

각 행 블럭들(MCBK0∼MCBK511)에는, 행들을 따라서 16 개의 워드 라인들(WL0∼WL15)이 신장하고, 열들을 따라서 복수 개의 비트 라인들(BL₀∼BL _y )이 신장한다. 행 블럭들(MCBK0∼MCBK511) 각각은 복수 개의 셀 스트링들(32)과 게이트 회로(34)를 구비하고 있다. 상기 셀 스트링들(32)은 대응하는 비트 라인과 소정의 기준 전압을 공급하기 위한 공통 소오스 라인(CSL) 사이에 각각 접속된다. 각 셀 스트링(32)은 스트링 선택 라인(SSL)의 전압 레벨에 따라서 대응하는 비트 라인에 선택적으로 접속된다. 게이트 회로(34)는 대응하는 주 블럭 선택 라인(MBSLm)(m=0∼511)의 전압 레벨에 따라서 외부 신호들(SS1, S0∼S15, SS2)이 스트링 선택 라인(SSL), 워드 라인들(WL0∼WL15) 및 기준 전압 선택 라인(GSL)과 선택적으로 연결되도록 한다.

각 셀 스트링(32)에서, 한 선택 트랜지스터(ST1)의 전류 통로는 대응하는 비트 라인에 연결되고, 그것의 게이트는 스트링 선택 라인(SSL)에 접속된다. 다른 선택 트랜지스터(ST2)의 전류 통로는 공통 소오스 라인(CSL)에 접속되고, 그것의 게이트는 기준 전압 선택 라인(GSL)에 접속된다. 상기 두 선택 트랜지스터들(ST1, ST2)의 전류 통로들 사이에는, 16 개의 셀 트랜지스터들(MC1∼MC16)의 전류 통로들이 직렬로 접속되며, 그들의 게이트들은 워드 라인들(WL0∼WL15)에 각각 접속된다.

주 행 디코더들(MRD0∼MRD511) 각각은 행 프리 디코더(14)로부터의 주 블럭 선택 신호들(P _l , R _l , Q _l )(l=0∼7) 및 플래그 디코더(26)으로부터의 리페어 블럭 선택 신호()에 응답하여 대응하는 주 블럭 선택 라인(MBSLm)의 전압 레벨을 변화시키는 게이트 제어 회로(36)를 구비하고 있다. 이 회로(36)는 행 프리 디코더(14)로부터의 주 블럭 선택 신호들(P _l , R _l , Q _l )(l=0∼7)을 받아들이는 하나의 NAND 게이트 회로(38)와, 이 NAND 게이트(38)의 출력과 플래그 디코더(26)로부터의 리페어 블럭 선택 신호()(j=0∼30)을 받아들이고 대응하는 주 블럭 선택 라인(MBSLm)으로 출력을 제공하는 다른 하나의 NAND 게이트 회로(40)로 구성된다. 각 주 행 디코더(MRDm)에는, 주 행 블럭 및 플래그 행 블럭이 비선택(unselected)될 때 대응하는 주 행 블럭 및 플래그 행 블럭의 스트링 선택 라인들(SSL, FSSL)로 접지 전압(Vss)을 공급하기 위한 회로(42)가 있다. 이 회로(42)는 하나의 인버터 회로(44)와 2 개의 트랜지스터들(46, 48)로 구성된다.

플래그 셀 어레이(22)는, 자신의 행들을 따라 신장하는 2 개의 플래그 워드 라인들(FWL0, FWL1)과, 접지 전압과 같은 소정의 기준 전압을 공급하기 위한 공통 소오스 라인(FCSL)과, 5 개의 플래그 비트 라인들(FBL0∼FBL4)과, 이 비트 라인들(FBL0∼FBL4)과 공통 소오스 라인(FCSL) 사이에 접속되는 셀 스트링들(52a, 52b, 52c)과, 대응하는 플래그 블럭 선택 라인(FBSLm)의 전압 레벨에 따라서 외부 신호들이 스트링 선택 라인(FSSL)과 워드 라인들(FWL0, FWL1) 및 접지 선택 라인(FGSL)과 선택적으로 연결되도록 하는 게이트 회로(54)를 구비하고 있다. 이 셀 어레이(22)에서, 각 플래그 블럭의 블럭 선택 라인(FBSLm)은 대응하는 주 행 디코더의 게이트 제어 회로(36)에 연결된다. 따라서, 각 블럭의 게이트 회로(54)도 앞에서 설명한 각 주 메모리 셀 블럭의 게이트 회로(34)와 마찬가지로 대응하는 주 행 디코더(18)의 게이트 제어 회로(36)에 의해 제어된다.

도 3에 도시된 바와 같이, 본 실시예의 EEPROM 장치의 각 플래그 비트 라인들(FBL0∼FBL4) 각각에는 3 개씩의 셀 스트링들(52a, 52b, 52c)이 상호가 병렬로 접속되어 있다. 각 셀 스트링(52a), (52b), (52c)에서, 주 행 블럭에서와 마찬가지로, 한 선택 트랜지스터(FST1)의 전류 통로는 대응하는 플래그 비트 라인(FBLi)(i=0∼4)에 접속되고, 그것의 게이트는 스트링 선택 라인(FSSL)에 접속된다. 또한, 다른 한 선택 트랜지스터(FST2)의 전류 통로는 공통 소오스 라인(FCSL)에 접속되고, 그것의 게이트는 기준 전압 선택 라인인 접지 선택 라인(FGSL)에 접속된다. 각 스트링(52a), (52b), (52c)에서, 일군의 메모리 셀 트랜지스터들(FMC1∼FMC4)의 게이트들은 워드 라인(FWL0)에 공통적으로 접속되고, 나머지 셀 트랜지스터들(FMC5∼FMC16)의 게이트들은 워드 라인(FWL1)에 공통적으로 접속된다.

주 행 블럭(MCBKm)(m=∼511)에서와는 달리, 본 실시예의 플래그 행 블럭(FCBKm)(m=∼511)은, 먼저, 하나의 비트 라인에 3 개의 스트링들(52a, 52b, 52c)이 병렬로 연결되는 구조는 갖는 데, 이런 구조에 의하면 결함 블럭 검출시에 온 셀 감지(on-cell sensing)가 빨라진다. 이는 결함 블럭들이 무결함 블럭들에 의해 대체되는 시간을 단축시키는 결과를 가져온다. 또한, 이런 구조는 하나 또는 2 개의 스트링에서 결함이 발생하더라도 나머지 하나의 스트링으로 EEPROM 장치의 결함을 구제할 수 있도록 한다. 다음, 통상적인 NAND 형 셀 어레이와는 달리, 본 실시예의 플래그 행 블럭에서는, 각 스트링의 4 개의 워드 라인들이 상호간 연결되어서 선택 워드 라인으로서 사용되고, 나머지 12 개의 워드 라인들이 상호간 연결되어서 비선택 워드 라인으로서 사용된다. 이런 구조는, 오프 셀 감지(off-cell sensing) 동안에 하나의 스트링과 관련하여 4 개의 셀들이 선택될 때 이들 중의 3 개의 셀들이 결함 셀들이라 하더라도, 나머지 하나의 셀에 의한 오프 셀 감지를 가능하게 한다. 따라서, 위와 같은, 본 발명의 구조를 반도체 메모리 장치의 제조에 적용하면, 종래의 불휘발성 반도체 메모리를 사용하는 리페어 어드레스 저장 기술에 비해 높은 신뢰성을 갖는 리던던시 회로를 얻을 수가 있다.

도 9A는 플래그 셀 어레이(22)의 프로그래밍 및 소거(erasing) 동작 동안의 바이어스 조건(bias condition)을 보여주고 있고, 도 9B는 플래그 셀 어레이(22)의 프로그래밍 동작 동안의 주 메모리 셀 어레이(10)의 바이어스 조건을 보여주고 있다. 도 9B에 도시된 바와 같이, 결함 블럭 정보들의 저장을 위해 플래그 셀 어레이(22)가 프로그램될 때에는, 주 메모리 셀 어레이(10)가 비활성 상태로 된다.

다시, 도 3을 참조하여, 주 메모리 셀 어레이(10) 내에서 결함 블럭들이 발견되었다면, 그 결함 블럭들은 다음과 같이 구제된다. 먼저, 플래그 셀 어레이(22)의 소거 동작을 수행하여 각 플래그 블럭의 셀들을 온 셀 상태로 만든다. 이 소거 동작에서는, 해당 플래그 블럭의 셀들 전체가 소거된다. 이후, 각 비트 라인별로, 선택적인 프로그래밍 동작을 수행하는 데, 이때의 프로그래밍 패턴(programming pattern)은 결함 블럭의 개수에 따라 결정된다. 이 프로그래밍 동작에서는, 해당 비트 라인에 접속된 스트링들 전체가 프로그램된다.

본 실시예에 따른 플래그 셀 어레이(22)에는 5 개의 비트 라인들(FBL0∼FBL4)이 제공되므로, 32(=2⁵) 가지의 프로그래밍 패턴들이 있을 수 있다. 그러나, 상기 프로그래밍 패턴들에는 어떤 결함 블럭도 존재하지 않는 정상 상태를 표시하는 패턴이 포함되어 있으므로, 실질적인 프로그래밍 패턴들의 가지 수는 31 가지이다. 예를 들어, 칩 검사에서, 18 개의 결함 블럭들이 발견되었다면, 도 9C에 도시된 바와 같이, 해당 블럭들에 대응하는 플래그 어레이(22)의 셀들에는 18 가지의 서로 다른 패턴들이 각각 프로그램된다.

각 유일한 패턴들에는 무결함(정상적인) 블럭들(RCBK0∼RCBK15, MCBK511, MCBK510)이 각각 대응된다. 본 실시예에서는, 16 개의 리던던시 블럭들(RCBK0∼RCBK15)만 제공되므로, 16 개의 결함 블럭들에 대해서는 상기 리던던시 블럭들(RCBK0∼RCBK15)이 각각 할당되고, 나머지 결함 블럭들(즉, 2 개의 결함 블럭들)에 대해서는 주 메모리셀 어레이(10)의 최상위블럭(most significant block)(MCBK511)부터 순차로 할당된다. 따라서, 18 개의 결함 블럭들은, 플래그 셀 감지 증폭기(24)와 플래그 디코더(26)에 의해, 대응하는 무결함 블럭들(RCBK0∼RCBK15, MCBK511, MCBK510)로 각각 대체된다. 이와 같이, 결함 행 블럭들의 개수가 예비 행 블럭들의 개수를 초과할 때에는, 초과 결함 행 블럭들(리던던시 블럭들에 의해 보수되고 남는 결함 블럭들)은 주 행 블럭들에 의해 각각 대체된다. 이때, 결함 블럭들은 최상위 주 행 블럭(MCBK511)으로부터 순서대로 대체된다. 이는, 매 칩마다 결함 블럭 맵핑을 수행해야 하는 종래 기술의 문제를 해결해 준다. 즉, 어떤 칩의 결함 블럭 개수 정보가 제공되면, 그 칩의 사용에 있어서, 사용자는 결함 블럭 맵핑을 수행하지 않고도 초과 결함 행 블럭들의 리던던시 블럭들으로서 사용된 주 메모리 셀 어레이(10)의 상위 블럭들(MCBK511, MCBK510)을 제외한 나머지 블럭들(MCBK0∼MCBK510)의 행 어드레스들을 사용할 수가 있다. 예를 들어, 예비 메모리 셀 어레이(12)에 의해 구제될 수 없는 5 개의 결함 블럭들(5 개의 초과 결함 행 블럭들)이 존재한다면, 사용자는 주 메모리 셀 어레이(10)의 최하위 행 어드레스부터 주 블럭(MCBK506)의 행 어드레스까지를 사용할 수 있다.

앞에 기술한 바와 같이, 결함 블럭들에 각각 대응하는 플래그 셀 블럭들에 블럭 결함 상태 정보들이 저장되면, 칩 동작시에는, 18 개의 결함 블럭들 대신에 정상 블럭들(RCBK0∼RCBK15, MCBK511, MCBK510)이 선택된다. 다음에는, 본 발명에 따라서, 결함 블럭들이 정상 블럭들에 의해 대체되는 되는 리페어 동작을 첨부된 도면들에 의거하여 설명한다. 여기서, 본 발명의 실시예로서 제시된 NAND 플래시 EEPROM 장치는 외부로부터 입력된 명령(command)에 응답하여 동작하는 장치이나, 본 발명은 이에 국한되지 않음을 유의해야 한다.

도 4는 플래그 셀 감지 증폭기(24)의 실시예를 보여주고 있다. 도 4를 참조하면, 플래그 셀 감지 증폭기(24)는 전류원(60)과, 분리회로(isolation circuit)(70)와, 3 상태 인버터 회로(tri-state inverter ciruit)(80)와, 래치(90) 및, 다른 하나의 인버터 회로(100)로 구성된다. 상기 도면에는, 도시의 편의상, 하나의 플래그 비트 라인에 대응하는 플래그 셀 감지 증폭기 만을 도시하였다. 이후의 설명에서, MOS 트랜지스터는 증가형(enhancement type) 금속 산화물 전계 효과 트랜지스터(MOS-FET)로서 이해하길 바란다. 다시, 도 4를 참조하면, 하나의 플래그 비트 라인(FBL _i )에 대응하는 감지 노드(SENSE _i )에는 감지 전류를 공급하기 위한 전류원으로서 NMOS 트랜지스터(62)가 접속된다. 상기 트랜지스터(62)의 게이트는 외부 제어 신호(Vref)에 접속된다. 분리 회로(70)는 공핍형(depletion type) NMOS 트랜지스터(72)와 NMOS 트랜지스터(74)로 구성되며, 상기 트랜지스터들(72, 74)의 전류 통로들은 대응하는 플래그 비트 라인(FBL _i )과 감지 노드(SENSE _i ) 사이에 직렬로 접속되고, 그들의 게이트들은 외부 제어 신호들(BLSHF1, BLSHF2)에 각각 접속된다. 3 상태 인버터 회로(80)는 2 개의 PMOS 트랜지스터들(81, 82)와, 2 개의 NMOS 트랜지스터들(83, 84) 및, 인버터(85)로 구성된다. 상기 트랜지스터들(81, 82, 83, 84)의 전류 통로들은 전원 전압(Vcc)과 접지 전압(Vss) 사이에 직렬로 접속된다. 인버터(85)는 외부 제어 신호(LEN)를 받아들인다. 트랜지스터들(81, 84)의 게이트들은 인버터(85)의 출력과 상기 외부 제어 신호(LEN)에 각각 접속된다. 트랜지스터들(82, 83)의 게이트들은 대응하는 감지 노드(SENSE _i )에 공통적으로 접속된다. 래치 회로(90)는 2 개의 인버터들(92, 94)로 구성된다. 인버터(92)의 입력 단자와 인버터(94)의 출력 단자는 트랜지스터들(82, 83)의 접속 노드(86)에 공통적으로 연결되고, 인버터(92)의 출력 단자와 인버터(94)의 입력 단자는 상호 연결된다. 인버터(92)의 출력 단자와 인버터(94)의 입력 단자에는 인버터(101)의 입력 단자가 접속된다.

이상과 같은 구성을 가지는 플래그 감지 증폭기 회로(24)에서, 전류원(50)은, 외부 신호(Vref)에 응답하여, 5 개의 플래그 비트 라인들(FBL0∼FBL4)에 각각 대응하는 5 개의 감지 노드들(sensing nodes)(SENSE0∼SENSE4)로 감지 전류를 각각 공급한다. 감지 노드들(SENSE0∼SENSE4)과 플래그 비트 라인들(FBL0∼FBL4) 사이에 배치되는 분리 회로(70)는 외부 제어 신호들(BLSHF1, BLSHF2)에 응답하여 전류원(60)으로부터의 감지 전류가 상기 플래그 비트 라인들로 선택적으로 공급되도록 한다. 3 상태 인버터 회로(80)는 외부 제어 신호(LEN)에 응답하여 감지 노드들(SENSE0∼SENSE4)의 전압 레벨들을 각각 반전시킨다. 래치 회로(90)는 3 상태 인버터 회로(80)의 출력 신호들을 래치하고, 이들을 블럭 결함 상태 신호들(SOi)로서 출력한다. 각 래치(92, 94)의 출력은 인버터(101)에 의해 반전된다. 결국, 플래그 감지 증폭기 회로(24)로부터는 블럭 결함 상태 신호들(SOi) 및 이들의 반전 신호들()이 출력된다.

도 5는 플래그 디코더 회로(26)의 실시예를 보여주고 있다. 도 5를 참조하면, 플래그 디코더 회로(26)는, 플래그 감지 증폭기 회로(24)로부터의 블럭 결함 상태 신호들(SO _i ) 및 이들의 반전 신호들() 중의 대응하는 것들을 각각 받아들이는 NAND 게이트들(110∼116)과, 이 NAND 게이트들(110∼116)의 출력들 중의 대응하는 것들을 각각 받아들이는 NOR 게이트들(118∼120) 및, 이 NOR 게이트들(118∼120)의 출력들을 각각 받아들여서 리페어 블럭 선택 신호들()(j=0∼30)을 출력하는 인버터들(122∼124)로 구성된다.

도 9D는 블럭 결함 상태 신호들(SOi)에 따라서 활성화되는 리페어 블럭 선택 신호들()(j=0∼30) 및 이들에 의해 결함 블럭들의 대체를 위해 선택되는 정상 블럭들(RCBK0∼MCBK497) 간의 블럭 맵핑을 보여주고 있다. 도 9를 참조하여, 예컨대, SO4∼SO0가 '10000'이면, 리페어 블럭 선택 신호()가 활성화된다. 이로써, 주 메모리 셀 어레이(10) 상의 어떤 결함 블럭은 주 행 블럭(MCBK511)에 의해 대체된다.

도 6은 블럭 선택 제어기 회로(28)의 실시예를 보여주고 있다. 도 6을 참조하면, 블럭 선택 제어기 회로(28)는, 플래그 디코더 회로(26)로부터의 리페어 블럭 선택 신호들()(j=0∼30) 중의 대응하는 것들을 각각 받아들이는 NAND 게이트들(126∼132, 140∼146)과, NAND 게이트들(126∼132)의 출력들 중의 대응하는 것들을 각각 받아들이는 NOR 게이트들(134, 136), NAND 게이트들(140∼146)의 출력들 중의 대응하는 것들을 각각 받아들이는 NOR 게이트들(148, 150), NOR 게이트들(134, 136)의 출력들을 받아들이는 NAND 게이트(138), NOR 게이트들(148, 150)의 출력들을 받아들이는 NAND 게이트(152) 및, NAND 게이트들(138, 152)의 출력들을 받아들여서 행 디코더 디스에이블 신호()를 발생하는 NAND 게이트(154)로 구성된다.

도 7은 행 프리디코더 회로(14)의 실시예를 보여주고 있다. 도 7을 참조하면, 행 프리디코더 회로(14)는, 행 어드레스 신호들(A12∼A14) 및 이들의 반전 신호들(∼) 중의 대응하는 것들을 각각 받아들이는 NAND 게이트들(156∼158)과, 이 NAND 게이트들(156∼158)의 출력들(∼)을 받아들여서 제 1의 블럭 선택 신호들(P0∼P7)을 출력하는 인버터들(160∼162)과, 행 어드레스 신호들(A15∼A17)과 이들의 반전 신호들(∼) 및 상기 블럭 선택 제어 회로(28)로부터의 행 블럭 디스에이블 신호() 중의 대응하는 것들을 각각 받아들이는 NAND 게이트들(164∼166)과, 이 NAND 게이트들(164∼166)의 출력들(∼)을 받아들여서 제 2의 블럭 선택 신호들(Q0∼Q7)을 출력하는 인버터들(168∼170), 행 어드레스 신호들(A18∼A20) 및 이들의 반전 신호들(∼) 중의 대응하는 것들을 각각 받아들이는 NAND 게이트들(172∼174) 및, 이 NAND 게이트들(172∼174)의 출력들(∼)을 받아들여서 제 3의 블럭 선택 신호들(R0∼R7)을 출력하는 인버터들(176∼178)로 구성된다.

이상에서 설명된 바와 같은 구성을 갖는 본 실시예의 NAND 플래시 EEPROM 장치에서, 주 메모리 셀 어레이(10)의 첫 번째 행 블럭(도 2의 MCBK0)가 17 번째의 결함 블럭이라고 가정하면, 상기 행 블럭(MCBK0)에 대응하는 플래그 블럭(FCBK0)는 도 9D에 도시된 바와 같은 패턴('10000')으로 프로그램된다. 따라서, 본 실시예의 NAND 플래시 EEPROM 장치가 동작될 때에는, 결함을 갖는 주 메모리 셀 어레이(10) 내의 첫 번째 행 블럭(MCBK0)이 플래그 블럭(FCBK0)에 의해 최상위의 정상적인 행 블럭(MCBK511)으로 대체된다. 다음에는, NAND 플래시 EEPROM 장치의 결함 블럭들이 정상 블럭들에 의해 대체되는 과정을 그것의 독출 동작(read operation)의 경우를 예로서 들어 상세히 설명한다.

도 8은 본 실시예에 따른 NAND 플래시 EEPROM 장치의 독출 동작의 타이밍도를 보여주고 있다. 도 8을 참조하면, 명령 및 어드레스 입력 기간에서, 명령 래치 인에이블(command latch enable) 신호(CLE)와 기입 인에이블(write enable) 신호(WE)에 의해 명령(CMD)이 입력되는 데, 이때 입력된 명령이 독출 명령이면, 메모리 장치는 독출 동작 모드로 진입한다. 명령의 입력 후에는, 어드레스 래치 인에이블 신호(ALE)와 기입 인에이블 신호(WE)에 의해, 3 개의 어드레스 입력 사이클 동안에, 입출력 라인들(IO0∼IO7)을 통한 21 비트의 어드레스(Add1, Add2, Add3)의 입력이 이루어진다. 첫 번째 사이클에서 8 비트의 어드레스(Add1)(A0∼A7)가 입력되고, 두 번째 사이클에서도 8 비트의 어드레스(Add2)(A8∼A15)가, 마지막 사이클에서는 5 비트의 어드레스(Add3)(A16∼A20)가 각각 입력된다.

앞에서와 마찬가지로, 여기서도, 주 메모리 셀 어레이(10)의 첫 번째 행 블럭(MCBK0)가 17 번째의 결함 블럭이라고 가정하자. 이때, 첫 번째 행 블럭(MCBK0)을 지정하는 어드레스가 입력되면, 도 7에 도시된 행 프리디코더 회로(14)의 출력들(P0, Q0, R0)이 활성화되어 주 행 디코더(MRD0)가 선택됨과 동시에 대응하는 플래그 셀 블럭(FCBK0)의 감지 동작이 수행된다.

한편, 명령 및 어드레스 입력 기간 동안에, 도 4에 도시된 플래그 비트 라인들(FBL0∼FBL4)은 전류원(60)으로부터 공급되는 전류에 의해 공핍형 NMOS 트랜지스터(72)의 드레솔드 전압(threshold voltage)(약, -2V) 만큼 프리챠지된다. 이때, 도 8을 참조하면, 공핍형 NMOS 트랜지스터(72)의 게이트에는 접지 전압(Vss)이 인가되므로 플래그 비트 라인들(FBL0∼FBL4)은 2V로 프리챠지되고, 감지 노드들(SENSE0∼SENSE4)은 전원 전압(Vcc)로 프리챠지된다.

어드레스의 입력이 완료되면, 전류원으로서 사용되는 PMOS 트랜지스터(62)의 게이트로 제공되는 외부 제어 신호(Vref)가 접지 전압(Vss)에서 1.5V로 천이되어 감지 동작을 위한 전류의 공급이 중단된다. 앞에서, 행 블럭(MCBK0)에 대응하는 플래그 블럭(FCBK0)는 도 9D에 도시된 바와 같은 패턴('10000')으로 프로그램되었으므로, 플래그 비트 라인(FBL4)에 접속된 플래그 셀은 오프-셀 상태에 있고 나머지 플래그 비트 라인들(FBL3∼FBL0)에 접속된 플래그 셀들 각각은 온-셀 상태에 있다. 그 결과, 플래그 비트 라인(FBL4) 및 이에 대응하는 감지 노드(SENSE4) 프리챠지 전압 레벨들을 각각 그대로 유지하고, 플래그 비트 라인들(FBL3∼FBL0) 및 그들에 대응하는 감지 노드들(SENSE3∼SENSE0)은 방전되어서 그들의 전압 레벨이 접지 전압(Vss)까지 강하된다. 17 번째 결함 블럭인 행 블럭(MCBK0)에 대응하는 플래그 블럭(FCBK0)는 패턴('10000')으로 프로그램되어 있으므로, 감지 노드(SENSE4)의 전압 레벨은 논리적 하이(logical high)(또는, Vcc 전압)로 되고 나머지 감지 노드들(SENSE3∼SENSE0)의 전압 레벨들은 모두 논리적 로우(logical low)(또는, Vss 전압)로 된다. 여기서, 각 플래그 비트 라인의 커패시턴스가 3pF이고 그에 연결되는 하나의 플래그 셀 스트링을 통하여 흐르는 온-셀 전류가 5㎂이라 하면, 2V로 프리챠지되어 있는 하나의 플래그 비트 라인의 전압 레벨이 1.8V까지 강하(drop)되는 데 소요되는 시간 t === 40 나노초(ns)이다.

도 4에서, 감지 노드(SENSE _i )의 커패시턴스는 플래그 비트 라인(FBL _i )의 그것보다 휠씬 작기 때문에, 온-셀 감지 동작에서 플래그 비트 라인(FBL _i )의 전압 레벨이 0.2V만 강하되더라도 감지 노드(SENSE _i )의 전압 레벨은 큰 폭으로 스윙(swing)하므로 고속 감지가 가능하게 된다. 이 실시예에서는, 비록 하나의 플래그 비트 라인(FBL _i )에 3 개의 플래그 스트링들(52a, 52b, 52c)이 상호간 병렬로 접속되지만, 하나의 플래그 비트 라인(FBL _i )에 접속되는 플래그 스트링들의 개수를 증가시킬수록 플래그 셀 전류는 더욱 증가한다는 것이 자명하다. 이와 같은 플래그 셀 전류의 증가는 감지 시간의 감소를 가져온다. 따라서, 플래그 스트링 개수를 증가시키면 결함 블럭을 정상 블럭으로 대체하는 데 소요되는 시간이 감소되는 결과가 얻어진다.

다시, 도 8을 참조하여, 감지 노드들(SENSE4∼SENSE0)의 전압 레벨들이 발전된 후에는, 외부 제어 신호(LEN)에 의해 3 상태 인버터 회로(도 4의 80)가 인에이블된다. 감지 노드들(SENSE4∼SENSE0)의 전압 레벨들은 상기 3 상태 인버터 회로(80)에 의해 각각 반전된다. 상기 3 상태 인버터 회로(80)의 출력들은 래치 회로(90)에 의해 래치된다.

앞에서 설명된 바와 같이, 플래그 셀 블럭(도 2의 FCBK0)의 감지 동작 후에, 감지 노드(SENSE4)는 논리적 하이(Vcc)로 유지되고 나머지 감지 노드들(SENSE3∼SENSE0)은 논리적 로우(Vss)로 유지된다. 따라서, 래치 회로(90)로부터는 논리적 하이의 블럭 결함 상태 신호들(SO0∼SO3)와 논리적 로우의 블럭 결함 상태 신호(SO4)가 출력되고, 인버터 회로(100)로부터는 상기 블럭 결함 상태 신호들(SO0∼SO4)이 출력된다. 따라서, 도 8 및 도 9D를 참조하면, 상기 래치 회로(90) 및 상기 인버터 회로(100)의 출력들에 의해 도 5에 도시된 플래그 디코더 회로(26)의 리페어 블럭 선택 신호()가 활성화된다. 이 리페어 블럭 선택 신호()에 의해, 도 6에 도시된 블럭 선택 제어기 회로(28)의 출력 신호()도 활성화된다. 이로써, 도 7에 도시된 Q 프리디코더 회로(164∼166, 168∼170)의 출력 신호들이 비활성 상태로 되면서 결함 행 블럭(MCBK0)이 선택되지 않는다. 반면에, 플래그 디코더 회로(26)의 상기 리페어 블럭 선택 신호()에 의해 주 행 디코더(MRD511)이 인에이블됨으로써 정상적인(무결함) 주 행 블럭(MCBK511)이 선택된다.

비록 여기서는 NAND 구조를 가지는 플래시 EEPROM을 예로 들어 본 발명을 설명하였지만 본 발명의 범위를 벗어남이 없이 다양한 변형예들이 있을 수 있다는 것을 이 기술 분야에 통상적인 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 한정되지 않고 다음에 첨부된 특허 청구 범위에 의해 한정된다.

이상에서 상세히 설명된 바와 같이, 본 발명에 따르면, 첫째, 결함 블럭 맵핑이 자동으로 수행되기 때문에, 상기 장치를 사용하는 시스템의 성능 향상을 기할 수 있다. 둘째, 사용자는 최하위 주 행 블럭으로부터 대체되는 상위 행 블럭들을 제외한 나머지 주 행 블럭들 중의 최상위 블럭까지에 대응하는 행 어드레스들을 사용하면 되므로, 다수의 결함 블럭들을 갖는 고밀도 장치가 저밀도 장치로서 사용될 수 있다. 따라서, 수율이 상당히 개선될 수 있다. 셋째, 본 발명에 따른 리던던시 회로는 불휘발성 반도체 메모리를 사용하므로 퓨즈 회로를 사용하는 종래의 리던던시 회로에 비해 전력 소모가 작을 뿐만 아니라 언제라도 결함 셀 블럭들의 구제가 가능하다.

Claims

복수 개의 주 행 블럭들(MCBKm) 및 이들에 각각 대응하는 복수 개의 주 블럭 선택 라인들(MBSLm)을 갖고, 데이터를 저장하는 주 저장 수단과;

복수 개의 예비 행 블럭들(RCBKx) 및 이들에 각각 대응하는 복수 개의 예비 블럭 선택 라인들(RBSLx)을 갖고, 상기 주 저장 수단과 관련하여 배치되어서 결함 주 행 블럭들의 대체물로서 기능하는 예비 저장 수단과;

상기 주 저장 수단 및 상기 예비 저장 수단 중의 적어도 어느 하나 내에 존재하는 결함 행 블럭들의 개수가 상기 예비 저장 수단의 무결함 예비 행 블럭들의 개수를 초과할 때 상기 주 행 블럭들 중에서 연속적으로 배열된 일군의 무결함 블럭들로 상기 초과 결함 행 블럭들을 각각 대체하는 블럭 맵핑 수단을 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 일군의 대체되는 행 블럭들은 최상위 행 어드레스로부터 소정의 행 어드레스까지에 각각 대응하는 블럭들인 반도체 메모리 장치.
제 1 항에 있어서,

상기 초과 결함 행 블럭들의 개수와 관련된 정보를 저장하는 수단을 부가적으로 포함하여, 상기 초과 결함 행 블럭 개수 정보에 따라서, 사용자가 최하위 주 행 블럭으로부터 상기 일군의 대체되는 행 블럭들을 제외한 나머지 주 행 블럭들 중의 최상위 블럭까지에 대응하는 행 어드레스들을 사용할 수 있도록 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 블럭 맵핑 수단은:

행 어드레스를 해독하여 복수 개의 주 블럭 선택 신호들(P _l , R _l , Q _l )을 발생하는 행 프리디코더 수단과;

상기 주 행 블럭들에 각각 대응하는 복수 개의 플래그 행 블럭들(FCBKm)과, 복수 개의 플래그 블럭 선택 라인들(FBSLm) 및, 자신의 열들을 따라 신장하는 복수 개의 플래그 비트 라인들(FBLi)을 갖고, 상기 주 행 블럭들 각각의 결함 여부에 관한 블럭 결함 상태 정보들을 저장하는 플래그 저장 수단과;

상기 플래그 저장 수단에 저장된 상기 블럭 결함 상태 정보들을 감지, 증폭 및 래치하는 감지 증폭기 수단과;

상기 감지 증폭기 수단으로부터의 상기 블럭 결함 상태 정보들에 따라서 상기 일군의 대체되는 행 블럭들을 선택하기 위한 복수 개의 리페어 블럭 선택 신호들()을 발생하는 플래그 디코더 수단과;

상기 주 행 블럭들에 각각 대응하고, 상기 주 블럭 선택 신호들 및 상기 리페어 블럭 선택 신호들에 응답하여 상기 주 블럭 선택 라인들을 선택적으로 구동하는 복수 개의 주 행 디코더들과;

상기 예비 행 블럭들에 각각 대응하고, 상기 리페어 블럭 선택 신호들에 응답하여 상기 예비 블럭 선택 라인들을 선택적으로 구동하는 복수 개의 예비 행 디코더들 및;

상기 플래그 디코더 수단으로부터의 상기 리페어 블럭 선택 신호들에 응답하여, 상기 주 저장 수단의 결함 행 블럭들에 대응하는 주 행 디코더들을 비활성화시키는 블럭 선택 제어 수단을 포함하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 플래그 저장 수단은 불휘발성 메모리로 형성된 반도체 메모리 장치.
제 5 항에 있어서,

상기 불휘발성 메모리는 EEPROM인 반도체 메모리 장치.
제 4 항에 있어서,

상기 주 저장 수단은 플래시 EEPROM 셀 어레이로 형성된 반도체 메모리 장치.
제 7 항에 있어서,

상기 플래시 EEPROM 셀 어레이는 NAND 구조 어레이인 반도체 메모리 장치.
제 7 항에 있어서,

상기 주 행 블럭들 각각은:

자신의 행들을 따라 신장하는 복수 개의 워드 라인들(WL0∼WL15)과;

자신의 열들을 따라 신장하는 복수 개의 비트 라인들(BL₀∼BL _y )과;

소정의 기준 전압을 공급하기 위한 공통 소오스 라인(CSL)과;

상기 비트 라인들과 상기 공통 소오스 라인 사이에 접속되는 복수 개의 셀 스트링들과;

상기 각 셀 스트링은, 대응하는 비트 라인에 연결되는 전류 통로와 스트링 선택 라인에 접속되는 제어 전극을 갖는 제 1 선택 트랜지스터와, 상기 공통 소오스 라인에 접속되는 전류 통로와 기준 전압 선택 라인(GSL)에 접속되는 제어 전극을 갖는 제 2 선택 트랜지스터 및 상기 제 1 및 제 2 선택 트랜지스터들의 전류 통로들 사이에 직렬로 접속되는 전류 통로들과 워드 라인들에 각각 접속되는 제어 전극들을 갖는 복수 개의 셀 트랜지스터들을 구비하며,

대응하는 주 블럭 선택 라인의 전압 레벨에 따라서 외부 신호들이 상기 스트링 선택 라인(SSL), 상기 워드 라인들(WL0∼WL15) 및 상기 기준 전압 선택 라인(GSL)과 선택적으로 연결되도록 하는 게이트 수단을 포함하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 소정의 기준 전압은 접지 전압인 반도체 메모리 장치.
제 10 항에 있어서,

상기 주 행 디코더들 각각은;

상기 주 블럭 선택 신호들(P _l , R _l , Q _l ) 및 대응하는 리페어 블럭 선택 신호()에 응답하여, 대응하는 주 블럭 선택 라인의 상기 전압 레벨을 변화시키는 게이트 제어 수단을 포함하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 게이트 제어 수단은;

상기 주 블럭 선택 신호들(P _l , R _l , Q _l )을 받아들이는 제 1 NAND 게이트 회로와,

상기 제 1 NAND 게이트 회로의 출력 신호와 상기 대응하는 리페어 블럭 선택 신호()를 받아들이는 제 2 NAND 게이트 회로를 포함하고,

상기 제 2 NAND 게이트 회로의 출력은 상기 대응하는 주 블럭 선택 라인으로 제공되는 반도체 메모리 장치.
제 7 항에 있어서,

상기 플래그 저장 수단은 불휘발성 메모리로 형성된 반도체 메모리 장치.
제 13 항에 있어서,

상기 불휘발성 메모리는 EEPROM인 반도체 메모리 장치.
제 14 항에 있어서,

상기 플래그 저장 수단은;

자신의 행들을 따라 신장하는 2 개의 플래그 워드 라인들(FWL0, FWL1)과;

접지 전압을 공급하기 위한 공통 소오스 라인(FCSL)과;

상기 플래그 비트 라인들(FBLi)과 상기 공통 소오스 라인 사이에 접속되는 복수 개의 셀 스트링들과;

상기 각 셀 스트링은, 대응하는 플래그 비트 라인에 연결되는 전류 통로와 스트링 선택 라인에 접속되는 제어 전극을 갖는 제 1 선택 트랜지스터와, 상기 공통 소오스 라인에 접속되는 전류 통로와 접지 선택 라인에 접속되는 제어 전극을 갖는 제 2 선택 트랜지스터와, 상기 제 1 선택 트랜지스터의 전류 통로에 직렬로 접속되는 전류 통로들과 상기 워드 라인들 중의 하나에 공통적으로 접속되는 제어 전극들을 갖는 제 1 군의 셀 트랜지스터들 및, 상기 제 1 군의 셀 트랜지스터들의 상기 전류 통로들과 상기 제 2 선택 트랜지스터의 전류 통로 사이에 직렬로 접속되는 전류 통로들과 상기 워드 라인들 중의 다른 하나에 공통적으로 접속되는 제어 전극들을 갖는 제 2 군의 셀 트랜지스터들을 구비하며,

대응하는 플래그 블럭 선택 라인의 전압 레벨에 따라서, 외부 신호들이 스트링 선택 라인(FSSL)과 상기 워드 라인들 및 접지 선택 라인(FGSL)과 선택적으로 연결되도록 하는 게이트 수단을 포함하는 반도체 메모리 장치.
제 15 항에 있어서,

상기 게이트 제어 수단은;

상기 주 블럭 선택 신호들(P _l , R _l , Q _l )을 받아들이는 제 1 NAND 게이트 회로와,

상기 제 1 NAND 게이트 회로의 출력 신호와 상기 대응하는 리페어 블럭 선택 신호()를 받아들이는 제 2 NAND 게이트 회로를 포함하고,

상기 제 2 NAND 게이트 회로의 출력은 상기 대응하는 주 블럭 선택 라인으로 제공되는 반도체 메모리 장치.
제 16 항에 있어서,

상기 게이트 제어 수단은,

대응하는 주 행 블럭 및 플래그 행 블럭이 비선택될 때 상기 대응하는 주 행 블럭 및 플래그 행 블럭의 스트링 선택 라인들로 상기 접지 전압을 공급하는 수단을 부가적으로 포함하는 반도체 메모리 장치.
제 14 항에 있어서,

상기 플래그 저장 수단은:

자신의 행들을 따라 신장하는 2 개의 워드 라인들(FWL0, FWL1)과;

접지 전압을 공급하기 위한 공통 소오스 라인(FCSL)과;

상기 플래그 비트 라인들(FBL _i )과 상기 공통 소오스 라인 사이에 접속되는 복수 개의 셀 스트링들과;

적어도 2 개의 셀 스트링들이 대응하는 플래그 비트 라인에 상호간 병렬로 접속되고,

상기 각 셀 스트링은, 상기 대응하는 비트 라인에 연결되는 전류 통로와 스트링 선택 라인에 접속되는 제어 전극을 갖는 제 1 선택 트랜지스터와, 상기 공통 소오스 라인에 접속되는 전류 통로와 접지 선택 라인에 접속되는 제어 전극을 갖는 제 2 선택 트랜지스터와, 상기 제 1 선택 트랜지스터의 전류 통로에 직렬로 접속되는 전류 통로들과 상기 워드 라인들 중의 하나에 공통적으로 접속되는 제어 전극들을 갖는 제 1 군의 셀 트랜지스터들 및, 상기 제 1 군의 셀 트랜지스터들의 상기 전류 통로들과 상기 제 2 선택 트랜지스터의 전류 통로 사이에 직렬로 접속되는 전류 통로들과 상기 워드 라인들 중의 다른 하나에 공통적으로 접속되는 제어 전극들을 갖는 제 2 군의 셀 트랜지스터들을 구비하며,

대응하는 플래그 블럭 선택 라인의 전압 레벨에 따라서, 외부 신호들이 스트링 선택 라인(FSSL)과 상기 워드 라인들 및 접지 선택 라인(FGSL)과 선택적으로 연결되도록 하는 게이트 수단을 포함하는 반도체 메모리 장치.
제 18 항에 있어서,

상기 게이트 제어 수단은;

상기 주 블럭 선택 신호들(P _l , R _l , Q _l )을 받아들이는 제 1 NAND 게이트 회로와,

상기 제 1 NAND 게이트 회로의 출력 신호와 상기 대응하는 리페어 블럭 선택 신호()를 받아들이는 제 2 NAND 게이트 회로를 구비하고,

상기 제 2 NAND 게이트 회로의 출력은 상기 대응하는 주 블럭 선택 라인으로 제공되는 반도체 메모리 장치.
제 19 항에 있어서,

상기 게이트 제어 수단은,

대응하는 주 행 블럭 및 플래그 행 블럭이 비선택될 때 상기 대응하는 주 행 블럭 및 플래그 행 블럭의 스트링 선택 라인들로 상기 접지 전압을 공급하는 수단을 부가적으로 포함하는 반도체 메모리 장치.
제 14 항에 있어서,

상기 감지 증폭 수단은:

상기 플래그 비트 라인들(FBLi)에 각각 대응하는 복수 개의 감지 노드들과;

상기 감지 노드들(SENSEi)로 감지 전류를 공급하기 위한 전류원과;

상기 감지 노드들과 상기 플래그 비트 라인들 사이에 배치되고, 제 1 및 제 2 외부 제어 신호들(BLSHF1, BLSHF2)에 응답하여 상기 전류원으로부터의 상기 감지 전류가 상기 플래그 비트 라인들로 선택적으로 공급되도록 하기 위한 분리 수단과;

제 3 외부 제어 신호(LEN)에 응답하여 상기 감지 노드들의 전압 레벨들을 각각 반전시키는 제 1 반전 수단과;

상기 제 1 반전 수단의 출력 신호들을 래치하는 래치 수단 및;

상기 래치 수단의 출력 신호들을 각각 반전시키는 제 2 반전 수단을 포함하는 반도체 메모리 장치.
제 21 항에 있어서,

상기 분리 수단은;

상기 각 플래그 비트 라인들에 접속되는 전류 통로들과 상기 제 1 외부 제어 신호와 접속되는 게이트들을 각각 갖는 복수 개의 제 1 MOS 트랜지스터들과,

상기 제 1 MOS 트랜지스터들의 상기 전류 통로들과 상기 감지 노드들 사이에 접속되는 전류 통로들과 상기 제 2 외부 제어 신호에 연결되는 게이트들을 각각 갖는 복수 개의 제 2 MOS 트랜지스터들을 포함하는 반도체 메모리 장치.
제 22 항에 있어서,

하나의 플래그 비트 라인과 그에 대응하는 감지 노드 사이에 배치되는 상기 분리 수단 내의 2 개의 트랜지스터들 중의 적어도 하나는 공핍형 MOS 트랜지스터인 반도체 메모리 장치.
제 21 항에 있어서,

상기 제 1 반전 수단은,

상기 감지 노드들과 상기 래치 수단 사이에 각각 접속되는 복수 개의 3 상태 인버터들을 포함하는 반도체 메모리 장치.