JP2000030447A - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 コラム系の動作タイミングの高速化を図るこ
とができる半導体集積回路装置を提供する。 【解決手段】 本発明の半導体集積回路装置１０００
は、複数のバンクおよび複数のセンスアンプ帯を含む。
各センスアンプ帯に含まれるスイッチ回路は、伝送線９
の信号を受けて、バンクから読出した信号をコラム方向
に配置されるグローバルデータ入出力線に出力する。ス
イッチ回路の動作を制御するコラムバンク制御信号を出
力するコラムバンク制御回路１００を、コラムデコーダ
側に配置する。コラムバンク制御信号は、コラム方向に
配置されるコラムバンク制御信号線１を介して、伝送線
９に供給される。このように構成することにより、コラ
ム系の動作マッチングを容易に行なうことができる。
とができる半導体集積回路装置を提供する。 【解決手段】 本発明の半導体集積回路装置１０００
は、複数のバンクおよび複数のセンスアンプ帯を含む。
各センスアンプ帯に含まれるスイッチ回路は、伝送線９
の信号を受けて、バンクから読出した信号をコラム方向
に配置されるグローバルデータ入出力線に出力する。ス
イッチ回路の動作を制御するコラムバンク制御信号を出
力するコラムバンク制御回路１００を、コラムデコーダ
側に配置する。コラムバンク制御信号は、コラム方向に
配置されるコラムバンク制御信号線１を介して、伝送線
９に供給される。このように構成することにより、コラ
ム系の動作マッチングを容易に行なうことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にマルチバンク構成の半導体記憶装置に関する
ものである。
関し、特にマルチバンク構成の半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】最近のダイナミック型ランダムアクセス
メモリ（ＤＲＡＭ）の高速化へのアプローチとして、デ
ータを高周波数でアクセスすることによりデータの転送
レートを向上する手法や、レイテンシを向上する手法が
用いられている。
メモリ（ＤＲＡＭ）の高速化へのアプローチとして、デ
ータを高周波数でアクセスすることによりデータの転送
レートを向上する手法や、レイテンシを向上する手法が
用いられている。
【０００３】特に、ＤＲＡＭでは、ロウ系のアクセスが
コラム系のアクセスより数倍程度遅いため、ロウ系が活
性化されていない場合かなりのレイテンシが必要とな
る。そこで近年、ロウ系をいくつかのバンクに分割し、
ロウ系の活性化ブロックへのヒット率を向上させること
により、システム的なレイテンシの遅れをなくし、ＤＲ
ＡＭの見かけ上の性能向上を図ることが行なわれてい
る。この場合、バンク数が多いほどその性能は向上する
が、その一方で幾つかのデメリットが生じる。
コラム系のアクセスより数倍程度遅いため、ロウ系が活
性化されていない場合かなりのレイテンシが必要とな
る。そこで近年、ロウ系をいくつかのバンクに分割し、
ロウ系の活性化ブロックへのヒット率を向上させること
により、システム的なレイテンシの遅れをなくし、ＤＲ
ＡＭの見かけ上の性能向上を図ることが行なわれてい
る。この場合、バンク数が多いほどその性能は向上する
が、その一方で幾つかのデメリットが生じる。
【０００４】ここで、従来のマルチバンク構成の半導体
記憶装置について、図１１を用いて説明する。図１１
は、従来の半導体記憶装置９０００の主要部の構成の一
例を示す図であり、代表的にロウ系を１６個のバンクに
分割した例を示している。図中、記号５は、２ビットの
グローバルデータ入出力線を、記号６は、ローカルデー
タ入出力線を、記号９は、後述するコラムバンク制御信
号を伝送する伝送線をそれぞれ表している。さらに、記
号８は、後述する分割領域１５の一部を示す。
記憶装置について、図１１を用いて説明する。図１１
は、従来の半導体記憶装置９０００の主要部の構成の一
例を示す図であり、代表的にロウ系を１６個のバンクに
分割した例を示している。図中、記号５は、２ビットの
グローバルデータ入出力線を、記号６は、ローカルデー
タ入出力線を、記号９は、後述するコラムバンク制御信
号を伝送する伝送線をそれぞれ表している。さらに、記
号８は、後述する分割領域１５の一部を示す。
【０００５】従来の半導体記憶装置９０００は、複数の
バンク１０♯０、１０♯１、１０♯２、…、１０♯１
５、および複数のセンスアンプ帯２０♯０、２０♯１、
２０♯２、…、２０♯１５、２０♯１６を含み、シェア
ードセンスアンプ方式の構成を備える。バンクの各々
は、各々が独立して動作可能である。バンクの各々は、
複数のメモリセルアレイを含む。
バンク１０♯０、１０♯１、１０♯２、…、１０♯１
５、および複数のセンスアンプ帯２０♯０、２０♯１、
２０♯２、…、２０♯１５、２０♯１６を含み、シェア
ードセンスアンプ方式の構成を備える。バンクの各々
は、各々が独立して動作可能である。バンクの各々は、
複数のメモリセルアレイを含む。
【０００６】従来の半導体記憶装置９０００はさらに、
コラムバンク制御回路１００、コラム系制御回路１０
２、ロウ系／ロウバンク制御回路１０４およびロウデコ
ーダ１０６を備える。
コラムバンク制御回路１００、コラム系制御回路１０
２、ロウ系／ロウバンク制御回路１０４およびロウデコ
ーダ１０６を備える。
【０００７】コラム系制御回路１０２は、コラムデコー
ダ、書込・読出バッファ等を含む。各々のメモリセルア
レイからの読出信号は、グローバルデータ入出力線５か
らコラム系制御回路１０２に伝送され、処理される。
ダ、書込・読出バッファ等を含む。各々のメモリセルア
レイからの読出信号は、グローバルデータ入出力線５か
らコラム系制御回路１０２に伝送され、処理される。
【０００８】センスアンプ帯の各々は、複数のセンスア
ンプを含む。メモリセルからの読出信号は、センスアン
プで増幅された後、ワード線方向に沿って（ロウ方向
に）配置されるローカルデータ入出力線６に伝送され
る。
ンプを含む。メモリセルからの読出信号は、センスアン
プで増幅された後、ワード線方向に沿って（ロウ方向
に）配置されるローカルデータ入出力線６に伝送され
る。
【０００９】ローカルデータ入出力線６の信号は、コラ
ム選択線方向に沿って（コラム方向に）配置されるグロ
ーバルデータ入出力線５に伝送される。グローバルデー
タ入出力線５は、複数のバンクにおける同一コラムに対
して共通に配置される。
ム選択線方向に沿って（コラム方向に）配置されるグロ
ーバルデータ入出力線５に伝送される。グローバルデー
タ入出力線５は、複数のバンクにおける同一コラムに対
して共通に配置される。
【００１０】どのバンクとグローバルデータ入出力線５
とを接続するかは、コラム系のアクティブ信号（より具
体的には、コラムバンク制御信号）に基づき制御する。
コラムバンク制御回路１００は、コラム系のバンクアド
レスに基づき、センスアンプ帯上を走る伝送線９にコラ
ムバンク制御信号を供給する。
とを接続するかは、コラム系のアクティブ信号（より具
体的には、コラムバンク制御信号）に基づき制御する。
コラムバンク制御回路１００は、コラム系のバンクアド
レスに基づき、センスアンプ帯上を走る伝送線９にコラ
ムバンク制御信号を供給する。
【００１１】ここで、センスアンプ帯とバンクとの関係
について図１２を用いて詳しく説明する。図１２は、従
来の半導体記憶装置９０００におけるバンクとセンスア
ンプ帯との構成について説明するための図である。
について図１２を用いて詳しく説明する。図１２は、従
来の半導体記憶装置９０００におけるバンクとセンスア
ンプ帯との構成について説明するための図である。
【００１２】図１２では、一例として、バンク１０♯０
と、対応するセンスアンプ帯２０♯０とを示している。
バンク１０♯０は、複数のコラムに対応して分割される
複数のメモリセルアレイ１２を含む。メモリセルアレイ
１２同士は、サブデコード帯（分割ワード線構成の場
合）またはワード線杭打ち領域（ワード線シャント方式
の場合）１５によって区切られている（以下、この領域
を分割領域１５と称す）。なお、記号４は、ビット線対
を示す。
と、対応するセンスアンプ帯２０♯０とを示している。
バンク１０♯０は、複数のコラムに対応して分割される
複数のメモリセルアレイ１２を含む。メモリセルアレイ
１２同士は、サブデコード帯（分割ワード線構成の場
合）またはワード線杭打ち領域（ワード線シャント方式
の場合）１５によって区切られている（以下、この領域
を分割領域１５と称す）。なお、記号４は、ビット線対
を示す。
【００１３】図１３を用いて、サブデコード帯の具体的
構成について説明する。図１３は、サブデコード帯の具
体的構成を示す図である。図１３に示すように、サブデ
コード帯（図中記号１５）は、複数のサブデコード回路
１６♯０、１６♯１、１６♯２、…、１６♯ｉを含む。
サブデコード回路のそれぞれは、メインワード線ＭＷＬ
♯０、ＭＷＬ♯１、ＭＷＬ♯２、…、のそれぞれに対応
して配置される。
構成について説明する。図１３は、サブデコード帯の具
体的構成を示す図である。図１３に示すように、サブデ
コード帯（図中記号１５）は、複数のサブデコード回路
１６♯０、１６♯１、１６♯２、…、１６♯ｉを含む。
サブデコード回路のそれぞれは、メインワード線ＭＷＬ
♯０、ＭＷＬ♯１、ＭＷＬ♯２、…、のそれぞれに対応
して配置される。
【００１４】サブデコード回路１６♯０を代表例として
説明する。サブデコード回路１６♯０は、ＡＮＤ回路１
７♯０、１７♯１、１７♯２、および１７♯３を含む。
ＡＮＤ回路１７♯３および１７♯４のそれぞれは、メイ
ンワード線ＭＷＬ♯０の信号とサブデコード線１８の信
号とに応答して、隣接する一方のメモリセルアレイ１２
に対して、サブデコード信号ＳＷＬ♯１０、およびＳＷ
Ｌ♯１１を出力する。
説明する。サブデコード回路１６♯０は、ＡＮＤ回路１
７♯０、１７♯１、１７♯２、および１７♯３を含む。
ＡＮＤ回路１７♯３および１７♯４のそれぞれは、メイ
ンワード線ＭＷＬ♯０の信号とサブデコード線１８の信
号とに応答して、隣接する一方のメモリセルアレイ１２
に対して、サブデコード信号ＳＷＬ♯１０、およびＳＷ
Ｌ♯１１を出力する。
【００１５】ＡＮＤ回路１７♯０および１７♯１のそれ
ぞれは、メインワード線ＭＷＬ♯０の信号とサブデコー
ド線１８の信号とに応答して、図示しない他方の隣接す
るメモリセルアレイ１２に対して、サブデコード信号Ｓ
ＷＬ♯００、およびＳＷＬ♯０１を出力する。
ぞれは、メインワード線ＭＷＬ♯０の信号とサブデコー
ド線１８の信号とに応答して、図示しない他方の隣接す
るメモリセルアレイ１２に対して、サブデコード信号Ｓ
ＷＬ♯００、およびＳＷＬ♯０１を出力する。
【００１６】図１２を参照して、センスアンプ帯２０♯
０は、センスアンプ２６、データ入出力系スイッチ回路
２２およびセンスアンプ系スイッチ回路２４を含む。デ
ータ入出力系スイッチ回路２２およびセンスアンプ系ス
イッチ回路２４は、ロウ方向に沿って配置する。
０は、センスアンプ２６、データ入出力系スイッチ回路
２２およびセンスアンプ系スイッチ回路２４を含む。デ
ータ入出力系スイッチ回路２２およびセンスアンプ系ス
イッチ回路２４は、ロウ方向に沿って配置する。
【００１７】データ入出力系スイッチ回路２２は、コラ
ム方向の分割領域１５の並びとセンスアンプ帯との交差
エリアに配置される。データ入出力系スイッチ回路２２
は、伝送線９から受けるコラムバンク制御信号ＣＢＳに
基づき、グローバルデータ入出力線５とローカルデータ
入出力線６との接続関係を直接制御する。これによりグ
ローバルデータ入出力線５に接続されるローカルデータ
入出力線６が選択（バンクが選択）される。
ム方向の分割領域１５の並びとセンスアンプ帯との交差
エリアに配置される。データ入出力系スイッチ回路２２
は、伝送線９から受けるコラムバンク制御信号ＣＢＳに
基づき、グローバルデータ入出力線５とローカルデータ
入出力線６との接続関係を直接制御する。これによりグ
ローバルデータ入出力線５に接続されるローカルデータ
入出力線６が選択（バンクが選択）される。
【００１８】マルチバンク構成の場合、２つのバンク以
上がある期間中に同時に活性化される場合、センスアン
プ２６で信号の微小幅を増幅している最中に、他のバン
クについてのコラムアクセスが行なわれる場合がある。
この際、コラム選択線７が活性化すると、グローバルデ
ータ入出力線上の他バンクのデータがセンスアンプ２６
に転送されメモリセルのデータが破壊されてしまう。
上がある期間中に同時に活性化される場合、センスアン
プ２６で信号の微小幅を増幅している最中に、他のバン
クについてのコラムアクセスが行なわれる場合がある。
この際、コラム選択線７が活性化すると、グローバルデ
ータ入出力線上の他バンクのデータがセンスアンプ２６
に転送されメモリセルのデータが破壊されてしまう。
【００１９】そこでセンスアンプ系スイッチ回路２４を
備え、伝送線９から受けるコラムバンク制御信号ＣＢＳ
に基づき、センスアンプ２６とローカルデータ入出力線
６との接続関係を直接制御する。これによりローカルデ
ータ入出力線６に接続されるセンスアンプ２６が選択さ
れる。
備え、伝送線９から受けるコラムバンク制御信号ＣＢＳ
に基づき、センスアンプ２６とローカルデータ入出力線
６との接続関係を直接制御する。これによりローカルデ
ータ入出力線６に接続されるセンスアンプ２６が選択さ
れる。
【００２０】ここで、データ入出力系スイッチ回路２２
の回路構成について、図１４を用いて説明する。図１４
は、データ入出力系スイッチ回路２２の具体的構成を示
す回路図である。図１４において、グローバルデータ入
出力線５は、グローバルデータ入出力線５ａとグローバ
ルデータ入出力線５ｂとで構成され、ローカルデータ入
出力線６は、ローカルデータ入出力線６ａとローカルデ
ータ入出力線６ｂとで構成される。
の回路構成について、図１４を用いて説明する。図１４
は、データ入出力系スイッチ回路２２の具体的構成を示
す回路図である。図１４において、グローバルデータ入
出力線５は、グローバルデータ入出力線５ａとグローバ
ルデータ入出力線５ｂとで構成され、ローカルデータ入
出力線６は、ローカルデータ入出力線６ａとローカルデ
ータ入出力線６ｂとで構成される。
【００２１】データ入出力系スイッチ回路２２は、ゲー
ト回路２３ａおよび２３ｂ、ならびにインバータ回路２
１を含む。インバータ回路２１は、伝送線９から受ける
コラムバンク制御信号ＣＢＳを反転して、信号／ＣＢＳ
を出力する。
ト回路２３ａおよび２３ｂ、ならびにインバータ回路２
１を含む。インバータ回路２１は、伝送線９から受ける
コラムバンク制御信号ＣＢＳを反転して、信号／ＣＢＳ
を出力する。
【００２２】ゲート回路２３ａは、グローバルデータ入
出力線５ａとローカルデータ入出力線６ａとに対応して
配置される。ゲート回路２３ａは、コラムバンク制御信
号ＣＢＳおよび信号／ＣＢＳに応答して、ローカルデー
タ入出力線６ａの信号をグローバルデータ入出力線５ａ
に伝送する。
出力線５ａとローカルデータ入出力線６ａとに対応して
配置される。ゲート回路２３ａは、コラムバンク制御信
号ＣＢＳおよび信号／ＣＢＳに応答して、ローカルデー
タ入出力線６ａの信号をグローバルデータ入出力線５ａ
に伝送する。
【００２３】ゲート回路２３ｂは、グローバルデータ入
出力線５ｂとローカルデータ入出力線６ｂとに対応して
配置される。ゲート回路２３ｂは、コラムバンク制御信
号ＣＢＳおよび信号／ＣＢＳに応答して、ローカルデー
タ入出力線６ｂの信号をグローバルデータ入出力線５ｂ
に伝送する。
出力線５ｂとローカルデータ入出力線６ｂとに対応して
配置される。ゲート回路２３ｂは、コラムバンク制御信
号ＣＢＳおよび信号／ＣＢＳに応答して、ローカルデー
タ入出力線６ｂの信号をグローバルデータ入出力線５ｂ
に伝送する。
【００２４】このように、バンクに対応するコラムバン
ク制御信号ＣＢＳより、グローバルデータ入出力線５に
接続されるローカルデータ入出力線６が選択される。
ク制御信号ＣＢＳより、グローバルデータ入出力線５に
接続されるローカルデータ入出力線６が選択される。
【００２５】次に、センスアンプ系スイッチ回路２４の
具体的構成について、図１５を用いて説明する。図１５
は、センスアンプ系スイッチ回路２４の具体的構成を説
明するための図であり、併せてセンスアンプ２６との関
係を示している。
具体的構成について、図１５を用いて説明する。図１５
は、センスアンプ系スイッチ回路２４の具体的構成を説
明するための図であり、併せてセンスアンプ２６との関
係を示している。
【００２６】センスアンプ系スイッチ回路２４は、ＮＭ
ＯＳトランジスタＮ２ａ、Ｎ２ｂ、Ｎ３ａ、およびＮ３
ｂを含む。ＮＭＯＳトランジスタＮ３ａおよびＮ３ｂ
は、コラム選択ゲート２５を構成する。
ＯＳトランジスタＮ２ａ、Ｎ２ｂ、Ｎ３ａ、およびＮ３
ｂを含む。ＮＭＯＳトランジスタＮ３ａおよびＮ３ｂ
は、コラム選択ゲート２５を構成する。
【００２７】ＮＭＯＳトランジスタＮ２ａおよびＮ３ａ
は、ローカルデータ入出力線６ａとセンスアンプ２６と
の間に直列される。ＮＭＯＳトランジスタＮ２ｂおよび
Ｎ３ｂは、ローカルデータ入出力線６ｂとセンスアンプ
２６との間に直列に接続される。
は、ローカルデータ入出力線６ａとセンスアンプ２６と
の間に直列される。ＮＭＯＳトランジスタＮ２ｂおよび
Ｎ３ｂは、ローカルデータ入出力線６ｂとセンスアンプ
２６との間に直列に接続される。
【００２８】ＮＭＯＳトランジスタＮ２ａおよびＮ２ｂ
それぞれのゲート電極は、伝送線９と接続される。ＮＭ
ＯＳトランジスタＮ３ａおよびＮ３ｂのそれぞれのゲー
ト電極は、コラム選択線７と接続される。
それぞれのゲート電極は、伝送線９と接続される。ＮＭ
ＯＳトランジスタＮ３ａおよびＮ３ｂのそれぞれのゲー
ト電極は、コラム選択線７と接続される。
【００２９】コラム選択ゲート２５は、コラム選択線７
の信号に応答して開閉する。ＮＭＯＳトランジスタＮ２
ａおよびＮ２ｂは、伝送線９から受けるコラムバンク制
御信号ＣＢＳに応答してオン／オフする。
の信号に応答して開閉する。ＮＭＯＳトランジスタＮ２
ａおよびＮ２ｂは、伝送線９から受けるコラムバンク制
御信号ＣＢＳに応答してオン／オフする。
【００３０】コラム選択線７により、コラム方向のメモ
リセルアレイ１２が選択され、さらにコラムバンク制御
信号ＣＢＳより、ローカルデータ入出力線５と接続され
るセンスアンプ２６が選択される。
リセルアレイ１２が選択され、さらにコラムバンク制御
信号ＣＢＳより、ローカルデータ入出力線５と接続され
るセンスアンプ２６が選択される。
【００３１】
【発明が解決しようとする課題】ところで、コラム系側
はロウ系側に比べて動作サイクルが数倍程度速い。した
がって、上述した従来の半導体記憶装置９０００の構成
では、ロウ系側からコラバンク制御信号が伝送されるた
め、ロウ系側とコラム系側とのタイミングのマッチング
がとりにくく、高速動作に不向きであるという問題があ
る。
はロウ系側に比べて動作サイクルが数倍程度速い。した
がって、上述した従来の半導体記憶装置９０００の構成
では、ロウ系側からコラバンク制御信号が伝送されるた
め、ロウ系側とコラム系側とのタイミングのマッチング
がとりにくく、高速動作に不向きであるという問題があ
る。
【００３２】さらに、コラムバンク制御信号を伝送する
伝送線９は、かなりの負荷を有する。このため、コラム
バンク制御回路１００からの一方向入力（ロウ方向の入
力）では、ロウデコーダ側に最も近いスイッチ回路（セ
ンスアンプ系スイッチ回路およびデータ入出力系スイッ
チ回路）と、ロウデコーダ側から最も離れた地点にある
スイッチ回路とでは、信号伝達速度が異なる。これは、
動作速度の高速化の妨げとなっている。
伝送線９は、かなりの負荷を有する。このため、コラム
バンク制御回路１００からの一方向入力（ロウ方向の入
力）では、ロウデコーダ側に最も近いスイッチ回路（セ
ンスアンプ系スイッチ回路およびデータ入出力系スイッ
チ回路）と、ロウデコーダ側から最も離れた地点にある
スイッチ回路とでは、信号伝達速度が異なる。これは、
動作速度の高速化の妨げとなっている。
【００３３】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的はコラム系の動作の
マッチングを容易にすることを可能とする半導体記憶装
置を提供することにある。
めになされたものであり、その目的はコラム系の動作の
マッチングを容易にすることを可能とする半導体記憶装
置を提供することにある。
【００３４】さらに、本発明の他の目的は、レイアウト
面積を増加することなくコラム系動作のスキューを減ら
すことで、高速動作を実現することが可能な半導体記憶
装置を提供することにある。
面積を増加することなくコラム系動作のスキューを減ら
すことで、高速動作を実現することが可能な半導体記憶
装置を提供することにある。
【００３５】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のコラムにそれぞれ対応する複数のメモ
リセルアレイを形成するように各々が分割された、複数
のバンクと、複数のバンクのそれぞれに対応して配置さ
れる複数のセンスアンプブロックと、コラム方向に配置
される複数のデータ線とを備え、複数のデータ線のそれ
ぞれは、複数のバンクのそれぞれにおける対応するコラ
ムに対して共通に設けられ、コラム方向に配置される複
数のコラム選択線をさらに備え、複数のコラム選択線の
それぞれは、複数のバンクのそれぞれにおける対応する
コラムを選択するために設けられ、複数のセンスアンプ
ブロックの各々は、複数のコラムのそれぞれに対応して
配置される複数のセンスアンプと、ロウ方向に配置され
る伝送線と、伝送線の信号に応答して、複数のセンスア
ンプのそれぞれの出力を対応するデータ線に伝送するた
めの制御を行う複数の制御手段とを含み、複数の伝送線
のそれぞれに供給する制御信号を発生するコラムバンク
制御手段と、コラム方向に配置される複数の制御信号線
とをさらに備え、複数の制御信号線のそれぞれは、コラ
ムバンク制御手段の出力する制御信号を対応する伝送線
に供給する。
憶装置は、複数のコラムにそれぞれ対応する複数のメモ
リセルアレイを形成するように各々が分割された、複数
のバンクと、複数のバンクのそれぞれに対応して配置さ
れる複数のセンスアンプブロックと、コラム方向に配置
される複数のデータ線とを備え、複数のデータ線のそれ
ぞれは、複数のバンクのそれぞれにおける対応するコラ
ムに対して共通に設けられ、コラム方向に配置される複
数のコラム選択線をさらに備え、複数のコラム選択線の
それぞれは、複数のバンクのそれぞれにおける対応する
コラムを選択するために設けられ、複数のセンスアンプ
ブロックの各々は、複数のコラムのそれぞれに対応して
配置される複数のセンスアンプと、ロウ方向に配置され
る伝送線と、伝送線の信号に応答して、複数のセンスア
ンプのそれぞれの出力を対応するデータ線に伝送するた
めの制御を行う複数の制御手段とを含み、複数の伝送線
のそれぞれに供給する制御信号を発生するコラムバンク
制御手段と、コラム方向に配置される複数の制御信号線
とをさらに備え、複数の制御信号線のそれぞれは、コラ
ムバンク制御手段の出力する制御信号を対応する伝送線
に供給する。
【００３６】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、複数の制御信号線の
それぞれは、対応する伝送線と対応するセンスアンプブ
ロックにおいて接続される。
１に係る半導体記憶装置であって、複数の制御信号線の
それぞれは、対応する伝送線と対応するセンスアンプブ
ロックにおいて接続される。
【００３７】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数のバンクのそれ
ぞれは、複数のコラムにそれぞれ対応して配置される複
数の分割エリアをさらに含み、複数の制御信号線のそれ
ぞれは、コラム方向に並ぶ複数の分割エリア上に配置さ
れる。
２に係る半導体記憶装置であって、複数のバンクのそれ
ぞれは、複数のコラムにそれぞれ対応して配置される複
数の分割エリアをさらに含み、複数の制御信号線のそれ
ぞれは、コラム方向に並ぶ複数の分割エリア上に配置さ
れる。
【００３８】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数の制御信号線の
それぞれは、コラム方向に並ぶ複数のメモリセルアレイ
上に配置される。
２に係る半導体記憶装置であって、複数の制御信号線の
それぞれは、コラム方向に並ぶ複数のメモリセルアレイ
上に配置される。
【００３９】請求項５に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数のバンクにおけ
るコラム方向の活性化を制御するコラムデコーダをさら
に備え、コラムバンク制御手段とコラムデコーダとは、
複数のバンクの並びに対して平行に配置される。
２に係る半導体記憶装置であって、複数のバンクにおけ
るコラム方向の活性化を制御するコラムデコーダをさら
に備え、コラムバンク制御手段とコラムデコーダとは、
複数のバンクの並びに対して平行に配置される。
【００４０】請求項６に係る半導体記憶装置は、請求項
５に係る半導体記憶装置であって、コラムデコーダは、
複数のデコード回路を含み、複数のデコード回路のそれ
ぞれは、コラム方向に形成される、複数の制御信号線の
うちの１つを通過させるための領域を含み、複数の制御
信号線のそれぞれは、複数のデコード回路における複数
の領域を介して、コラム方向に並ぶ複数のメモリセルア
レイ上に配置される。
５に係る半導体記憶装置であって、コラムデコーダは、
複数のデコード回路を含み、複数のデコード回路のそれ
ぞれは、コラム方向に形成される、複数の制御信号線の
うちの１つを通過させるための領域を含み、複数の制御
信号線のそれぞれは、複数のデコード回路における複数
の領域を介して、コラム方向に並ぶ複数のメモリセルア
レイ上に配置される。
【００４１】請求項７に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、複数の制御信号線の
それぞれは、対応する制御信号を対応する伝送線に供給
する複数の信号線を含み、複数の信号線のそれぞれは、
対応する伝送線と所定の間隔で接続される。
１に係る半導体記憶装置であって、複数の制御信号線の
それぞれは、対応する制御信号を対応する伝送線に供給
する複数の信号線を含み、複数の信号線のそれぞれは、
対応する伝送線と所定の間隔で接続される。
【００４２】請求項８に係る半導体記憶装置は、請求項
７に係る半導体記憶装置であって、複数のバンクのそれ
ぞれは、複数のコラムに対応して配置される複数の分割
エリアをさらに含み、複数の制御信号線のそれぞれにお
ける複数の信号線は、コラム方向に並ぶ複数の分割エリ
ア上に配置される。
７に係る半導体記憶装置であって、複数のバンクのそれ
ぞれは、複数のコラムに対応して配置される複数の分割
エリアをさらに含み、複数の制御信号線のそれぞれにお
ける複数の信号線は、コラム方向に並ぶ複数の分割エリ
ア上に配置される。
【００４３】請求項９に係る半導体記憶装置は、請求項
７に係る半導体記憶装置であって、複数の制御信号線の
それぞれにおける複数の信号線は、コラム方向に並ぶ複
数のメモリセルアレイ上に配置される。
７に係る半導体記憶装置であって、複数の制御信号線の
それぞれにおける複数の信号線は、コラム方向に並ぶ複
数のメモリセルアレイ上に配置される。
【００４４】請求項１０に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、複数の制御信号線
のそれぞれは、対応する制御信号を対応する伝送線に供
給する複数の信号線を含み、複数の信号線のそれぞれ
は、複数の制御手段の各々に対する制御信号の到達タイ
ミングが実質的に均等になるように対応する伝送線と接
続される。
項１に係る半導体記憶装置であって、複数の制御信号線
のそれぞれは、対応する制御信号を対応する伝送線に供
給する複数の信号線を含み、複数の信号線のそれぞれ
は、複数の制御手段の各々に対する制御信号の到達タイ
ミングが実質的に均等になるように対応する伝送線と接
続される。
【００４５】請求項１１に係る半導体記憶装置は、請求
項１０に係る半導体記憶装置であって、複数のバンクの
それぞれは、複数のコラムにそれぞれ対応して配置され
る複数の分割エリアをさらに含み、複数の制御信号線の
それぞれにおける複数の信号線は、コラム方向に並ぶ複
数の分割エリア上に配置される。
項１０に係る半導体記憶装置であって、複数のバンクの
それぞれは、複数のコラムにそれぞれ対応して配置され
る複数の分割エリアをさらに含み、複数の制御信号線の
それぞれにおける複数の信号線は、コラム方向に並ぶ複
数の分割エリア上に配置される。
【００４６】請求項１２に係る半導体記憶装置は、請求
項１０に係る半導体記憶装置であって、複数の制御信号
線のそれぞれにおける複数の信号線は、コラム方向に並
ぶ複数のメモリセルアレイ上に配置される。
項１０に係る半導体記憶装置であって、複数の制御信号
線のそれぞれにおける複数の信号線は、コラム方向に並
ぶ複数のメモリセルアレイ上に配置される。
【００４７】請求項１３に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、複数の制御信号線
のそれぞれは、対応する制御信号を対応する伝送線に供
給する複数の信号線を含み、複数の信号線のそれぞれ
は、複数の制御手段の各々における動作タイミングの遅
延を抑えるように対応する伝送線と接続される。
項１に係る半導体記憶装置であって、複数の制御信号線
のそれぞれは、対応する制御信号を対応する伝送線に供
給する複数の信号線を含み、複数の信号線のそれぞれ
は、複数の制御手段の各々における動作タイミングの遅
延を抑えるように対応する伝送線と接続される。
【００４８】請求項１４に係る半導体記憶装置は、請求
項１３に係る半導体記憶装置であって、複数のバンクの
それぞれは、複数のコラムに対応して配置される複数の
分割エリアをさらに含み、複数の制御信号線のそれぞれ
における複数の信号線は、コラム方向に並ぶ複数の分割
エリア上に配置される。
項１３に係る半導体記憶装置であって、複数のバンクの
それぞれは、複数のコラムに対応して配置される複数の
分割エリアをさらに含み、複数の制御信号線のそれぞれ
における複数の信号線は、コラム方向に並ぶ複数の分割
エリア上に配置される。
【００４９】請求項１５に係る半導体記憶装置は、請求
項１３に係る半導体記憶装置であって、複数の制御信号
線のそれぞれにおける複数の信号線は、コラム方向に並
ぶ複数のメモリセルアレイ上に配置される。
項１３に係る半導体記憶装置であって、複数の制御信号
線のそれぞれにおける複数の信号線は、コラム方向に並
ぶ複数のメモリセルアレイ上に配置される。
【００５０】
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における半導体記憶装置について説明する。本発
明の実施の形態１における半導体記憶装置は、マルチバ
ンク構成においてコラム系のアクセス速度の高速化を図
ることを可能とするものである。
形態１における半導体記憶装置について説明する。本発
明の実施の形態１における半導体記憶装置は、マルチバ
ンク構成においてコラム系のアクセス速度の高速化を図
ることを可能とするものである。
【００５１】本発明の実施の形態１における半導体記憶
装置１０００の構成について、図１を用いて説明する。
図１は、本発明の実施の形態１における半導体記憶装置
１０００の主要部の構成を示す図であり、代表的にロウ
系を１６個のバンクに分割した場合を示している。従来
の半導体記憶装置９０００と同じ構成要素には、同じ符
号および記号を付し、その説明を省略する。
装置１０００の構成について、図１を用いて説明する。
図１は、本発明の実施の形態１における半導体記憶装置
１０００の主要部の構成を示す図であり、代表的にロウ
系を１６個のバンクに分割した場合を示している。従来
の半導体記憶装置９０００と同じ構成要素には、同じ符
号および記号を付し、その説明を省略する。
【００５２】図１に示す半導体記憶装置１０００が、従
来の半導体記憶装置９０００と異なるのは、コラムバン
ク制御信号を発生するコラムバンク制御回路１００が、
コラムデコーダを含むコラム系制御回路１０２側に配置
され、コラム方向に配置されるコラムバンク制御信号線
１♯０、１♯１、１♯２、１♯３、…、１♯１４、１♯
１５、１♯１６によって、コラムバンク制御信号のそれ
ぞれが、対応する伝送線９に供給される点にある。
来の半導体記憶装置９０００と異なるのは、コラムバン
ク制御信号を発生するコラムバンク制御回路１００が、
コラムデコーダを含むコラム系制御回路１０２側に配置
され、コラム方向に配置されるコラムバンク制御信号線
１♯０、１♯１、１♯２、１♯３、…、１♯１４、１♯
１５、１♯１６によって、コラムバンク制御信号のそれ
ぞれが、対応する伝送線９に供給される点にある。
【００５３】図１に示すコラムバンク制御回路１００
は、複数のバンクの並びに平行に配置する。コラムバン
ク制御回路１００は、センスアンプ帯２０♯０、２０♯
１、２０♯２、…、２０♯１５、２０♯１６のそれぞれ
に対応するコラムバンク制御信号を発生し、これらをコ
ラム方向に配置されるコラムバンク制御信号線１♯０、
１♯１、１♯２、１♯３、…、１♯１４、１♯１５、１
♯１６に出力する。コラムバンク制御信号線のそれぞれ
は、ロウ方向に配置される伝送線９のそれぞれと接続さ
れる。
は、複数のバンクの並びに平行に配置する。コラムバン
ク制御回路１００は、センスアンプ帯２０♯０、２０♯
１、２０♯２、…、２０♯１５、２０♯１６のそれぞれ
に対応するコラムバンク制御信号を発生し、これらをコ
ラム方向に配置されるコラムバンク制御信号線１♯０、
１♯１、１♯２、１♯３、…、１♯１４、１♯１５、１
♯１６に出力する。コラムバンク制御信号線のそれぞれ
は、ロウ方向に配置される伝送線９のそれぞれと接続さ
れる。
【００５４】ここで、伝送線９とコラムバンク制御信号
線１♯０、…との関係について図２を用いて説明する。
図２は、図１に示す半導体記憶装置１０００の要部の具
体的構成の一例を示す図である。
線１♯０、…との関係について図２を用いて説明する。
図２は、図１に示す半導体記憶装置１０００の要部の具
体的構成の一例を示す図である。
【００５５】図２において、記号９♯０、９♯１、９♯
２のそれぞれは、センスアンプ帯２０♯０、２０♯１、
２０♯２のそれぞれに対応する伝送線を表す。また、記
号２８は、センスアンプ２６およびセンスアンプ系スイ
ッチ回路２４を含む回路である。従来の半導体記憶装置
９０００と同じ構成要素には、同じ記号および同じ符号
を付しその説明を省略する。
２のそれぞれは、センスアンプ帯２０♯０、２０♯１、
２０♯２のそれぞれに対応する伝送線を表す。また、記
号２８は、センスアンプ２６およびセンスアンプ系スイ
ッチ回路２４を含む回路である。従来の半導体記憶装置
９０００と同じ構成要素には、同じ記号および同じ符号
を付しその説明を省略する。
【００５６】図２に示すように、ローカルデータ入出力
線６、ならびに伝送線９♯０、９♯１、および９♯２
は、ロウ方向に配置される。これに対し、グローバルデ
ータ入出力線５およびコラムバンク制御信号線１♯０、
１♯２および１♯３は、ロウ方向に対して垂直に、すな
わちコラム方向（コラム選択線７と平行）に配置する。
線６、ならびに伝送線９♯０、９♯１、および９♯２
は、ロウ方向に配置される。これに対し、グローバルデ
ータ入出力線５およびコラムバンク制御信号線１♯０、
１♯２および１♯３は、ロウ方向に対して垂直に、すな
わちコラム方向（コラム選択線７と平行）に配置する。
【００５７】コラムバンク制御信号線１♯０は、伝送線
９♯０とノードＺ０で接続される。コラムバンク制御信
号線１♯１は、対応する伝送線９♯１とノードＺ１で接
続される。コラムバンク制御信号線１♯２は、対応する
伝送線９♯２とノードＺ２で接続される。
９♯０とノードＺ０で接続される。コラムバンク制御信
号線１♯１は、対応する伝送線９♯１とノードＺ１で接
続される。コラムバンク制御信号線１♯２は、対応する
伝送線９♯２とノードＺ２で接続される。
【００５８】データ入出力系スイッチ回路２２および回
路２８に含まれるセンスアンプ系スイッチ回路は、伝送
線９♯０、９♯１、…のそれぞれから受けるコラムバン
ク制御信号に応答して開閉する。
路２８に含まれるセンスアンプ系スイッチ回路は、伝送
線９♯０、９♯１、…のそれぞれから受けるコラムバン
ク制御信号に応答して開閉する。
【００５９】コラムバンク制御信号線１♯０、１♯１、
…のそれぞれは、メモリセルの分割領域１５上（図１に
おいては、記号８を含む周辺領域）を走らせる。全体的
に見てコラムバンク制御信号は、コラムバンク制御回路
１００からスタートしてＴ字形に走ることになる。
…のそれぞれは、メモリセルの分割領域１５上（図１に
おいては、記号８を含む周辺領域）を走らせる。全体的
に見てコラムバンク制御信号は、コラムバンク制御回路
１００からスタートしてＴ字形に走ることになる。
【００６０】なお、実施の形態１における構成では、セ
ンスアンプ帯で分割されたメモリセルブロックを１バン
クとしているため、１７本のコラムバンク制御信号線が
分割領域１５上を走ることになる。
ンスアンプ帯で分割されたメモリセルブロックを１バン
クとしているため、１７本のコラムバンク制御信号線が
分割領域１５上を走ることになる。
【００６１】このように、コラムバンク制御回路１００
をコラム系制御回路１０２（コラムデコーダ、グローバ
ルデータ入出力線のデータを増幅するプリアンプ回路、
メモリセルへのデータの書込を制御するライトバッファ
回路等を含む）と同じ側に配置することにより、コラム
系の動作タイミングを容易にマッチングすることができ
る。これにより、コラム系のアクセス速度の高速化が図
れる。
をコラム系制御回路１０２（コラムデコーダ、グローバ
ルデータ入出力線のデータを増幅するプリアンプ回路、
メモリセルへのデータの書込を制御するライトバッファ
回路等を含む）と同じ側に配置することにより、コラム
系の動作タイミングを容易にマッチングすることができ
る。これにより、コラム系のアクセス速度の高速化が図
れる。
【００６２】また、従来の伝送線に対して、コラムバン
ク制御信号線を直接接続するため、回路自体のレイアウ
ト面積を増大させることを防止することができる。
ク制御信号線を直接接続するため、回路自体のレイアウ
ト面積を増大させることを防止することができる。
【００６３】［実施の形態２］本発明の実施の形態２に
おける半導体記憶装置２０００について図３を用いて説
明する。図３は、本発明の実施の形態２における半導体
記憶装置２０００の主要部の構成を示す図である。
おける半導体記憶装置２０００について図３を用いて説
明する。図３は、本発明の実施の形態２における半導体
記憶装置２０００の主要部の構成を示す図である。
【００６４】本発明の実施の形態２における半導体記憶
装置２０００は、実施の形態１における半導体記憶装置
１０００と異なり、各バンク対応のコラムバンク制御信
号線をメモリセルアレイ上に走らせる。
装置２０００は、実施の形態１における半導体記憶装置
１０００と異なり、各バンク対応のコラムバンク制御信
号線をメモリセルアレイ上に走らせる。
【００６５】ここで、伝送線９とコラムバンク制御信号
線１♯０、…との関係について図４を用いて説明する。
図４は、図３に示す半導体記憶装置２０００の要部の具
体的構成の一例を示す図である。
線１♯０、…との関係について図４を用いて説明する。
図４は、図３に示す半導体記憶装置２０００の要部の具
体的構成の一例を示す図である。
【００６６】図４において、記号９♯０は、センスアン
プ帯２０♯０を走る伝送線を示している。従来の半導体
記憶装置９０００と同じ構成要素には、同じ記号および
同じ符号を付しその説明を省略する。
プ帯２０♯０を走る伝送線を示している。従来の半導体
記憶装置９０００と同じ構成要素には、同じ記号および
同じ符号を付しその説明を省略する。
【００６７】図４に示すように、ローカルデータ入出力
線６および伝送線９♯０は、ロウ方向に配置される。こ
れに対し、グローバルデータ入出力線５およびコラムバ
ンク制御信号線１♯０は、ロウ方向に対して垂直に、す
なわちコラム方向（コラム選択線７と平行）に配置す
る。コラムバンク制御信号線１♯０と伝送線９♯０と
は、センスアンプ帯とメモリセルアレイ１２のコラム方
向の並びとの交差エリアで接続される。
線６および伝送線９♯０は、ロウ方向に配置される。こ
れに対し、グローバルデータ入出力線５およびコラムバ
ンク制御信号線１♯０は、ロウ方向に対して垂直に、す
なわちコラム方向（コラム選択線７と平行）に配置す
る。コラムバンク制御信号線１♯０と伝送線９♯０と
は、センスアンプ帯とメモリセルアレイ１２のコラム方
向の並びとの交差エリアで接続される。
【００６８】半導体記憶装置１０００におけるように、
分割領域１５上にコラムバンク制御信号線を十数本配置
した場合には、エリアペナルティが発生する可能性が高
い。
分割領域１５上にコラムバンク制御信号線を十数本配置
した場合には、エリアペナルティが発生する可能性が高
い。
【００６９】これに対して、一般に、メモリセルアレイ
１２上には、コラム選択線７やセンス用の電源線が走っ
ているが、さらにコラムバンク制御信号線を走らせるこ
とが容易であり、エリアペナルティにはならない。
１２上には、コラム選択線７やセンス用の電源線が走っ
ているが、さらにコラムバンク制御信号線を走らせるこ
とが容易であり、エリアペナルティにはならない。
【００７０】したがって、このように構成することによ
り、エリアペナルティなしにコラム系動作の高速化を図
ることができる。
り、エリアペナルティなしにコラム系動作の高速化を図
ることができる。
【００７１】［実施の形態３］本発明の実施の形態３に
おける半導体記憶装置について説明する。本発明の実施
の形態３における半導体記憶装置は、基本的には、図３
に示す半導体記憶装置２０００と同じ構成を有する。本
発明の実施の形態３における半導体記憶装置では特に、
コラムデコーダをスルーするように、十数本のコラムバ
ンク制御信号線を配置する。
おける半導体記憶装置について説明する。本発明の実施
の形態３における半導体記憶装置は、基本的には、図３
に示す半導体記憶装置２０００と同じ構成を有する。本
発明の実施の形態３における半導体記憶装置では特に、
コラムデコーダをスルーするように、十数本のコラムバ
ンク制御信号線を配置する。
【００７２】ここで、具体的構成について、図５および
図６を用いて説明する。図５は、本発明の実施の形態３
における半導体記憶装置の要部の具体的構成の一例を示
す図であり、図６は、対比として他の具体的構成例を示
ている。
図６を用いて説明する。図５は、本発明の実施の形態３
における半導体記憶装置の要部の具体的構成の一例を示
す図であり、図６は、対比として他の具体的構成例を示
ている。
【００７３】図５および図６において、記号３０♯０お
よび３０♯１は、メモリマットを、記号３２は、サブデ
コード帯を、記号３４および１３４は、コラムデコーダ
をそれぞれ表している。
よび３０♯１は、メモリマットを、記号３２は、サブデ
コード帯を、記号３４および１３４は、コラムデコーダ
をそれぞれ表している。
【００７４】図６に示すコラムデコーダ１３４は、複数
のデコード回路ＣＤｘ♯０、ＣＤｘ♯１、ＣＤｘ♯２、
…、ＣＤｘ♯６１、ＣＤｘ♯６２、ＣＤｘ♯６３を含む
（以下、総称的にＣＤｘと記す）。これらのデコード回
路ＣＤｘは、従来の半導体記憶装置９０００で使用され
るものであり、メモリセルの所定のピッチで規則的に配
列されいる。
のデコード回路ＣＤｘ♯０、ＣＤｘ♯１、ＣＤｘ♯２、
…、ＣＤｘ♯６１、ＣＤｘ♯６２、ＣＤｘ♯６３を含む
（以下、総称的にＣＤｘと記す）。これらのデコード回
路ＣＤｘは、従来の半導体記憶装置９０００で使用され
るものであり、メモリセルの所定のピッチで規則的に配
列されいる。
【００７５】実施の形態１および２を実現するために
は、図６に示すように、デコード回路ＣＤｘが規則的に
配置されていない場所、たとえば、サブデコード帯３２
に代表される分割領域からメモリマット３０♯０および
３０♯１に、コラムバンク制御信号線１♯０、１♯１、
２♯２、…を通す手法が一例として挙げられる。
は、図６に示すように、デコード回路ＣＤｘが規則的に
配置されていない場所、たとえば、サブデコード帯３２
に代表される分割領域からメモリマット３０♯０および
３０♯１に、コラムバンク制御信号線１♯０、１♯１、
２♯２、…を通す手法が一例として挙げられる。
【００７６】これに対して、実施の形態３においては、
図５に示すように、コラムバンク制御信号線１♯０、１
♯１、…がコラムデコーダ３４をスルーするように、デ
コード回路を構成する。
図５に示すように、コラムバンク制御信号線１♯０、１
♯１、…がコラムデコーダ３４をスルーするように、デ
コード回路を構成する。
【００７７】図５に示すコラムデコーダ３４は、複数の
デコード回路ＣＤ♯０、ＣＤ♯１、ＣＤ♯２、…、ＣＤ
♯６１、ＣＤ♯６２、ＣＤ♯６３を含む（以下、総称的
にＣＤと記す）。これらのデコード回路ＣＤは、予め、
アルミ配線がスルーできるようにレイアウトしておく。
デコード回路ＣＤ♯０、ＣＤ♯１、ＣＤ♯２、…、ＣＤ
♯６１、ＣＤ♯６２、ＣＤ♯６３を含む（以下、総称的
にＣＤと記す）。これらのデコード回路ＣＤは、予め、
アルミ配線がスルーできるようにレイアウトしておく。
【００７８】たとえば、１つのメモリマット３０♯０に
対して４本のコラムバンク制御信号線１♯０、１♯１、
１♯２、１♯３を配置させる場合には、デコード回路Ｃ
Ｄ♯０、ＣＤ♯１、ＣＤ♯６２、ＣＤ♯６３におけるス
ルー配線を利用して、コラムバンク制御信号線１♯０、
１♯１、１♯２、１♯３を配置する。
対して４本のコラムバンク制御信号線１♯０、１♯１、
１♯２、１♯３を配置させる場合には、デコード回路Ｃ
Ｄ♯０、ＣＤ♯１、ＣＤ♯６２、ＣＤ♯６３におけるス
ルー配線を利用して、コラムバンク制御信号線１♯０、
１♯１、１♯２、１♯３を配置する。
【００７９】なお、図５に示す構成に限定されず、あら
ゆるデコード回路ＣＤにおけるスルー配線の組合せを利
用して、コラムバンク制御信号線１♯０、１♯１、１♯
２、１♯３を配置することが可能である（デコード回路
ＣＤ間を、等間隔でスルーさせる、中央に位置するデコ
ード回路ＣＤの周辺をスルーさせる等）。
ゆるデコード回路ＣＤにおけるスルー配線の組合せを利
用して、コラムバンク制御信号線１♯０、１♯１、１♯
２、１♯３を配置することが可能である（デコード回路
ＣＤ間を、等間隔でスルーさせる、中央に位置するデコ
ード回路ＣＤの周辺をスルーさせる等）。
【００８０】このように、予めコラムバンク制御信号線
がスルーできるようにコラムデコーダをレイアウトして
おくことより、より大きなエリアペナルティなしにコラ
ム系動作の高速化を図ることが可能となる。
がスルーできるようにコラムデコーダをレイアウトして
おくことより、より大きなエリアペナルティなしにコラ
ム系動作の高速化を図ることが可能となる。
【００８１】［実施の形態４］本発明の実施の形態４に
おける半導体記憶装置について説明する。上述したよう
に、コラムバンク制御信号を伝送する伝送線はかなりの
負荷を有するため、スキューが大きな問題となる。実施
の形態１においては、従来より用いられる伝送線（セン
スアンプ帯上に配置）とコラムバンク制御信号線とを１
対１で配置した。
おける半導体記憶装置について説明する。上述したよう
に、コラムバンク制御信号を伝送する伝送線はかなりの
負荷を有するため、スキューが大きな問題となる。実施
の形態１においては、従来より用いられる伝送線（セン
スアンプ帯上に配置）とコラムバンク制御信号線とを１
対１で配置した。
【００８２】しかしながら、このような構成では、コラ
ムバンク制御信号線と伝送線との接続ノードに近いスイ
ッチ回路（データ入出力系スイッチ回路およびセンスア
ンプ系スイッチ回路）に対して、接続ノードから離れた
スイッチ回路の動作タイミングが遅れることも考えられ
る。
ムバンク制御信号線と伝送線との接続ノードに近いスイ
ッチ回路（データ入出力系スイッチ回路およびセンスア
ンプ系スイッチ回路）に対して、接続ノードから離れた
スイッチ回路の動作タイミングが遅れることも考えられ
る。
【００８３】たとえば、図１におけるコラムバンク制御
信号線１♯０、１♯１、１♯２、１♯１４、１♯１５、
１♯１６は、メモリマットの端で伝送線と接続する。し
たがって、この接続ノード近傍のスイッチ回路に比べ
て、メモリマットの他方の端付近（最遠点）に存在する
スイッチ回路には、遅れてコラムバンク制御信号が到達
することになる。
信号線１♯０、１♯１、１♯２、１♯１４、１♯１５、
１♯１６は、メモリマットの端で伝送線と接続する。し
たがって、この接続ノード近傍のスイッチ回路に比べ
て、メモリマットの他方の端付近（最遠点）に存在する
スイッチ回路には、遅れてコラムバンク制御信号が到達
することになる。
【００８４】そこで、本発明の実施の形態４においては
各伝送線に対して、複数のコラムバンク制御信号線を設
けることにより、ロウ方向に生じるスキューを抑える。
各伝送線に対して、複数のコラムバンク制御信号線を設
けることにより、ロウ方向に生じるスキューを抑える。
【００８５】本発明の実施の形態４における半導体記憶
装置４０００の構成について、図７および図８を用いて
説明する。図７は、本発明の実施の形態４における半導
体記憶装置４０００の主要部の構成を示す図であり、図
８は、図７に示す半導体記憶装置４０００の要部の具体
的構成の一例を示す図である。半導体記憶装置１０００
と同じ構成要素には、同じ符号および記号を付し、その
説明を省略する。
装置４０００の構成について、図７および図８を用いて
説明する。図７は、本発明の実施の形態４における半導
体記憶装置４０００の主要部の構成を示す図であり、図
８は、図７に示す半導体記憶装置４０００の要部の具体
的構成の一例を示す図である。半導体記憶装置１０００
と同じ構成要素には、同じ符号および記号を付し、その
説明を省略する。
【００８６】図７において、記号１は、コラムバンク制
御信号線を示す。図７に示すように、半導体記憶装置４
０００では、ロウ方向に配置される各伝送線９に対し
て、２本のコラムバンク制御信号線をコラム方向に配置
する。
御信号線を示す。図７に示すように、半導体記憶装置４
０００では、ロウ方向に配置される各伝送線９に対し
て、２本のコラムバンク制御信号線をコラム方向に配置
する。
【００８７】図８において、記号１♯０ａ、１♯０ｂ、
１♯１ａ、１♯１ｂ、１♯２ａ、１♯２ｂは、コラムバ
ンク制御信号線を表す。記号９♯０、９♯１、９♯２
は、伝送線を表す。
１♯１ａ、１♯１ｂ、１♯２ａ、１♯２ｂは、コラムバ
ンク制御信号線を表す。記号９♯０、９♯１、９♯２
は、伝送線を表す。
【００８８】図８を参照して、センスアンプ帯２０♯０
における伝送線９♯０に対して、コラムバンク制御信号
線１♯０ａおよび１♯０ｂを配置する。コラムバンク制
御信号線１♯０ａおよび１♯０ｂのそれぞれを、伝送線
９♯０とノードＺ０ａおよびノードＺ０ｂでそれぞれ接
続する。
における伝送線９♯０に対して、コラムバンク制御信号
線１♯０ａおよび１♯０ｂを配置する。コラムバンク制
御信号線１♯０ａおよび１♯０ｂのそれぞれを、伝送線
９♯０とノードＺ０ａおよびノードＺ０ｂでそれぞれ接
続する。
【００８９】センスアンプ帯２０♯１における伝送線９
♯１に対して、コラムバンク制御信号線１♯１ａおよび
１♯１ｂを配置する。コラムバンク制御信号線１♯１ａ
および１♯１ｂのそれぞれを、伝送線９♯１とノードＺ
１ａおよびノードＺ１ｂでそれぞれ接続する。同じく、
コラムバンク制御信号線１♯２ａおよび１♯２ｂのそれ
ぞれを、伝送線９♯２とノードＺ２ａおよびノードＺ２
ｂでそれぞれ接続する。
♯１に対して、コラムバンク制御信号線１♯１ａおよび
１♯１ｂを配置する。コラムバンク制御信号線１♯１ａ
および１♯１ｂのそれぞれを、伝送線９♯１とノードＺ
１ａおよびノードＺ１ｂでそれぞれ接続する。同じく、
コラムバンク制御信号線１♯２ａおよび１♯２ｂのそれ
ぞれを、伝送線９♯２とノードＺ２ａおよびノードＺ２
ｂでそれぞれ接続する。
【００９０】このように構成することにより、コラムバ
ンク制御信号線と伝送線とを１対１で配置する場合に比
べて、各スイッチ回路にコラムバンク制御信号が到達す
るタイミングが速くなるため、ロウ方向に配置されるス
イッチ回路の動作タイミングの遅れを抑えることが可能
となる。
ンク制御信号線と伝送線とを１対１で配置する場合に比
べて、各スイッチ回路にコラムバンク制御信号が到達す
るタイミングが速くなるため、ロウ方向に配置されるス
イッチ回路の動作タイミングの遅れを抑えることが可能
となる。
【００９１】伝送線とコラムバンク制御信号線とが１対
２の関係で配置される場合について説明したが、１対ｎ
（ｎ≧３）の関係で配置される構成であってもよい。
２の関係で配置される場合について説明したが、１対ｎ
（ｎ≧３）の関係で配置される構成であってもよい。
【００９２】なお、コラム方向に走らせるコラムバンク
制御信号線は、メモリセルアレイ上、または分割領域
上、またはメモリセルアレイ上および分割領域上を走ら
せる。
制御信号線は、メモリセルアレイ上、または分割領域
上、またはメモリセルアレイ上および分割領域上を走ら
せる。
【００９３】［実施の形態５］本発明の実施の形態５に
おける半導体記憶装置について説明する。本発明の実施
の形態４においては、センスアンプ帯における各伝送線
に対して、コラム方向に走る複数本のコラムバンク制御
信号線を配置した。しかしながら、単に、各伝送線に対
してコラム方向に走る複数本のコラムバンク制御信号線
を配置するだけでは、なおロウ方向にスキューが生じ
る。
おける半導体記憶装置について説明する。本発明の実施
の形態４においては、センスアンプ帯における各伝送線
に対して、コラム方向に走る複数本のコラムバンク制御
信号線を配置した。しかしながら、単に、各伝送線に対
してコラム方向に走る複数本のコラムバンク制御信号線
を配置するだけでは、なおロウ方向にスキューが生じ
る。
【００９４】たとえば、図７および図８に示す構成で
は、センスアンプ帯２０♯０においては、中央付近のス
イッチ回路に対して、センスアンプ帯の両端部分に位置
するスイッチ回路の動作タイミングが遅くなる（動作タ
イミングが異なる）。また、センスアンプ帯２０♯１６
においては、センスアンプ帯の両端部分に位置するスイ
ッチ回路に対して、中央付近のスイッチ回路の動作タイ
ミングが遅くなる。本発明の実施の形態５においては、
コラムバンク制御信号線を、ロウ方向のスキューをさら
に抑えるように配置する。
は、センスアンプ帯２０♯０においては、中央付近のス
イッチ回路に対して、センスアンプ帯の両端部分に位置
するスイッチ回路の動作タイミングが遅くなる（動作タ
イミングが異なる）。また、センスアンプ帯２０♯１６
においては、センスアンプ帯の両端部分に位置するスイ
ッチ回路に対して、中央付近のスイッチ回路の動作タイ
ミングが遅くなる。本発明の実施の形態５においては、
コラムバンク制御信号線を、ロウ方向のスキューをさら
に抑えるように配置する。
【００９５】本発明の実施の形態５における半導体記憶
装置５０００の構成について、図９および図８を用いて
説明する。図９は、本発明の実施の形態５における半導
体記憶装置５０００の主要部の構成を示す図であり、図
１０は、図９に示す半導体記憶装置５０００の要部の具
体的構成の一例を示す図である。半導体記憶装置１００
０〜４０００と同じ構成要素には、同じ符号および記号
を付し、その説明を省略する。
装置５０００の構成について、図９および図８を用いて
説明する。図９は、本発明の実施の形態５における半導
体記憶装置５０００の主要部の構成を示す図であり、図
１０は、図９に示す半導体記憶装置５０００の要部の具
体的構成の一例を示す図である。半導体記憶装置１００
０〜４０００と同じ構成要素には、同じ符号および記号
を付し、その説明を省略する。
【００９６】図９において、記号１は、コラムバンク制
御信号線を示す。図９に示すように、半導体記憶装置５
０００では、ロウ方向に配置される各伝送線９に対し
て、２本のコラムバンク制御信号線をコラム方向に配置
する。この点においては、実施の形態４と同じである。
しかし、図１０に示すように、伝送線９と２本のコラム
バンク制御信号線とをロウ方向のスキューをさらに抑制
するように接続する点で、実施の形態４と異なる。
御信号線を示す。図９に示すように、半導体記憶装置５
０００では、ロウ方向に配置される各伝送線９に対し
て、２本のコラムバンク制御信号線をコラム方向に配置
する。この点においては、実施の形態４と同じである。
しかし、図１０に示すように、伝送線９と２本のコラム
バンク制御信号線とをロウ方向のスキューをさらに抑制
するように接続する点で、実施の形態４と異なる。
【００９７】図１０において、記号１♯０ａ、１♯１
ａ、１♯２ａ、１♯３ａ、１♯４ａ、１♯１２ａ、１♯
１３ａ、１♯１４ａ、１♯１５ａ、１♯１６ａ、１♯１
４ｂ、１♯１６ｂは、コラムバンク制御信号線を表す。
記号９♯０、９♯１、９♯２、９♯３、９♯４、９♯１
２、９♯１３、９♯１４、９♯１５、９♯１６は、伝送
線を表す。
ａ、１♯２ａ、１♯３ａ、１♯４ａ、１♯１２ａ、１♯
１３ａ、１♯１４ａ、１♯１５ａ、１♯１６ａ、１♯１
４ｂ、１♯１６ｂは、コラムバンク制御信号線を表す。
記号９♯０、９♯１、９♯２、９♯３、９♯４、９♯１
２、９♯１３、９♯１４、９♯１５、９♯１６は、伝送
線を表す。
【００９８】図１０を参照して、伝送線９♯１６、９♯
１４、９♯１２、…、９♯４、９♯２、９♯０、９♯
１、９♯３、…、９♯１３、９♯１５のそれぞれに対し
て、コラムバンク制御信号線１♯１６ａ、１♯１４ａ、
１♯１２ａ、…、１♯４ａ、１♯２ａ、１♯０ａ、１♯
１ａ、１♯３ａ、…、１♯１５ａをロウデコーダ１０６
側から順に配置する。さらに、伝送線９♯１６、９♯１
４、…のそれぞれに対して、コラムバンク制御信号線１
♯１６ｂ、１♯１４ｂ…を順に配置する。
１４、９♯１２、…、９♯４、９♯２、９♯０、９♯
１、９♯３、…、９♯１３、９♯１５のそれぞれに対し
て、コラムバンク制御信号線１♯１６ａ、１♯１４ａ、
１♯１２ａ、…、１♯４ａ、１♯２ａ、１♯０ａ、１♯
１ａ、１♯３ａ、…、１♯１５ａをロウデコーダ１０６
側から順に配置する。さらに、伝送線９♯１６、９♯１
４、…のそれぞれに対して、コラムバンク制御信号線１
♯１６ｂ、１♯１４ｂ…を順に配置する。
【００９９】このように、半導体記憶装置５０００で
は、メモリマット上の端側から、隣接するコラムバンク
制御信号線を１バンク毎にとばして配置する。メモリマ
ット上の両端に位置するコラムバンク制御信号線につい
ては、その長さが短くなるようにする。
は、メモリマット上の端側から、隣接するコラムバンク
制御信号線を１バンク毎にとばして配置する。メモリマ
ット上の両端に位置するコラムバンク制御信号線につい
ては、その長さが短くなるようにする。
【０１００】より具体的には、センスアンプ帯２０♯１
６（バンク１０♯１５）に対応するコラムバンク制御信
号線１♯１６ａと伝送線９♯１６とを、メモリマットの
端側において接続する。
６（バンク１０♯１５）に対応するコラムバンク制御信
号線１♯１６ａと伝送線９♯１６とを、メモリマットの
端側において接続する。
【０１０１】これにより、コラム系制御回路１０２から
離れた位置にあるバンク（１０♯０、１０♯１、…）に
ついては、コラムバンク制御信号線と伝送線との各接続
ノードが、メモリマット上に均等に配置されるため、ロ
ウ方向のスキューが小さく抑えられる。
離れた位置にあるバンク（１０♯０、１０♯１、…）に
ついては、コラムバンク制御信号線と伝送線との各接続
ノードが、メモリマット上に均等に配置されるため、ロ
ウ方向のスキューが小さく抑えられる。
【０１０２】また、コラム系制御回路１０２から近い位
置にあるバンク（１０♯１５、１０♯１４、…）につい
ては、コラムバンク制御信号線の長さが短いため、信号
の伝送速度が速くなる分、実施の形態４に比べてロウ方
向のスキューが改善される。
置にあるバンク（１０♯１５、１０♯１４、…）につい
ては、コラムバンク制御信号線の長さが短いため、信号
の伝送速度が速くなる分、実施の形態４に比べてロウ方
向のスキューが改善される。
【０１０３】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態の説明
ではなくて特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲でのすべての変更が含まれ
ることが意図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した実施の形態の説明
ではなくて特許請求の範囲によって示され、特許請求の
範囲と均等の意味および範囲でのすべての変更が含まれ
ることが意図される。
【０１０４】
【発明の効果】以上のように、請求項１に係る半導体記
憶装置によれば、センスアンプ帯に配置されるスイッチ
回路にコラムバンク制御信号を与える伝送線に対して、
コラムバンク制御信号を供給するコラムバンク制御信号
線をコラム方向に配置することにより、コラム系動作の
タイミングのマッチングを容易に行うことができる。こ
れにより、高速動作が可能となる。
憶装置によれば、センスアンプ帯に配置されるスイッチ
回路にコラムバンク制御信号を与える伝送線に対して、
コラムバンク制御信号を供給するコラムバンク制御信号
線をコラム方向に配置することにより、コラム系動作の
タイミングのマッチングを容易に行うことができる。こ
れにより、高速動作が可能となる。
【０１０５】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、伝送線とコラムバン
ク制御信号線とを直接接続するため、レイアウト面積の
増大を抑えることができる。
１に係る半導体記憶装置であって、伝送線とコラムバン
ク制御信号線とを直接接続するため、レイアウト面積の
増大を抑えることができる。
【０１０６】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、コラムバンク制御信
号線を分割エリア上を利用して配置することができる。
２に係る半導体記憶装置であって、コラムバンク制御信
号線を分割エリア上を利用して配置することができる。
【０１０７】請求項４に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、コラムバンク制御信
号線をメモリセルアレイの並びに沿って配置することに
より、エリアペナルティなしに、コラム系のアクセスの
高速化を図ることができる。
２に係る半導体記憶装置であって、コラムバンク制御信
号線をメモリセルアレイの並びに沿って配置することに
より、エリアペナルティなしに、コラム系のアクセスの
高速化を図ることができる。
【０１０８】請求項５および請求項６に係る半導体記憶
装置は、請求項２に係る半導体記憶装置であって、コラ
ム側のデコーダにおいて、コラムバンク制御信号線をス
ルーさせることにより、大きなエリアペナルティなしに
コラム系動作の高速化を図ることができる。
装置は、請求項２に係る半導体記憶装置であって、コラ
ム側のデコーダにおいて、コラムバンク制御信号線をス
ルーさせることにより、大きなエリアペナルティなしに
コラム系動作の高速化を図ることができる。
【０１０９】請求項７に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、各伝送線に対して、
所定の間隔を置いて複数のコラムバンク制御信号線を接
続することにより、センスアンプ帯上におけるスイッチ
回路の動作タイミングのスキューを抑制することが可能
となる。これにより、コラム系動作の高速化をさらに図
ることができる。請求項８に係る半導体記憶装置は、請
求項７に係る半導体記憶装置であって、コラムバンク制
御信号線を分割エリア上を利用して配置することができ
る。
１に係る半導体記憶装置であって、各伝送線に対して、
所定の間隔を置いて複数のコラムバンク制御信号線を接
続することにより、センスアンプ帯上におけるスイッチ
回路の動作タイミングのスキューを抑制することが可能
となる。これにより、コラム系動作の高速化をさらに図
ることができる。請求項８に係る半導体記憶装置は、請
求項７に係る半導体記憶装置であって、コラムバンク制
御信号線を分割エリア上を利用して配置することができ
る。
【０１１０】請求項９に係る半導体記憶装置は、請求項
７に係る半導体記憶装置であって、コラムバンク制御信
号線をメモリセルアレイの並びに沿って配置することに
より、エリアペナルティなしに、コラム系のアクセスの
高速化を図ることができる。
７に係る半導体記憶装置であって、コラムバンク制御信
号線をメモリセルアレイの並びに沿って配置することに
より、エリアペナルティなしに、コラム系のアクセスの
高速化を図ることができる。
【０１１１】請求項１０に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、各スイッチ回路に
対するコラムバンク制御信号の到達速度が実質的に同じ
になるように、所定の間隔を置いて複数のコラムバンク
制御信号線を各伝送線に接続する。これにより、センス
アンプ帯上におけるスイッチ回路の動作タイミングのス
キューを抑制することが可能となる。これにより、コラ
ム系動作の高速化をさらに図ることができる。
項１に係る半導体記憶装置であって、各スイッチ回路に
対するコラムバンク制御信号の到達速度が実質的に同じ
になるように、所定の間隔を置いて複数のコラムバンク
制御信号線を各伝送線に接続する。これにより、センス
アンプ帯上におけるスイッチ回路の動作タイミングのス
キューを抑制することが可能となる。これにより、コラ
ム系動作の高速化をさらに図ることができる。
【０１１２】請求項１１に係る半導体記憶装置は、請求
項１０に係る半導体記憶装置であって、コラムバンク制
御信号線を分割エリア上を利用して配置することができ
る。
項１０に係る半導体記憶装置であって、コラムバンク制
御信号線を分割エリア上を利用して配置することができ
る。
【０１１３】請求項１２に係る半導体記憶装置は、請求
項１０に係る半導体記憶装置であって、コラムバンク制
御信号線をメモリセルアレイの並びに沿って配置するこ
とにより、エリアペナルティなしに、コラム系のアクセ
スの高速化を図ることができる。
項１０に係る半導体記憶装置であって、コラムバンク制
御信号線をメモリセルアレイの並びに沿って配置するこ
とにより、エリアペナルティなしに、コラム系のアクセ
スの高速化を図ることができる。
【０１１４】請求項１３に係る半導体記憶装置は、請求
項１に係る半導体記憶装置であって、各スイッチ回路の
動作タイミングの遅れを抑制するように、所定の間隔を
置いて複数のコラムバンク制御信号線を各伝送線に接続
する。これにより、センスアンプ帯上におけるスイッチ
回路の動作タイミングのスキューを抑制することが可能
となる。これにより、コラム系動作の高速化をさらに図
ることができる。
項１に係る半導体記憶装置であって、各スイッチ回路の
動作タイミングの遅れを抑制するように、所定の間隔を
置いて複数のコラムバンク制御信号線を各伝送線に接続
する。これにより、センスアンプ帯上におけるスイッチ
回路の動作タイミングのスキューを抑制することが可能
となる。これにより、コラム系動作の高速化をさらに図
ることができる。
【０１１５】請求項１４に係る半導体記憶装置は、請求
項１３に係る半導体記憶装置であって、コラムバンク制
御信号線を分割エリア上を利用して配置することができ
る。
項１３に係る半導体記憶装置であって、コラムバンク制
御信号線を分割エリア上を利用して配置することができ
る。
【０１１６】請求項１５に係る半導体記憶装置は、請求
項１３に係る半導体記憶装置であって、コラムバンク制
御信号線をメモリセルアレイの並びに沿って配置するこ
とにより、エリアペナルティなしに、コラム系のアクセ
スの高速化を図ることができる。
項１３に係る半導体記憶装置であって、コラムバンク制
御信号線をメモリセルアレイの並びに沿って配置するこ
とにより、エリアペナルティなしに、コラム系のアクセ
スの高速化を図ることができる。
【図１】 本発明の実施の形態１における半導体記憶装
置１０００の主要部の構成を示す図である。
置１０００の主要部の構成を示す図である。
【図２】 図１に示す半導体記憶装置１０００の要部の
具体的構成の一例を示す図である。
具体的構成の一例を示す図である。
【図３】 本発明の実施の形態２における半導体記憶装
置２０００の主要部の構成を示す図である。
置２０００の主要部の構成を示す図である。
【図４】 図３に示す半導体記憶装置２０００の要部の
具体的構成の一例を示す図である。
具体的構成の一例を示す図である。
【図５】 本発明の実施の形態３における半導体記憶装
置の要部の具体的構成の一例を示す図である。
置の要部の具体的構成の一例を示す図である。
【図６】 本発明の実施の形態３における半導体記憶装
置の要部の具体的構成の一例を示す図である。
置の要部の具体的構成の一例を示す図である。
【図７】 本発明の実施の形態４における半導体記憶装
置４０００の主要部の構成を示す図である。
置４０００の主要部の構成を示す図である。
【図８】 図７に示す半導体記憶装置４０００の要部の
具体的構成の一例を示す図である。
具体的構成の一例を示す図である。
【図９】 本発明の実施の形態５における半導体記憶装
置５０００の主要部の構成を示す図である。
置５０００の主要部の構成を示す図である。
【図１０】 図９に示す半導体記憶装置５０００の要部
の具体的構成の一例を示す図である。
の具体的構成の一例を示す図である。
【図１１】 従来の半導体記憶装置９０００の主要部の
構成の一例を示す図である。
構成の一例を示す図である。
【図１２】 従来の半導体記憶装置９０００におけるバ
ンクとセンスアンプ帯との構成について説明するための
図である。
ンクとセンスアンプ帯との構成について説明するための
図である。
【図１３】 サブデコード帯の具体的構成を示す図であ
る。
る。
【図１４】 データ入出力系スイッチ回路２２の具体的
構成を示す回路図である。
構成を示す回路図である。
【図１５】 センスアンプ系スイッチ回路２４の具体的
構成を説明するための図である。
構成を説明するための図である。
【符号の説明】 １，１♯０〜１♯１６ コラムバンク制御信号線、５，
５ａ，５ｂ グローバルデータ入出力線、６，６ａ，６
ｂ ローカルデータ入出力線、７ コラム選択線、９，
９♯０〜９♯１６ 伝送線、１０♯０〜１０♯１５ バ
ンク、１５ 分割領域、２０♯０〜２０♯１６ センス
アンプ帯、２２ データ入出力系スイッチ回路、２４
センスアンプ系スイッチ回路、２６ センスアンプ、３
４ コラムデコーダ、ＣＤ♯０〜ＣＤ♯６３ デコード
回路、１００ コラムバンク制御回路、１０２ コラム
系制御回路、１０４ ロウ系／ロウバンク制御回路、１
０６ ロウデコーダ、１０００〜５０００ 半導体記憶
装置。
５ａ，５ｂ グローバルデータ入出力線、６，６ａ，６
ｂ ローカルデータ入出力線、７ コラム選択線、９，
９♯０〜９♯１６ 伝送線、１０♯０〜１０♯１５ バ
ンク、１５ 分割領域、２０♯０〜２０♯１６ センス
アンプ帯、２２ データ入出力系スイッチ回路、２４
センスアンプ系スイッチ回路、２６ センスアンプ、３
４ コラムデコーダ、ＣＤ♯０〜ＣＤ♯６３ デコード
回路、１００ コラムバンク制御回路、１０２ コラム
系制御回路、１０４ ロウ系／ロウバンク制御回路、１
０６ ロウデコーダ、１０００〜５０００ 半導体記憶
装置。
Claims (15)
- 【請求項１】 複数のコラムにそれぞれ対応する複数の
メモリセルアレイを形成するように各々が分割された、
複数のバンクと、 前記複数のバンクのそれぞれに対応して配置される複数
のセンスアンプブロックと、 コラム方向に配置される複数のデータ線とを備え、前記
複数のデータ線のそれぞれは、前記複数のバンクのそれ
ぞれにおける対応する前記コラムに対して共通に設けら
れ、 コラム方向に配置される複数のコラム選択線をさらに備
え、前記複数のコラム選択線のそれぞれは、前記複数の
バンクのそれぞれにおける対応する前記コラムを選択す
るために設けられ、 前記複数のセンスアンプブロックの各々は、 前記複数のコラムのそれぞれに対応して配置される複数
のセンスアンプと、 ロウ方向に配置される伝送線と、 前記伝送線の信号に応答して、前記複数のセンスアンプ
のそれぞれの出力を対応する前記データ線に伝送するた
めの制御を行う複数の制御手段とを含み、 複数の前記伝送線のそれぞれに供給する制御信号を発生
するコラムバンク制御手段と、 コラム方向に配置される複数の制御信号線とをさらに備
え、前記複数の制御信号線のそれぞれは、前記コラムバ
ンク制御手段の出力する前記制御信号を対応する前記伝
送線に供給する、半導体記憶装置。 - 【請求項２】 前記複数の制御信号線のそれぞれは、対
応する前記伝送線と対応する前記センスアンプブロック
において接続される、請求項１記載の半導体記憶装置。 - 【請求項３】 前記複数のバンクのそれぞれは、 前記複数のコラムにそれぞれ対応して配置される複数の
分割エリアをさらに含み、 前記複数の制御信号線のそれぞれは、コラム方向に並ぶ
複数の前記分割エリア上に配置される、請求項２記載の
半導体記憶装置。 - 【請求項４】 前記複数の制御信号線のそれぞれは、コ
ラム方向に並ぶ複数の前記メモリセルアレイ上に配置さ
れる、請求項２記載の半導体記憶装置。 - 【請求項５】 前記複数のバンクにおけるコラム方向の
活性化を制御するコラムデコーダをさらに備え、 前記コラムバンク制御手段と前記コラムデコーダとは、
前記複数のバンクの並びに対して平行に配置される、請
求項２記載の半導体記憶装置。 - 【請求項６】 前記コラムデコーダは、 複数のデコード回路を含み、 前記複数のデコード回路のそれぞれは、 コラム方向に形成される、前記複数の制御信号線のうち
の１つを通過させるための領域を含み、 前記複数の制御信号線のそれぞれは、前記複数のデコー
ド回路における複数の前記領域を介して、コラム方向に
並ぶ複数の前記メモリセルアレイ上に配置される、請求
項５記載の半導体記憶装置。 - 【請求項７】 前記複数の制御信号線のそれぞれは、 対応する制御信号を対応する前記伝送線に供給する複数
の信号線を含み、 前記複数の信号線のそれぞれは、 対応する前記伝送線と所定の間隔で接続される、請求項
１記載の半導体記憶装置。 - 【請求項８】 前記複数のバンクのそれぞれは、 前記複数のコラムに対応して配置される複数の分割エリ
アをさらに含み、 前記複数の制御信号線のそれぞれにおける前記複数の信
号線は、コラム方向に並ぶ複数の前記分割エリア上に配
置される、請求項７記載の半導体記憶装置。 - 【請求項９】 前記複数の制御信号線のそれぞれにおけ
る前記複数の信号線は、コラム方向に並ぶ複数の前記メ
モリセルアレイ上に配置される、請求項７記載の半導体
記憶装置。 - 【請求項１０】 前記複数の制御信号線のそれぞれは、 対応する制御信号を対応する前記伝送線に供給する複数
の信号線を含み、 前記複数の信号線のそれぞれは、 前記複数の制御手段の各々に対する前記制御信号の到達
タイミングが実質的に均等になるように対応する前記伝
送線と接続される、請求項１記載の半導体記憶装置。 - 【請求項１１】 前記複数のバンクのそれぞれは、 前記複数のコラムにそれぞれ対応して配置される複数の
分割エリアをさらに含み、 前記複数の制御信号線のそれぞれにおける前記複数の信
号線は、コラム方向に並ぶ複数の前記分割エリア上に配
置される、請求項１０記載の半導体記憶装置。 - 【請求項１２】 前記複数の制御信号線のそれぞれにお
ける前記複数の信号線は、コラム方向に並ぶ複数の前記
メモリセルアレイ上に配置される、請求項１０記載の半
導体記憶装置。 - 【請求項１３】 前記複数の制御信号線のそれぞれは、 対応する制御信号を対応する前記伝送線に供給する複数
の信号線を含み、 前記複数の信号線のそれぞれは、 前記複数の制御手段の各々における動作タイミングの遅
延を抑えるように対応する前記伝送線と接続される、請
求項１記載の半導体記憶装置。 - 【請求項１４】 前記複数のバンクのそれぞれは、 前記複数のコラムに対応して配置される複数の分割エリ
アをさらに含み、 前記複数の制御信号線のそれぞれにおける前記複数の信
号線は、コラム方向に並ぶ複数の前記分割エリア上に配
置される、請求項１３記載の半導体記憶装置。 - 【請求項１５】 前記複数の制御信号線のそれぞれにお
ける前記複数の信号線は、コラム方向に並ぶ複数の前記
メモリセルアレイ上に配置される、請求項１３記載の半
導体記憶装置。
Priority Applications (4)
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|---|---|---|---|
| JP10198864A JP2000030447A (ja) | 1998-07-14 | 1998-07-14 | 半導体記憶装置 |
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| TW088101361A TW413809B (en) | 1998-07-14 | 1999-01-29 | Multi-bank system semiconductor memory device capable of operating at high speed |
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| JP10198864A JP2000030447A (ja) | 1998-07-14 | 1998-07-14 | 半導体記憶装置 |
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ID=16398203
Family Applications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000331480A (ja) * | 1999-04-27 | 2000-11-30 | Samsung Electronics Co Ltd | データ入出力ラインの負荷を最小化するカラム選択回路、これを具備する半導体メモリ装置及びこの半導体メモリ装置の配置方法 |
| US6909664B1 (en) | 2004-05-20 | 2005-06-21 | Fujitsu Limited | Semiconductor memory device with simplified control of column switches |
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Family Cites Families (6)
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| KR100205006B1 (ko) * | 1996-10-08 | 1999-06-15 | 윤종용 | 자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치 |
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- 1998-12-18 US US09/215,927 patent/US5982698A/en not_active Expired - Fee Related
-
1999
- 1999-01-29 TW TW088101361A patent/TW413809B/zh not_active IP Right Cessation
- 1999-03-16 KR KR1019990008720A patent/KR100303806B1/ko not_active IP Right Cessation
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| US6909664B1 (en) | 2004-05-20 | 2005-06-21 | Fujitsu Limited | Semiconductor memory device with simplified control of column switches |
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| Publication number | Publication date |
|---|---|
| KR20000011205A (ko) | 2000-02-25 |
| KR100303806B1 (ko) | 2001-09-26 |
| TW413809B (en) | 2000-12-01 |
| US5982698A (en) | 1999-11-09 |
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