JPH11185468A - 階層的カラム選択ラインアーキテクチャーを持つスペース効率のよい半導体メモリ - Google Patents
階層的カラム選択ラインアーキテクチャーを持つスペース効率のよい半導体メモリInfo
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- JPH11185468A JPH11185468A JP10273949A JP27394998A JPH11185468A JP H11185468 A JPH11185468 A JP H11185468A JP 10273949 A JP10273949 A JP 10273949A JP 27394998 A JP27394998 A JP 27394998A JP H11185468 A JPH11185468 A JP H11185468A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/10—Decoders
-
- G—PHYSICS
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 全体的なチップのサイズを著しく増加させる
ことなく、実質的に種々バンクの独立的なアクセスを可
能とするマルチバンク半導体メモリを提供する。 【解決手段】 異なるバンクのための単独のカラムデコ
ーダ（４４）と、そして階層的カラム選択ラインアーキ
ティクチュアを用いることによりチップサイズが小さく
保たれる。階層的カラム選択ラインアーキティクチュア
は共通ソース領域の様な１つの分け合ったアクティブエ
リアを持つ異なるカラムのビットラインスイッチ（５
９，６１，６３，６５）を有している。
ことなく、実質的に種々バンクの独立的なアクセスを可
能とするマルチバンク半導体メモリを提供する。 【解決手段】 異なるバンクのための単独のカラムデコ
ーダ（４４）と、そして階層的カラム選択ラインアーキ
ティクチュアを用いることによりチップサイズが小さく
保たれる。階層的カラム選択ラインアーキティクチュア
は共通ソース領域の様な１つの分け合ったアクティブエ
リアを持つ異なるカラムのビットラインスイッチ（５
９，６１，６３，６５）を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）のような半
導体メモリに関する。さらに特定すると、本発明はカラ
ム選択ラインおよびデータラインのための階層的アーキ
テクチャを持つマルチバンク半導体メモリに関する。
ミックランダムアクセスメモリ（ＤＲＡＭ）のような半
導体メモリに関する。さらに特定すると、本発明はカラ
ム選択ラインおよびデータラインのための階層的アーキ
テクチャを持つマルチバンク半導体メモリに関する。
【０００２】
【従来の技術】現在の高密度ＤＲＡＭは、標準的にチッ
プ上のいくつかのメモリサブアレーを用いており、ここ
において各サブアレーはそれぞれのセル内に蓄積されて
いる信号を増幅するためのセンス増幅器バンクと結びつ
いている。現在においては、全てではないとしてもほと
んどの市販入手可能なＤＲＡＭは、重なり合った時間イ
ンターバルにおいてチップ上の共通ユニットの別々のサ
ブアレーへの／からの読み出しおよび書き込み動作を実
行することができない。そのような能力はチップへの／
からの情報蓄積および取り出しの全体的な速度を増加さ
せるために望ましいことである。
プ上のいくつかのメモリサブアレーを用いており、ここ
において各サブアレーはそれぞれのセル内に蓄積されて
いる信号を増幅するためのセンス増幅器バンクと結びつ
いている。現在においては、全てではないとしてもほと
んどの市販入手可能なＤＲＡＭは、重なり合った時間イ
ンターバルにおいてチップ上の共通ユニットの別々のサ
ブアレーへの／からの読み出しおよび書き込み動作を実
行することができない。そのような能力はチップへの／
からの情報蓄積および取り出しの全体的な速度を増加さ
せるために望ましいことである。
【０００３】図１は、１つの一般的なマルチサブアレー
ＤＲＡＭアーキテクチャの簡単化されたブロック図およ
びレイアウトである。ＤＲＡＭ１０は、２つのメモリセ
ルサブアレーＭＡａおよびＭＡｂと関連した単独のカラ
ムデコーダ９を利用する。説明の明確さのために単に２
つのサブアレーのみが示されているが、現在の技術水準
を持つＤＲＡＭは標準的に４またはそれ以上のサブアレ
ーを利用している。１つのサブアレーは、１つのセンス
増幅器バンクと関連している。入力アドレスはアドレス
バッファ８に加えられ、これは各アドレスをカラムデコ
ーダ９に供給されるカラムアドレスと、ロウデコーダ７
に供給されるロウアドレスとに分割する。たとえば８ビ
ットアドレスであるカラムアドレスを基にして、カラム
デコーダ９はＮのカラム選択ラインＣＳＬ1〜ＣＳＬNの
１つをアクティブとする。カラム選択ラインの各々は、
両方のサブアレーＭＡａおよびＭＡｂの共通カラムに相
当する。ＣＳＬ1のような各カラム選択ラインは、たと
えばＭＡａのカラムＣ1における１１ａおよび１３ａの
ような１対のＦＥＴビットラインスイッチのゲートに加
えられる。カラム選択ラインＣＳＬ1は、ＭＡａを横切
って伸び、そしてサブアレーＭＡｂのカラムＣ1内のＦ
ＥＴビットスイッチ１１ｂおよび１３ｂのゲートに接続
される。サブアレーＭＡａを横切って伸びるのは、標準
的に異なる垂直層内においてはビットラインよりもカラ
ム選択ラインを製造するのが容易なことによる。ロウア
ドレスを基にして、ワードラインＷＬiの１つがアクテ
ィブとされ、その結果相当するロウＲi内のメモリセル
ＭＣに含まれるアクセストランジスタをターンオンさせ
る。
ＤＲＡＭアーキテクチャの簡単化されたブロック図およ
びレイアウトである。ＤＲＡＭ１０は、２つのメモリセ
ルサブアレーＭＡａおよびＭＡｂと関連した単独のカラ
ムデコーダ９を利用する。説明の明確さのために単に２
つのサブアレーのみが示されているが、現在の技術水準
を持つＤＲＡＭは標準的に４またはそれ以上のサブアレ
ーを利用している。１つのサブアレーは、１つのセンス
増幅器バンクと関連している。入力アドレスはアドレス
バッファ８に加えられ、これは各アドレスをカラムデコ
ーダ９に供給されるカラムアドレスと、ロウデコーダ７
に供給されるロウアドレスとに分割する。たとえば８ビ
ットアドレスであるカラムアドレスを基にして、カラム
デコーダ９はＮのカラム選択ラインＣＳＬ1〜ＣＳＬNの
１つをアクティブとする。カラム選択ラインの各々は、
両方のサブアレーＭＡａおよびＭＡｂの共通カラムに相
当する。ＣＳＬ1のような各カラム選択ラインは、たと
えばＭＡａのカラムＣ1における１１ａおよび１３ａの
ような１対のＦＥＴビットラインスイッチのゲートに加
えられる。カラム選択ラインＣＳＬ1は、ＭＡａを横切
って伸び、そしてサブアレーＭＡｂのカラムＣ1内のＦ
ＥＴビットスイッチ１１ｂおよび１３ｂのゲートに接続
される。サブアレーＭＡａを横切って伸びるのは、標準
的に異なる垂直層内においてはビットラインよりもカラ
ム選択ラインを製造するのが容易なことによる。ロウア
ドレスを基にして、ワードラインＷＬiの１つがアクテ
ィブとされ、その結果相当するロウＲi内のメモリセル
ＭＣに含まれるアクセストランジスタをターンオンさせ
る。
【０００４】図１に示される構造は、フォールドビット
ライン構造として知られており、これは関連するセンス
増幅器の同じ側を並んで通過するトゥルーおよびコンプ
レメンタリのビットラインのビットラインペアを用い
る。１３ａおよび１１ａのようなビットスイッチは、相
当するカラムの相当するトゥルーコンプレメンタリビッ
トラインＢＬ1aおよびＢＬ1a それぞれに接続されたそれ
らのソースを有している。たとえば、アレーＭＡａに関
する各サブアレーＳＡ1aからＳＡNaのためのＮのセンス
増幅器の各１つは、読み取り動作の間に、相当するカラ
ムのトゥルーとコンプレメンタリビットライン間の差動
電圧を増幅させる。トゥルーローカルデータラインＬＤ
Ｑａは、バンクＭＡａ内の各ビットスイッチ１３ａのド
レインに接続される。コンプレメンタリローカルデータ
ラインＬＤＱａは、各ビットスイッチ１１ａのドレイン
に接続される。ローカルデータラインＬＤＱｂおよびＬ
ＤＱｂは、同様に関連するビットスイッチに接続され
る。図１には、明らかに示されていないとはいえ、各セ
ンス増幅器は標準的にセンス増幅器の両側のマルチプレ
クススイッチに接続されており、これによって「分け合
った」構造が提供され、ここにおいてセンス増幅器の両
側のセル信号が増幅される。もし、「オープン」ビット
ライン構造が用いられるならば、１対のトゥルーおよび
コンプレメンタリなビットラインは各センス増幅器の反
対側に備えられる。
ライン構造として知られており、これは関連するセンス
増幅器の同じ側を並んで通過するトゥルーおよびコンプ
レメンタリのビットラインのビットラインペアを用い
る。１３ａおよび１１ａのようなビットスイッチは、相
当するカラムの相当するトゥルーコンプレメンタリビッ
トラインＢＬ1aおよびＢＬ1a それぞれに接続されたそれ
らのソースを有している。たとえば、アレーＭＡａに関
する各サブアレーＳＡ1aからＳＡNaのためのＮのセンス
増幅器の各１つは、読み取り動作の間に、相当するカラ
ムのトゥルーとコンプレメンタリビットライン間の差動
電圧を増幅させる。トゥルーローカルデータラインＬＤ
Ｑａは、バンクＭＡａ内の各ビットスイッチ１３ａのド
レインに接続される。コンプレメンタリローカルデータ
ラインＬＤＱａは、各ビットスイッチ１１ａのドレイン
に接続される。ローカルデータラインＬＤＱｂおよびＬ
ＤＱｂは、同様に関連するビットスイッチに接続され
る。図１には、明らかに示されていないとはいえ、各セ
ンス増幅器は標準的にセンス増幅器の両側のマルチプレ
クススイッチに接続されており、これによって「分け合
った」構造が提供され、ここにおいてセンス増幅器の両
側のセル信号が増幅される。もし、「オープン」ビット
ライン構造が用いられるならば、１対のトゥルーおよび
コンプレメンタリなビットラインは各センス増幅器の反
対側に備えられる。
【０００５】マスタデータライン（ＭＤＱ）スイッチ１
５は、サブアレー間を切り替え、そして１つの時点で
（セルに、またはセルからデータを書き込み、または読
み出すよう）セルにアクセスする１つのサブアレーを選
択するのに用いられる。このＭＤＱスイッチは、適切な
論理回路を含んでおり、これはどのアレーが選択される
かを決めるためにアドレスバッファ８からロウアドレス
を受け取る。ロウアドレスおよび他の制御信号に基づ
き、アレー選択スイッチ１５はメモリセルアクセスのた
めにローカルデータラインの１つを選択し、そしてその
ラインへの／からのデータを、マスタデータラインＭＤ
Ｑから／へと切り替える。入力／出力バッファ１９は、
ＭＤＱラインと、ＤＲＡＭに接続されている外部データ
ラインとの間のバッファとして作用する。
５は、サブアレー間を切り替え、そして１つの時点で
（セルに、またはセルからデータを書き込み、または読
み出すよう）セルにアクセスする１つのサブアレーを選
択するのに用いられる。このＭＤＱスイッチは、適切な
論理回路を含んでおり、これはどのアレーが選択される
かを決めるためにアドレスバッファ８からロウアドレス
を受け取る。ロウアドレスおよび他の制御信号に基づ
き、アレー選択スイッチ１５はメモリセルアクセスのた
めにローカルデータラインの１つを選択し、そしてその
ラインへの／からのデータを、マスタデータラインＭＤ
Ｑから／へと切り替える。入力／出力バッファ１９は、
ＭＤＱラインと、ＤＲＡＭに接続されている外部データ
ラインとの間のバッファとして作用する。
【０００６】図１の構造においては、もし読み取りまた
は書き込みがサブアレーの１つに関して実行され、そし
て直ちに他のサブアレーの１つからの／への読み取りま
たは書き込みが続けられるならば、データ悪化を避ける
ため、１つの実質的な時間間隔が２つの動作を区分する
ために必要となる。より明確にすると、サブアレーＭＡ
ａの１つのカラム内の１つのセルに書き込むためには、
相当するカラム選択ラインがアクティブ（ハイ）とな
り、ビットスイッチをターンオンさせる必要がある。他
方、サブアレーＭＡｂ内の１つのセルからの読み出し動
作の間のセンシングの開始においては、ビットラインは
読み出しに先だって前もって決められた時間だけプレチ
ャージさせる必要がある。このため、ＭＡｂのビットラ
インに接続されているビットスイッチの全ては、ローに
なる必要がある。こうして、データ悪化を避けるため、
ＭＡｂに関する読み出しまたは書き込みが完了した後に
サブアレーＭＡｂに関するプレチャージ動作が開始され
る必要がある。こうして、実際の読み出しおよび書き込
みを区別する時間周期は実質的に、例えば６０ｎｓまた
はそれ以上の程度必要であり、こうして全体的なメモリ
アクセス速度をスローダウンさせる。
は書き込みがサブアレーの１つに関して実行され、そし
て直ちに他のサブアレーの１つからの／への読み取りま
たは書き込みが続けられるならば、データ悪化を避ける
ため、１つの実質的な時間間隔が２つの動作を区分する
ために必要となる。より明確にすると、サブアレーＭＡ
ａの１つのカラム内の１つのセルに書き込むためには、
相当するカラム選択ラインがアクティブ（ハイ）とな
り、ビットスイッチをターンオンさせる必要がある。他
方、サブアレーＭＡｂ内の１つのセルからの読み出し動
作の間のセンシングの開始においては、ビットラインは
読み出しに先だって前もって決められた時間だけプレチ
ャージさせる必要がある。このため、ＭＡｂのビットラ
インに接続されているビットスイッチの全ては、ローに
なる必要がある。こうして、データ悪化を避けるため、
ＭＡｂに関する読み出しまたは書き込みが完了した後に
サブアレーＭＡｂに関するプレチャージ動作が開始され
る必要がある。こうして、実際の読み出しおよび書き込
みを区別する時間周期は実質的に、例えば６０ｎｓまた
はそれ以上の程度必要であり、こうして全体的なメモリ
アクセス速度をスローダウンさせる。
【０００７】図２は、従来技術マルチバンクＤＲＡＭ構
造を示しており、これは各メモリバンクの独立的な動作
を可能とする。（ここにおいて、用語「バンク」は基本
的に独立的に動作できるメモリアレーを指し、すなわち
他のバンクから読み出し中に書き込むことができ、そし
てその逆も可能である）。バンク１２ａ〜１２ｄは、各
々分離したロウデコーダの近傍に設けられ、そして各々
は、それぞれのカラムデコーダに隣接して設けられたそ
れらの関連するセンス増幅器バンク１７を有している。
メインデータバスは、各側の情報および下方ロウデコー
ダの間に設けられ、そして周辺回路はチップの中心に存
在している。１２ｄのような各メモリバンクは、付加的
なセンス増幅器バンク１７’を用いることにより、いく
つかのサブアレー１６に分けられる。付加的センス増幅
器バンクは、それぞれのサブアレー１６に隣接してお
り、そして図１を参照して説明されたのと同様、カラム
デコーダから各サブアレーに関連したビットスイッチま
でカラム選択ラインＣＳＬを含んでいる。いずれの場合
においても、図２のＤＲＡＭ構造の不具合は、異なるバ
ンクのために用いられる付加的なカラムデコーダがチッ
プ上のかなりのスペースを占有してしまい、それによっ
て所定数のメモリセルに関してチップサイズが著しく増
加することである。
造を示しており、これは各メモリバンクの独立的な動作
を可能とする。（ここにおいて、用語「バンク」は基本
的に独立的に動作できるメモリアレーを指し、すなわち
他のバンクから読み出し中に書き込むことができ、そし
てその逆も可能である）。バンク１２ａ〜１２ｄは、各
々分離したロウデコーダの近傍に設けられ、そして各々
は、それぞれのカラムデコーダに隣接して設けられたそ
れらの関連するセンス増幅器バンク１７を有している。
メインデータバスは、各側の情報および下方ロウデコー
ダの間に設けられ、そして周辺回路はチップの中心に存
在している。１２ｄのような各メモリバンクは、付加的
なセンス増幅器バンク１７’を用いることにより、いく
つかのサブアレー１６に分けられる。付加的センス増幅
器バンクは、それぞれのサブアレー１６に隣接してお
り、そして図１を参照して説明されたのと同様、カラム
デコーダから各サブアレーに関連したビットスイッチま
でカラム選択ラインＣＳＬを含んでいる。いずれの場合
においても、図２のＤＲＡＭ構造の不具合は、異なるバ
ンクのために用いられる付加的なカラムデコーダがチッ
プ上のかなりのスペースを占有してしまい、それによっ
て所定数のメモリセルに関してチップサイズが著しく増
加することである。
【０００８】
【発明が解決しようとする課題】その結果、全体的なチ
ップのサイズを著しく増加させることなく、実質的に種
々バンクの独立的なアクセスを可能とするマルチバンク
半導体メモリアーキテクチャによってメモリを製造する
ことが望まれていた。
ップのサイズを著しく増加させることなく、実質的に種
々バンクの独立的なアクセスを可能とするマルチバンク
半導体メモリアーキテクチャによってメモリを製造する
ことが望まれていた。
【０００９】
【課題を解決するための手段】上記課題は、複数のメモ
リセルバンクを含み、各メモリセルバンクは複数のロウ
と複数のカラムを有し、複数のビットラインがメモリセ
ルバンク内のメモリセルをアクセスするため、それぞれ
のカラム内を走り、カラムアドレスに従って、複数のグ
ローバルカラム選択ラインの少なくとも１つを選択的に
アクティブにするよう動作できる１つのカラムデコーダ
を含み、各グローバルカラム選択ラインは１つのメモリ
セルバンクの少なくとも１つのグローバルビットライン
スイッチを制御し、各グローバルビットラインスイッチ
は関連するメモリセルバンクに関する１つのデータライ
ンに結合し、各グローバルビットラインスイッチに結合
した複数のバンクビットラインスイッチを含み、各バン
クビットラインスイッチは１つの関連するカラムの１つ
のビットラインに結合し、前記ビットラインは前記カラ
ムアドレスに従って、そのカラムに関連する１つのグロ
ーバルビットラインスイッチと１つのバンクビットライ
ンスイッチの両方がアクティブ化されたとき、１つの特
定カラムの１つのビットラインがアクティブとされるよ
うに選択的にアクティブ化され、少なくとも１つの前記
バンクビットラインスイッチが、少なくとも１つの他の
バンクビットラインスイッチまたは１つのグローバルビ
ットラインスイッチと分け合った１つの拡散領域を有す
るように構成して解決される。
リセルバンクを含み、各メモリセルバンクは複数のロウ
と複数のカラムを有し、複数のビットラインがメモリセ
ルバンク内のメモリセルをアクセスするため、それぞれ
のカラム内を走り、カラムアドレスに従って、複数のグ
ローバルカラム選択ラインの少なくとも１つを選択的に
アクティブにするよう動作できる１つのカラムデコーダ
を含み、各グローバルカラム選択ラインは１つのメモリ
セルバンクの少なくとも１つのグローバルビットライン
スイッチを制御し、各グローバルビットラインスイッチ
は関連するメモリセルバンクに関する１つのデータライ
ンに結合し、各グローバルビットラインスイッチに結合
した複数のバンクビットラインスイッチを含み、各バン
クビットラインスイッチは１つの関連するカラムの１つ
のビットラインに結合し、前記ビットラインは前記カラ
ムアドレスに従って、そのカラムに関連する１つのグロ
ーバルビットラインスイッチと１つのバンクビットライ
ンスイッチの両方がアクティブ化されたとき、１つの特
定カラムの１つのビットラインがアクティブとされるよ
うに選択的にアクティブ化され、少なくとも１つの前記
バンクビットラインスイッチが、少なくとも１つの他の
バンクビットラインスイッチまたは１つのグローバルビ
ットラインスイッチと分け合った１つの拡散領域を有す
るように構成して解決される。
【００１０】本発明は、異なるバンクのメモリセルへの
／からの重複する書き込み／読み出し動作を可能とさせ
る、そしてスペース効率のよいレイアウトを持つマルチ
バンク半導体メモリ（たとえばＤＲＡＭ）を指向する。
異なるバンクのために単独のカラムデコーダを用いるこ
とにより、そして階層的カラム選択ラインアーキテクチ
ャを用いることにより、チップサイズは小さなままに保
たれる。ここにおいて、異なるカラムのビットラインス
イッチは、共通ソースまたはドレイン領域のような分け
合ったアクティブエリアを持つ。
／からの重複する書き込み／読み出し動作を可能とさせ
る、そしてスペース効率のよいレイアウトを持つマルチ
バンク半導体メモリ（たとえばＤＲＡＭ）を指向する。
異なるバンクのために単独のカラムデコーダを用いるこ
とにより、そして階層的カラム選択ラインアーキテクチ
ャを用いることにより、チップサイズは小さなままに保
たれる。ここにおいて、異なるカラムのビットラインス
イッチは、共通ソースまたはドレイン領域のような分け
合ったアクティブエリアを持つ。
【００１１】
【発明の実施の形態】本発明の１つの実施例において
は、本発明の半導体メモリは、複数のメモリセルバンク
を含む。メモリセルバンクの各々は、複数のロウおよび
カラムを有し、その中のメモリセルをアクセスするため
にそれぞれのカラム内を走るビットラインを有してい
る。カラムデコーダはカラムアドレスに従って複数のグ
ローバルカラム選択ラインの少なくとも１つを選択的に
アクティブにするよう動作する。各グロ−バルカラム選
択ラインは、１つのメモリセルバンクの少なくとも１つ
のグローバルビットラインスイッチを制御し、ここにお
いて各グローバルビットラインスイッチは関連するメモ
リセルバンクに関する１つのデータラインに結合されて
いる。複数のバンクビットラインスイッチは、各グロー
バルビットラインスイッチに結合し、各バンクビットラ
インスイッチは１つの関連するカラムの１つのビットラ
インに結合している。ビットラインはカラムアドレスに
したがって選択的にアクティブとされ、その結果そのカ
ラムに関連する１つのグローバルビットラインスイッチ
と１つのバンクビットラインスイッチの両方がアクティ
ブであるとき、１つの特定カラムの１つのビットライン
がアクティブとされる。少なくとも１つのバンクビット
ラインスイッチは、例えば１つの共通ソースまたはドレ
イン領域のような分け合った拡散領域を有しており、こ
れは少なくとも１つの他のバンクビットラインスイッチ
または１つのグローバルビットラインスイッチを有して
いる。１つの実施例においては、異なるカラムの４つの
バンクビットラインスイッチおよび１つのグローバルビ
ットラインスイッチが１つの共通アクティブエリア（拡
散領域）を有しており、それによりスペース効率の良い
レイアウトが提供される。
は、本発明の半導体メモリは、複数のメモリセルバンク
を含む。メモリセルバンクの各々は、複数のロウおよび
カラムを有し、その中のメモリセルをアクセスするため
にそれぞれのカラム内を走るビットラインを有してい
る。カラムデコーダはカラムアドレスに従って複数のグ
ローバルカラム選択ラインの少なくとも１つを選択的に
アクティブにするよう動作する。各グロ−バルカラム選
択ラインは、１つのメモリセルバンクの少なくとも１つ
のグローバルビットラインスイッチを制御し、ここにお
いて各グローバルビットラインスイッチは関連するメモ
リセルバンクに関する１つのデータラインに結合されて
いる。複数のバンクビットラインスイッチは、各グロー
バルビットラインスイッチに結合し、各バンクビットラ
インスイッチは１つの関連するカラムの１つのビットラ
インに結合している。ビットラインはカラムアドレスに
したがって選択的にアクティブとされ、その結果そのカ
ラムに関連する１つのグローバルビットラインスイッチ
と１つのバンクビットラインスイッチの両方がアクティ
ブであるとき、１つの特定カラムの１つのビットライン
がアクティブとされる。少なくとも１つのバンクビット
ラインスイッチは、例えば１つの共通ソースまたはドレ
イン領域のような分け合った拡散領域を有しており、こ
れは少なくとも１つの他のバンクビットラインスイッチ
または１つのグローバルビットラインスイッチを有して
いる。１つの実施例においては、異なるカラムの４つの
バンクビットラインスイッチおよび１つのグローバルビ
ットラインスイッチが１つの共通アクティブエリア（拡
散領域）を有しており、それによりスペース効率の良い
レイアウトが提供される。
【００１２】
【実施例】本発明の望ましい実施例が図面を参照しなが
ら説明されるが、この図面においては同様な参照番号は
いくつかの図面を通して同様な、または同等な特色を表
している。
ら説明されるが、この図面においては同様な参照番号は
いくつかの図面を通して同様な、または同等な特色を表
している。
【００１３】本発明は、異なるバンクのメモリセルへの
／からの重複する書き込み／読み出し動作を可能とす
る、そしてスペース効率のよいレイアウトを持つマルチ
バンク半導体メモリに関する。本発明は階層的カラム選
択ラインアーキテクチャを用い、そしてマルチバンクメ
モリに関するコンパクトなレイアウトを発生するため、
複数のビットラインスイッチの間でアクティブエリアの
分け合いを可能とする。議論の目的のため、本発明の１
つの実施例がＤＲＡＭチップに関して説明される。しか
し、本発明はより広い用途を有している。単に例として
挙げるだけで、本発明はＥＤＯ−ＤＲＡＭ、ＳＤＲＡ
Ｍ、ＲＡＭＢＵＳ−ＤＲＡＭ、ＭＤＲＡＭ、ＳＲＡＭ、
フラッシュＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、マスク
ＲＯＭ、または合併ＤＲＡＭロジック（埋め込みＤＲＡ
Ｍ）のような他のメモリデバイスにおける用途を有して
いる。例えば、これらデバイスは、コンピュータシステ
ム、セルラ電話、個人向けディジタル通信機器（ＰＤＡ
ｓ）および他の電子製品のような市販製品に用いられ
る。
／からの重複する書き込み／読み出し動作を可能とす
る、そしてスペース効率のよいレイアウトを持つマルチ
バンク半導体メモリに関する。本発明は階層的カラム選
択ラインアーキテクチャを用い、そしてマルチバンクメ
モリに関するコンパクトなレイアウトを発生するため、
複数のビットラインスイッチの間でアクティブエリアの
分け合いを可能とする。議論の目的のため、本発明の１
つの実施例がＤＲＡＭチップに関して説明される。しか
し、本発明はより広い用途を有している。単に例として
挙げるだけで、本発明はＥＤＯ−ＤＲＡＭ、ＳＤＲＡ
Ｍ、ＲＡＭＢＵＳ−ＤＲＡＭ、ＭＤＲＡＭ、ＳＲＡＭ、
フラッシュＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、マスク
ＲＯＭ、または合併ＤＲＡＭロジック（埋め込みＤＲＡ
Ｍ）のような他のメモリデバイスにおける用途を有して
いる。例えば、これらデバイスは、コンピュータシステ
ム、セルラ電話、個人向けディジタル通信機器（ＰＤＡ
ｓ）および他の電子製品のような市販製品に用いられ
る。
【００１４】図３を参照すると、本発明の第１の実施例
であるＤＲＡＭ４０が概略的に描かれている。ＤＲＡＭ
４０は、少なくとも２つのメモリセルアレー（バンク）
ＭＡａおよびＭＡｂのための単独のカラムデコーダ４４
を用いる。２つのメモリセルバンクのみが示されてはい
るが、カラムデコーダ４４は標準的に４つまたはそれ以
上のバンクのために用いられる。各メモリセルバンク
（ＭＡａ、ＭＡｂ）は、ＮカラムとＭロウに配置された
メモリセルを有しており、ここでＮおよびＭはそれぞれ
標準的にはかなり大きな数である。各メモリセルバンク
のＮカラムは、Ｎのそれぞれのセンス増幅器ＳＡ1から
ＳＡNに接続され、それら増幅器の各々は、一般的な方
法でカラム内の選択されたメモリセルから読み出された
電圧レベルを増幅する。
であるＤＲＡＭ４０が概略的に描かれている。ＤＲＡＭ
４０は、少なくとも２つのメモリセルアレー（バンク）
ＭＡａおよびＭＡｂのための単独のカラムデコーダ４４
を用いる。２つのメモリセルバンクのみが示されてはい
るが、カラムデコーダ４４は標準的に４つまたはそれ以
上のバンクのために用いられる。各メモリセルバンク
（ＭＡａ、ＭＡｂ）は、ＮカラムとＭロウに配置された
メモリセルを有しており、ここでＮおよびＭはそれぞれ
標準的にはかなり大きな数である。各メモリセルバンク
のＮカラムは、Ｎのそれぞれのセンス増幅器ＳＡ1から
ＳＡNに接続され、それら増幅器の各々は、一般的な方
法でカラム内の選択されたメモリセルから読み出された
電圧レベルを増幅する。
【００１５】入ってきたアドレスは、アドレスバッファ
５２に加えられ、アドレスバッファは各アドレスをカラ
ムアドレスとロウアドレスに分離させる。カラムアドレ
スはカラムデコーダ４４と、そしてバンクＭＡａおよび
ＭＡｂそれぞれのためのバンクカラム選択デコーダ４６
ａおよび４６ｂの両方に加えられる。入ってきたアドレ
スに応答して、カラムデコーダ４４は、Ｎ／Ｋのグロー
バルカラム選択ラインＧＣＳＬ1からＧＣＳＬN/Kの相当
する１つをアクティブにさせる。ここにおいてＫは、１
よりも大きな整数である。図３の実施例においては、Ｋ
は、４に等しい。各グローバルカラム選択ラインは、こ
の例においては４つのカラムと関連している。たとえ
ば、入力カラムアドレスがカラムＣ1からＣ4のいずれか
の１つに相当しているならば、グローバルカラム選択ラ
インＧＣＳＬ1だけがアクティブにされる。カラムアド
レスがカラムＣ5〜Ｃ8のいずれか１つに相当しているな
らば、ＧＣＳＬ2だけがアクティブとされ、そして以下
同様である。入ってきたアドレスに相当するメモリセル
への／からのデータは、関連するローカルデータライン
ＬＤＱまたはＬＤＱ上に備えられる。ＭＤＱスイッチ４
９は、ロウ入力信号に応答して、選択されたローカルデ
ータライン上のデータをマスタデータラインＭＤＱに切
り替える。マスタデータラインは、ＤＲＡＭへの／から
のデータ伝送のために一般的な入力／出力バッファ５１
に接続されている。
５２に加えられ、アドレスバッファは各アドレスをカラ
ムアドレスとロウアドレスに分離させる。カラムアドレ
スはカラムデコーダ４４と、そしてバンクＭＡａおよび
ＭＡｂそれぞれのためのバンクカラム選択デコーダ４６
ａおよび４６ｂの両方に加えられる。入ってきたアドレ
スに応答して、カラムデコーダ４４は、Ｎ／Ｋのグロー
バルカラム選択ラインＧＣＳＬ1からＧＣＳＬN/Kの相当
する１つをアクティブにさせる。ここにおいてＫは、１
よりも大きな整数である。図３の実施例においては、Ｋ
は、４に等しい。各グローバルカラム選択ラインは、こ
の例においては４つのカラムと関連している。たとえ
ば、入力カラムアドレスがカラムＣ1からＣ4のいずれか
の１つに相当しているならば、グローバルカラム選択ラ
インＧＣＳＬ1だけがアクティブにされる。カラムアド
レスがカラムＣ5〜Ｃ8のいずれか１つに相当しているな
らば、ＧＣＳＬ2だけがアクティブとされ、そして以下
同様である。入ってきたアドレスに相当するメモリセル
への／からのデータは、関連するローカルデータライン
ＬＤＱまたはＬＤＱ上に備えられる。ＭＤＱスイッチ４
９は、ロウ入力信号に応答して、選択されたローカルデ
ータライン上のデータをマスタデータラインＭＤＱに切
り替える。マスタデータラインは、ＤＲＡＭへの／から
のデータ伝送のために一般的な入力／出力バッファ５１
に接続されている。
【００１６】図３においては、バンクカラム選択（ＢＣ
Ｓ）デコーダ４６ａ、４６ｂがカラムデコーダ４４から
離れて示されているが、それらはカラムデコーダ４４と
集積されることが好都合である。別の形態として、ＤＲ
ＡＭはメモリバンクＭＡａおよびＭＡｂ等の全てのため
に単独のＢＣＳデコーダを用いることもできる。この場
合においては、同じ相当するＢＣＳＬラインが各バンク
のためにアクティブとされる。たとえば、バンクＭＡａ
のラインＢＣＳＬ4aがアクティブとされるならば、バン
クＭＡｂのラインＢＣＳＬ4bがアクティブとされ、そし
て以下同様である。
Ｓ）デコーダ４６ａ、４６ｂがカラムデコーダ４４から
離れて示されているが、それらはカラムデコーダ４４と
集積されることが好都合である。別の形態として、ＤＲ
ＡＭはメモリバンクＭＡａおよびＭＡｂ等の全てのため
に単独のＢＣＳデコーダを用いることもできる。この場
合においては、同じ相当するＢＣＳＬラインが各バンク
のためにアクティブとされる。たとえば、バンクＭＡａ
のラインＢＣＳＬ4aがアクティブとされるならば、バン
クＭＡｂのラインＢＣＳＬ4bがアクティブとされ、そし
て以下同様である。
【００１７】図４は、階層的ビットラインおよび階層的
ローカルデータライン配置を説明するための、ＤＲＡＭ
４０の一部の概略図である。図３および図４を集合的に
参照すれば、ＧＣＳＬ1のような各グローバルカラム選
択ラインは、メモリセルアレーＭＡａのための１対のグ
ローバルビットラインスイッチ６７ａおよび６８ａのゲ
ートに接続されている。グローバルラインＧＣＳＬ1は
また、バンクＭＡｂのスイッチ６７ｂおよび６８ｂのゲ
ートに接続されている。グローバルビットラインスイッ
チ６７ａ、６８ａは、バンクＭＡａのバンクビットライ
ン（ＢＢＬ）スイッチ組３４1aに結合されており、スイ
ッチ６７ｂ、６８ｂは、バンクＭＡｂのＢＢＬスイッチ
組３４1bに結合されている。
ローカルデータライン配置を説明するための、ＤＲＡＭ
４０の一部の概略図である。図３および図４を集合的に
参照すれば、ＧＣＳＬ1のような各グローバルカラム選
択ラインは、メモリセルアレーＭＡａのための１対のグ
ローバルビットラインスイッチ６７ａおよび６８ａのゲ
ートに接続されている。グローバルラインＧＣＳＬ1は
また、バンクＭＡｂのスイッチ６７ｂおよび６８ｂのゲ
ートに接続されている。グローバルビットラインスイッ
チ６７ａ、６８ａは、バンクＭＡａのバンクビットライ
ン（ＢＢＬ）スイッチ組３４1aに結合されており、スイ
ッチ６７ｂ、６８ｂは、バンクＭＡｂのＢＢＬスイッチ
組３４1bに結合されている。
【００１８】グローバルビットラインスイッチ６７ａ
は、メモリアレーＭＡａのローカルデータラインＬＤＱ
ａに結合されたそのソースを有しており、そしてサブロ
ーカルデータラインＳＬＤＱ1に結合されたそのドレイ
ンを有している。サブローカルデータラインＳＬＤＱ1
は、バンクビットラインスイッチ５９，６１、６３およ
び６５のソースに結合されている。バンクビットライン
スイッチは、トゥルービットラインＢＬ1からＢＬ4それ
ぞれに結合されたそれらのドレインを有している。バン
クビットラインスイッチ５９，６１、６３および６５の
ゲートは、バンクカラム選択ラインＢＣＳＬ1aからＢＣ
ＳＬ4aそれぞれに結合されている。こうして、たとえば
カラムＣ2のトゥルーメモリセルから読み出しまたは書
き込むために、グローバルラインＧＣＳＬ1がアクティ
ブとされ、こうしてスイッチ６７が閉じられ、そしてバ
ンクカラム選択ラインＢＣＳＬ2aがアクティブとされ、
それによってバンクビットラインスイッチ６１および６
２が閉じられる。ビットラインＢＬ2上のデータが次に
スイッチ６１および６７を通して、１つの読み込み動作
の間にローカルデータラインＬＤＱａに伝送され、そし
て書き込みの場合にはこの逆が行われる。
は、メモリアレーＭＡａのローカルデータラインＬＤＱ
ａに結合されたそのソースを有しており、そしてサブロ
ーカルデータラインＳＬＤＱ1に結合されたそのドレイ
ンを有している。サブローカルデータラインＳＬＤＱ1
は、バンクビットラインスイッチ５９，６１、６３およ
び６５のソースに結合されている。バンクビットライン
スイッチは、トゥルービットラインＢＬ1からＢＬ4それ
ぞれに結合されたそれらのドレインを有している。バン
クビットラインスイッチ５９，６１、６３および６５の
ゲートは、バンクカラム選択ラインＢＣＳＬ1aからＢＣ
ＳＬ4aそれぞれに結合されている。こうして、たとえば
カラムＣ2のトゥルーメモリセルから読み出しまたは書
き込むために、グローバルラインＧＣＳＬ1がアクティ
ブとされ、こうしてスイッチ６７が閉じられ、そしてバ
ンクカラム選択ラインＢＣＳＬ2aがアクティブとされ、
それによってバンクビットラインスイッチ６１および６
２が閉じられる。ビットラインＢＬ2上のデータが次に
スイッチ６１および６７を通して、１つの読み込み動作
の間にローカルデータラインＬＤＱａに伝送され、そし
て書き込みの場合にはこの逆が行われる。
【００１９】上の例においては、データはメモリセルバ
ンクＭＡａ内のカラムＣ2およびロウＲiの特定のメモリ
セルからデータが読み出されているが、書き込みまたは
読み出し動作は、バンクＭＡｂのカラムＣ2（または異
なるカラム）およびロウＲj内のメモリセルに関して開
始することもできる。異なるロウアドレスはＭＡｂのロ
ウデコーダ４８ｂよりは、ＭＡａのロウデコーダ４８ａ
に供給されるかもしれない。タイミングおよび制御回路
５３に加えられる１つの入力Ｒ／Ｗ信号または複数の信
号は、どのバンクから読み出されるべきか、そしてどの
バンクに書き込まれるべきかを制御する。もし、バンク
ＭＡａからの読み出しと、そして重複するバンクＭＡｂ
への書き込みが実行されるべきであれば、バンクＭＡｂ
に対して、バンクＭＡａにおいてバンクビットラインス
イッチを駆動するタイミング信号をオフセットすること
によりデータ悪化が防止される。すなわち、バンクカラ
ム選択スイッチ４６ａおよび４６ｂは、異なる時間にそ
れぞれのバンク内のバンクビットラインスイッチをアク
ティブにする。
ンクＭＡａ内のカラムＣ2およびロウＲiの特定のメモリ
セルからデータが読み出されているが、書き込みまたは
読み出し動作は、バンクＭＡｂのカラムＣ2（または異
なるカラム）およびロウＲj内のメモリセルに関して開
始することもできる。異なるロウアドレスはＭＡｂのロ
ウデコーダ４８ｂよりは、ＭＡａのロウデコーダ４８ａ
に供給されるかもしれない。タイミングおよび制御回路
５３に加えられる１つの入力Ｒ／Ｗ信号または複数の信
号は、どのバンクから読み出されるべきか、そしてどの
バンクに書き込まれるべきかを制御する。もし、バンク
ＭＡａからの読み出しと、そして重複するバンクＭＡｂ
への書き込みが実行されるべきであれば、バンクＭＡｂ
に対して、バンクＭＡａにおいてバンクビットラインス
イッチを駆動するタイミング信号をオフセットすること
によりデータ悪化が防止される。すなわち、バンクカラ
ム選択スイッチ４６ａおよび４６ｂは、異なる時間にそ
れぞれのバンク内のバンクビットラインスイッチをアク
ティブにする。
【００２０】このオフセットタイミング手法の１つの例
が、図７に描かれている。この例においては、データが
バンクＭＡａのカラムＣ2内のメモリセルに書き込ま
れ、同時に重複する読み込みがバンクＭＡｂのカラムＣ
3から実行される。時刻ｔ0において、ＧＣＳＬ1ライン
が立ち上がる。たとえば、ｔ0の数ナノ秒後の時刻ｔ1に
おいて、ＢＣＳＬ2aがハイとなり、バンクビットライン
スイッチ６１および６２をターンオンさせ、その結果デ
ータがカラムＣ2内のセルに書き込まれることが可能に
なる。データは、時刻ｔ1とｔ3との間でバンクＭＡａ内
に書き込まれるが、プレチャージ動作は関連するセンス
増幅器ＳＡ3をディスエーブルし、そしてそのカラムに
関する等化回路をアクティブにすることにより、カラム
Ｃ3のビットラインに関して時刻ｔ2において開始され
る。こうして、時刻ｔ3における書き込み動作の終了に
おいて、必要なプレチャージ時間が経過しており、その
結果実際のデータが時刻ｔ4においてＭＡｂのカラムＣ3
における選択されたセルから読み出される。時刻ｔ3と
ｔ4との間の時間間隔は、こうして極めて短いものであ
り、これは例えば約１５ナノ秒である。図１に示される
ような従来技術アーキテクチャにおいては、異なるサブ
アレーの読み取りおよび書き込み動作を分離する時間は
実質的により長いものであり、たとえばこれは約６０ナ
ノ秒である。
が、図７に描かれている。この例においては、データが
バンクＭＡａのカラムＣ2内のメモリセルに書き込ま
れ、同時に重複する読み込みがバンクＭＡｂのカラムＣ
3から実行される。時刻ｔ0において、ＧＣＳＬ1ライン
が立ち上がる。たとえば、ｔ0の数ナノ秒後の時刻ｔ1に
おいて、ＢＣＳＬ2aがハイとなり、バンクビットライン
スイッチ６１および６２をターンオンさせ、その結果デ
ータがカラムＣ2内のセルに書き込まれることが可能に
なる。データは、時刻ｔ1とｔ3との間でバンクＭＡａ内
に書き込まれるが、プレチャージ動作は関連するセンス
増幅器ＳＡ3をディスエーブルし、そしてそのカラムに
関する等化回路をアクティブにすることにより、カラム
Ｃ3のビットラインに関して時刻ｔ2において開始され
る。こうして、時刻ｔ3における書き込み動作の終了に
おいて、必要なプレチャージ時間が経過しており、その
結果実際のデータが時刻ｔ4においてＭＡｂのカラムＣ3
における選択されたセルから読み出される。時刻ｔ3と
ｔ4との間の時間間隔は、こうして極めて短いものであ
り、これは例えば約１５ナノ秒である。図１に示される
ような従来技術アーキテクチャにおいては、異なるサブ
アレーの読み取りおよび書き込み動作を分離する時間は
実質的により長いものであり、たとえばこれは約６０ナ
ノ秒である。
【００２１】図３におけるＤＲＡＭ４０は、明瞭さのた
めに、分け合っていないセンス増幅器を含むフォールド
ビットラインアーキテクチャを持つように示されてい
る。しかし、図５に示されるような、分け合ったセンス
増幅器構造が好都合である。分け合った構造において
は、各センス増幅器ＳＡiは、センス増幅器の両側上に
設けられたメモリセルへの読み出しおよびリフレッシュ
動作のために用いられる。こうして、たとえばメモリバ
ンクＭＡａはセンス増幅器バンクのそれぞれの左および
右側上に設けられた左アレーＭＡaLおよび右アレーＭＡ
aRからなる。ラッチ回路５４の各側上に、一対のマルチ
プレクススイッチ５３1L、５３2Lまたは５３ 1R、５３2R
が存在し、これによって制御信号ＭＵＸLまたはＭＵＸR
に応答してバンクの左または右側を選択することができ
る。制御信号ＣＴＬPは、ラッチ５４のＰラッチ部を制
御し、一方制御信号ＣＴＬNは、Ｎラッチを制御する。
等化回路ＥＱLおよびＥＱRは、ＭＵＸスイッチ５３とメ
モリバンクのそれぞれの左および右側との間に結合され
る。カラムＣi内のメモリセルＭＣは、アレーＭＡaL内
のビットラインＢＬiLまたはＢＬiL を通して、またはア
レーＭＡ3RのビットラインＢＬiRまたはＢＬiR を通して
アクセスされる。５９および６１のような関連するバン
クカラム選択スイッチのドレインは、ＭＵＸスイッチの
間でラッチ回路５４の回路ノードに接続される。バンク
およびグローバルカラム選択スイッチは、センス増幅器
内よりも、異なる垂直層内に設けられることが望まし
い。
めに、分け合っていないセンス増幅器を含むフォールド
ビットラインアーキテクチャを持つように示されてい
る。しかし、図５に示されるような、分け合ったセンス
増幅器構造が好都合である。分け合った構造において
は、各センス増幅器ＳＡiは、センス増幅器の両側上に
設けられたメモリセルへの読み出しおよびリフレッシュ
動作のために用いられる。こうして、たとえばメモリバ
ンクＭＡａはセンス増幅器バンクのそれぞれの左および
右側上に設けられた左アレーＭＡaLおよび右アレーＭＡ
aRからなる。ラッチ回路５４の各側上に、一対のマルチ
プレクススイッチ５３1L、５３2Lまたは５３ 1R、５３2R
が存在し、これによって制御信号ＭＵＸLまたはＭＵＸR
に応答してバンクの左または右側を選択することができ
る。制御信号ＣＴＬPは、ラッチ５４のＰラッチ部を制
御し、一方制御信号ＣＴＬNは、Ｎラッチを制御する。
等化回路ＥＱLおよびＥＱRは、ＭＵＸスイッチ５３とメ
モリバンクのそれぞれの左および右側との間に結合され
る。カラムＣi内のメモリセルＭＣは、アレーＭＡaL内
のビットラインＢＬiLまたはＢＬiL を通して、またはア
レーＭＡ3RのビットラインＢＬiRまたはＢＬiR を通して
アクセスされる。５９および６１のような関連するバン
クカラム選択スイッチのドレインは、ＭＵＸスイッチの
間でラッチ回路５４の回路ノードに接続される。バンク
およびグローバルカラム選択スイッチは、センス増幅器
内よりも、異なる垂直層内に設けられることが望まし
い。
【００２２】別の実施例においては、ＤＲＡＭ４０は、
図６に示されるようにオープンビットラインアーキテク
チャを用いる。この場合には、ビットライン対ＢＬi、
ＢＬi は、センス増幅器ＳＡiの反対側上に広がってい
る。オープン構造に関しては、単に１つの等化回路ＥＱ
が必要である。フォールド構造の場合と同様、５９およ
び６１のようなバンクカラム選択スイッチのドレイン
は、ラッチ５４の反対回路ノードに接続される。
図６に示されるようにオープンビットラインアーキテク
チャを用いる。この場合には、ビットライン対ＢＬi、
ＢＬi は、センス増幅器ＳＡiの反対側上に広がってい
る。オープン構造に関しては、単に１つの等化回路ＥＱ
が必要である。フォールド構造の場合と同様、５９およ
び６１のようなバンクカラム選択スイッチのドレイン
は、ラッチ５４の反対回路ノードに接続される。
【００２３】本発明はまた、フラッシュＲＡＭにおける
ような基準セルを用いたセンス増幅器を持つメモリセル
アレーにも適用できる。この場合には、ビットラインは
トゥルーおよびコンプレメンタリ対内には配置されな
い。むしろ、センス増幅器内の基準セルは、等化（基
準）電圧を提供する。等化電圧は、（アクセスするセル
がトゥルーセルに結合されているとき）コンプレメンタ
リラインが提供するか、または（アクセスするセルがコ
ンプレメンタリビットラインに結合しているとき）トゥ
ルービットラインが提供していたものである。バンクビ
ットラインスイッチは、この場合も同様ラッチ５４の反
対側に接続される。
ような基準セルを用いたセンス増幅器を持つメモリセル
アレーにも適用できる。この場合には、ビットラインは
トゥルーおよびコンプレメンタリ対内には配置されな
い。むしろ、センス増幅器内の基準セルは、等化（基
準）電圧を提供する。等化電圧は、（アクセスするセル
がトゥルーセルに結合されているとき）コンプレメンタ
リラインが提供するか、または（アクセスするセルがコ
ンプレメンタリビットラインに結合しているとき）トゥ
ルービットラインが提供していたものである。バンクビ
ットラインスイッチは、この場合も同様ラッチ５４の反
対側に接続される。
【００２４】図８を参照すると、図３および図４〜６の
階層的回路構造のための、バンクビットラインスイッ
チ、グローバルビットラインスイッチおよびバンクおよ
びグローバルカラム選択ラインに関する１つの例として
のレイアウトの平面図が示されている。このレイアウト
の１つの重要な特色は、アクティブエリア（ＡＡ）がい
くつかのビットライントランジスタの間を分け合ってい
ることである。ここで用いられているような述語「アク
ティブエリア」は電界効果トランジスタのドープされた
拡散領域および周囲のソース、ドレインおよびチャンネ
ル領域を意味している。アクティブエリアの分け合いは
高度にコンパクトな設計を可能とし、これによって階層
的アーキテクチャが低いまたは最少のエリア不利益をも
って実施される。各バンクビットラインスイッチ組３４
iと、そしてその組に関する関連したグローバルビット
ライントランジスタ６７の全ての「トゥルー」ビットラ
インスイッチの間で分け合われることが望ましい。アク
ティブエリアはまた、各スイッチ組３４iと、そしてそ
の組に関する関連したグローバルビットライントランジ
スタ６８の全ての「コンプレメンタリ」ビットラインス
イッチの間で分け合われることが望ましい。
階層的回路構造のための、バンクビットラインスイッ
チ、グローバルビットラインスイッチおよびバンクおよ
びグローバルカラム選択ラインに関する１つの例として
のレイアウトの平面図が示されている。このレイアウト
の１つの重要な特色は、アクティブエリア（ＡＡ）がい
くつかのビットライントランジスタの間を分け合ってい
ることである。ここで用いられているような述語「アク
ティブエリア」は電界効果トランジスタのドープされた
拡散領域および周囲のソース、ドレインおよびチャンネ
ル領域を意味している。アクティブエリアの分け合いは
高度にコンパクトな設計を可能とし、これによって階層
的アーキテクチャが低いまたは最少のエリア不利益をも
って実施される。各バンクビットラインスイッチ組３４
iと、そしてその組に関する関連したグローバルビット
ライントランジスタ６７の全ての「トゥルー」ビットラ
インスイッチの間で分け合われることが望ましい。アク
ティブエリアはまた、各スイッチ組３４iと、そしてそ
の組に関する関連したグローバルビットライントランジ
スタ６８の全ての「コンプレメンタリ」ビットラインス
イッチの間で分け合われることが望ましい。
【００２５】図８においては、バンクビットラインスイ
ッチ組３４1のトランジスタ領域は、明確さのために、
ビットラインＢＬ1〜ＢＬ4およびバンクカラム選択ライ
ンＢＣＳＬ1〜ＢＣＳＬ4が除去されて、そしてローカル
データラインＬＤＱおよびＬＤＱが除去されて示されて
いる。カラムＣ5〜Ｃ8と関連したビットラインスイッチ
組３４2に関しては、ビットラインおよびカラム選択ラ
インがトランジスタ領域と重ね合わせられて示されてい
る。各ビットラインスイッチ組３４1〜３４(N/ K)のレイ
アウトは基本的に同じである。
ッチ組３４1のトランジスタ領域は、明確さのために、
ビットラインＢＬ1〜ＢＬ4およびバンクカラム選択ライ
ンＢＣＳＬ1〜ＢＣＳＬ4が除去されて、そしてローカル
データラインＬＤＱおよびＬＤＱが除去されて示されて
いる。カラムＣ5〜Ｃ8と関連したビットラインスイッチ
組３４2に関しては、ビットラインおよびカラム選択ラ
インがトランジスタ領域と重ね合わせられて示されてい
る。各ビットラインスイッチ組３４1〜３４(N/ K)のレイ
アウトは基本的に同じである。
【００２６】バンクビットラインスイッチ組３４1に関
しては、アクティブエリアＡＡ１がバンクビットライン
トランジスタ５９、６１、６３および６５の間で分け合
われ、その各々はトゥルーバンクビットラインＢＬ1、
ＢＬ2、ＢＬ3およびＢＬ4それぞれに結合されたそのド
レインを有している。アクティブエリアＡＡ1はまた、
グローバルビットライントランジスタ６７でも分け合わ
れている。このレイアウトにおいては、凡例「ｉｉ」を
持つトランジスタのゲート導体は、Ｇiiとして表され、
ドレイン領域はＤiiとして表され、ビットラインからド
レインに至る電気的導体はＤＣiiとして示され、そして
バンクカラム選択ラインからトランジスタ「ｉｉ」のゲ
ート導体への電気的接触はＧＮiiとして表されている。
各ドレイン領域は、ビットライン接続への１つのドレイ
ンを有しており、これはたとえばデバイス６１に関する
接続部ＤＣ61で表されている。たとえば、Ｕ型ゲート導
体Ｇ 59に隣接するアクティブエリアＡＡ1の部分は、ト
ランジスタ５９のソース領域であり、Ｄ59として表され
ているゲートＧ59の側上の領域はデバイス５９のドレイ
ン領域である。接続部ＧＮ59はゲートＧ59をバンクカラ
ム選択スイッチＢＣＳＬ1に接続し、ドレイン接続部Ｄ
Ｃ59はドレイン領域Ｄ59をビットラインＢＬ1に接続
し、そして以下同様である。全ての接続は図４の回路図
に相当している。アクティブエリアＡＡ1は図４のサブ
ローカルデータラインＳＬＤＱ1に等価であり、ＡＡ2は
ＳＬＤＱ1に相当し、ＡＡ3はＳＬＤＱ2に相当し、そし
てＡＡ4はＳＬＤＱ2に相当している。
しては、アクティブエリアＡＡ１がバンクビットライン
トランジスタ５９、６１、６３および６５の間で分け合
われ、その各々はトゥルーバンクビットラインＢＬ1、
ＢＬ2、ＢＬ3およびＢＬ4それぞれに結合されたそのド
レインを有している。アクティブエリアＡＡ1はまた、
グローバルビットライントランジスタ６７でも分け合わ
れている。このレイアウトにおいては、凡例「ｉｉ」を
持つトランジスタのゲート導体は、Ｇiiとして表され、
ドレイン領域はＤiiとして表され、ビットラインからド
レインに至る電気的導体はＤＣiiとして示され、そして
バンクカラム選択ラインからトランジスタ「ｉｉ」のゲ
ート導体への電気的接触はＧＮiiとして表されている。
各ドレイン領域は、ビットライン接続への１つのドレイ
ンを有しており、これはたとえばデバイス６１に関する
接続部ＤＣ61で表されている。たとえば、Ｕ型ゲート導
体Ｇ 59に隣接するアクティブエリアＡＡ1の部分は、ト
ランジスタ５９のソース領域であり、Ｄ59として表され
ているゲートＧ59の側上の領域はデバイス５９のドレイ
ン領域である。接続部ＧＮ59はゲートＧ59をバンクカラ
ム選択スイッチＢＣＳＬ1に接続し、ドレイン接続部Ｄ
Ｃ59はドレイン領域Ｄ59をビットラインＢＬ1に接続
し、そして以下同様である。全ての接続は図４の回路図
に相当している。アクティブエリアＡＡ1は図４のサブ
ローカルデータラインＳＬＤＱ1に等価であり、ＡＡ2は
ＳＬＤＱ1に相当し、ＡＡ3はＳＬＤＱ2に相当し、そし
てＡＡ4はＳＬＤＱ2に相当している。
【００２７】その結果、各アクティブエリアＡＡ1〜Ａ
Ａ4は１つの組の四つのバンクビットライントランジス
タに関するソース領域として、そして１つのグローバル
ビットライントランジスタに関するドレイン領域として
働くことが図８から明らかである。例えば、アクティブ
エリアＡＡ1の底部はトランジスタ５９，６１，６３お
よび６５のソース領域を含み、一方アクティブエリアＡ
Ａ1の上部はビットラインスイッチ組３４1に結合したグ
ローバルビットライントランジスタ６７に関するドレイ
ン領域として働く。ゲート導体Ｇ67はアクティブエリア
ＡＡ1をディバイス６７のソースＳ67と分離する。グロ
ーバルカラム選択ラインＧＣＳＬ1はバンクカラム選択
ラインに全体的に垂直に走り、そしてゲート接触部ＧＮ
67を通してゲート導体Ｇ67に接続する。ＧＣＳＬ1はま
たゲート導体ＧＮ68を通してデバイス６８のゲート導体
Ｇ68に接続する。デバイス６７のソース領域Ｓ67はソー
ス接触部ＳＣ67を通してローカルデータラインＬＤＱに
接続する。デバイス６８のソース領域Ｓ68はソース接触
部ＳＣ68を通してローカルデータラインＬＤＱに接続す
る。同様に、グローバルカラム選択ラインＧＣＳＬ2は
バンクカラム選択ラインに全体的に垂直に走り、そして
バンクスイッチ組３４2と関連するグローバルビットス
イッチ６７および６８のゲートに接続する。
Ａ4は１つの組の四つのバンクビットライントランジス
タに関するソース領域として、そして１つのグローバル
ビットライントランジスタに関するドレイン領域として
働くことが図８から明らかである。例えば、アクティブ
エリアＡＡ1の底部はトランジスタ５９，６１，６３お
よび６５のソース領域を含み、一方アクティブエリアＡ
Ａ1の上部はビットラインスイッチ組３４1に結合したグ
ローバルビットライントランジスタ６７に関するドレイ
ン領域として働く。ゲート導体Ｇ67はアクティブエリア
ＡＡ1をディバイス６７のソースＳ67と分離する。グロ
ーバルカラム選択ラインＧＣＳＬ1はバンクカラム選択
ラインに全体的に垂直に走り、そしてゲート接触部ＧＮ
67を通してゲート導体Ｇ67に接続する。ＧＣＳＬ1はま
たゲート導体ＧＮ68を通してデバイス６８のゲート導体
Ｇ68に接続する。デバイス６７のソース領域Ｓ67はソー
ス接触部ＳＣ67を通してローカルデータラインＬＤＱに
接続する。デバイス６８のソース領域Ｓ68はソース接触
部ＳＣ68を通してローカルデータラインＬＤＱに接続す
る。同様に、グローバルカラム選択ラインＧＣＳＬ2は
バンクカラム選択ラインに全体的に垂直に走り、そして
バンクスイッチ組３４2と関連するグローバルビットス
イッチ６７および６８のゲートに接続する。
【００２８】アクティブエリアＡＡ2はバンクビットラ
イントランジスタ６０，６２，６４および６６そしてグ
ローバルラインビットトランジスタ６８で分け合われて
いる。その結果、アクティブエリアＡＡ2はデバイス６
０，６２，６４及び６６のソース領域を、そしてデバイ
ス６８のドレイン領域を取り囲む。同様に、アクティブ
エリアＡＡ3はビットラインスイッチ組３４2のトランジ
スタ５９，６１，６３及び６５のソース領域を囲み、そ
してアクティブエリアＡＡ4はスイッチ組３４2のデバイ
ス６０，６２，６４及び６６のソース領域を取り囲む。
イントランジスタ６０，６２，６４および６６そしてグ
ローバルラインビットトランジスタ６８で分け合われて
いる。その結果、アクティブエリアＡＡ2はデバイス６
０，６２，６４及び６６のソース領域を、そしてデバイ
ス６８のドレイン領域を取り囲む。同様に、アクティブ
エリアＡＡ3はビットラインスイッチ組３４2のトランジ
スタ５９，６１，６３及び６５のソース領域を囲み、そ
してアクティブエリアＡＡ4はスイッチ組３４2のデバイ
ス６０，６２，６４及び６６のソース領域を取り囲む。
【００２９】互いに結合されたそれらのゲートを有する
ビットラインスイッチは１つの連続的なゲート導体を分
け合うことがある。例えば、ゲートＧ61及びＧ62は１つ
の連続的なラインとして形成され、そしてこれはゲート
導体Ｇ65及びＧ66においても同様である。他方、例のレ
イアウトにおいては、ローカルビットライントランジス
タ対５９，６０は１つの連続的なゲート導体を分け合う
ことはなく、それらはバンクカラム選択ラインを通して
電気的に接続されている。同じことがトランジスタ対６
３，６４に関しても成り立つ。図４〜図６のバンクカラ
ム選択ラインＢＣＳＬ1aは、図８に描かれている様に、
１つの情報ラインＢＣＳＬ1u及び１つの下方ラインＢＣ
ＳＬ1lからなっており、ここにおいて上方ラインＢＣＳ
Ｌ1u及び下方ラインＢＣＳＬ1lは周期的にメモりセルア
レーの長さに沿った幾つかのポイントにおいて接続され
る。同様に、図４〜図６のバンクカラム選択ラインＢＣ
ＳＬ3aは図８の上方及び下方ラインＢＣＳＬ3u及びＢＣ
ＳＬ3lからなり、それらは周期的に接続される。それら
上方及び下方カラム選択ライン間の接続は標準的に別の
垂直的に設けられる層上の接続用導体に各ラインを電気
的に相互接続させることにより実現される。
ビットラインスイッチは１つの連続的なゲート導体を分
け合うことがある。例えば、ゲートＧ61及びＧ62は１つ
の連続的なラインとして形成され、そしてこれはゲート
導体Ｇ65及びＧ66においても同様である。他方、例のレ
イアウトにおいては、ローカルビットライントランジス
タ対５９，６０は１つの連続的なゲート導体を分け合う
ことはなく、それらはバンクカラム選択ラインを通して
電気的に接続されている。同じことがトランジスタ対６
３，６４に関しても成り立つ。図４〜図６のバンクカラ
ム選択ラインＢＣＳＬ1aは、図８に描かれている様に、
１つの情報ラインＢＣＳＬ1u及び１つの下方ラインＢＣ
ＳＬ1lからなっており、ここにおいて上方ラインＢＣＳ
Ｌ1u及び下方ラインＢＣＳＬ1lは周期的にメモりセルア
レーの長さに沿った幾つかのポイントにおいて接続され
る。同様に、図４〜図６のバンクカラム選択ラインＢＣ
ＳＬ3aは図８の上方及び下方ラインＢＣＳＬ3u及びＢＣ
ＳＬ3lからなり、それらは周期的に接続される。それら
上方及び下方カラム選択ライン間の接続は標準的に別の
垂直的に設けられる層上の接続用導体に各ラインを電気
的に相互接続させることにより実現される。
【００３０】本発明のアクティブエリア分け合い概念
は、５つのトランジスタのアクティブエリアの分け合い
に限定されないだけでなく、各バンクビットラインスイ
ッチ組の全てのトゥルーまたはコンプレメンタリのビッ
トラインスイッチのアクティブエリア分け合いにも限定
されないことが理解される。しかしながら各バンクビッ
トライン組の少なくとも３つのトランジスタの拡散領域
分け合いは、設計におけるコンパクトさを達成し、そし
て可能な限り多くのスペースを保存するために望ましい
ことである。
は、５つのトランジスタのアクティブエリアの分け合い
に限定されないだけでなく、各バンクビットラインスイ
ッチ組の全てのトゥルーまたはコンプレメンタリのビッ
トラインスイッチのアクティブエリア分け合いにも限定
されないことが理解される。しかしながら各バンクビッ
トライン組の少なくとも３つのトランジスタの拡散領域
分け合いは、設計におけるコンパクトさを達成し、そし
て可能な限り多くのスペースを保存するために望ましい
ことである。
【００３１】図９を参照すると、階層的選択カラム選択
ライン及びローカルデータラインアーキテクチュアを持
つＤＲＡＭの、別の実施例が概略的に表されている。Ｄ
ＲＡＭ４０’は、４つのローカルデータラインが各メモ
りセルバンクのために用いられていること、バンクビッ
トラインスイッチが異なる形態でグループ化されている
こと、そしてグローバルビットラインスイッチのための
異なるグループ分けが用いられていることにおいて、上
に説明されたＤＲＡＭ４０とは異なっている。明確にす
れば、各グローバルカラム選択ラインＧＣＳＬ1がＭＡ
ａ及びＭＡｂの様な各メモりセルアレーの４つのグロー
バルビットラインスイッチ１０１〜１０４のゲートに結
合されている。スイッチ１０１，１０２，１０３及び１
０４のドレインはローカルデータラインＬＤＱ1、ＬＤ
Ｑ1 ，ＬＤＱ2およびＬＤＱ2 に結合されている。それら
ローカルデータラインの各々はＭＤＱスイッチ１０９に
接続される。ＭＤＱスイッチ１０９はロウデコーダまた
は関連する制御回路からの制御信号を受け取り、選択さ
れたＬＤＱラインをマスタデータラインＭＤＱに切り替
える。ＭＤＱラインはＩ／Ｏバッファ１１１によってバ
ッファされている。
ライン及びローカルデータラインアーキテクチュアを持
つＤＲＡＭの、別の実施例が概略的に表されている。Ｄ
ＲＡＭ４０’は、４つのローカルデータラインが各メモ
りセルバンクのために用いられていること、バンクビッ
トラインスイッチが異なる形態でグループ化されている
こと、そしてグローバルビットラインスイッチのための
異なるグループ分けが用いられていることにおいて、上
に説明されたＤＲＡＭ４０とは異なっている。明確にす
れば、各グローバルカラム選択ラインＧＣＳＬ1がＭＡ
ａ及びＭＡｂの様な各メモりセルアレーの４つのグロー
バルビットラインスイッチ１０１〜１０４のゲートに結
合されている。スイッチ１０１，１０２，１０３及び１
０４のドレインはローカルデータラインＬＤＱ1、ＬＤ
Ｑ1 ，ＬＤＱ2およびＬＤＱ2 に結合されている。それら
ローカルデータラインの各々はＭＤＱスイッチ１０９に
接続される。ＭＤＱスイッチ１０９はロウデコーダまた
は関連する制御回路からの制御信号を受け取り、選択さ
れたＬＤＱラインをマスタデータラインＭＤＱに切り替
える。ＭＤＱラインはＩ／Ｏバッファ１１１によってバ
ッファされている。
【００３２】バンクビットラインスイッチ組８４i1はバ
ンクＣＳＬラインＢＣＳＬ1に結合されたそれらのゲー
トを有するバンクビットラインスイッチ８５〜８８と、
ラインＢＣＳＬ2に結合されたそれらのゲートを有する
バンクビットラインスイッチ８９〜９２とからなる。同
様に、バンクビットラインスイッチ組８４i2は、ＢＣＳ
Ｌ3に結合されたそれらのゲートを有するバンクビット
ラインスイッチ９３〜９６と、そしてラインＢＣＳＬ4
に結合されたそれらのゲートを有するバンクビットライ
ンスイッチ９７〜１００とからなる。各バンクに関する
バンクカラム選択ラインは、図２のＤＲＡＭ４０に関す
る場合のように、バンクカラム選択デコーダ４６ａまた
は４６ｂによって選択的にアクティブ化される。
ンクＣＳＬラインＢＣＳＬ1に結合されたそれらのゲー
トを有するバンクビットラインスイッチ８５〜８８と、
ラインＢＣＳＬ2に結合されたそれらのゲートを有する
バンクビットラインスイッチ８９〜９２とからなる。同
様に、バンクビットラインスイッチ組８４i2は、ＢＣＳ
Ｌ3に結合されたそれらのゲートを有するバンクビット
ラインスイッチ９３〜９６と、そしてラインＢＣＳＬ4
に結合されたそれらのゲートを有するバンクビットライ
ンスイッチ９７〜１００とからなる。各バンクに関する
バンクカラム選択ラインは、図２のＤＲＡＭ４０に関す
る場合のように、バンクカラム選択デコーダ４６ａまた
は４６ｂによって選択的にアクティブ化される。
【００３３】図９の構造においては、各グローバルカラ
ム選択ラインＧＳＣＬiが、１６のバンクＣＳＬスイッ
チに結合されている４つのグローバルＣＳＬスイッチを
制御するために、グローバルカラム選択ラインの数は図
２の構造に関する数の半分である。こうして、ＤＲＡＭ
４０のデコーダ４４から変更されたカラムデコーダ４
４’はカラムアドレスが関係する１６のローカルカラム
選択ラインの１つに相当するときはいつでもラインＧＣ
ＳＬiをアクティブにする。
ム選択ラインＧＳＣＬiが、１６のバンクＣＳＬスイッ
チに結合されている４つのグローバルＣＳＬスイッチを
制御するために、グローバルカラム選択ラインの数は図
２の構造に関する数の半分である。こうして、ＤＲＡＭ
４０のデコーダ４４から変更されたカラムデコーダ４
４’はカラムアドレスが関係する１６のローカルカラム
選択ラインの１つに相当するときはいつでもラインＧＣ
ＳＬiをアクティブにする。
【００３４】ＤＲＡＭ４０’の動作は、ＤＲＡＭ４０に
関して上で説明された動作と類似である。１つの相違は
ＭＤＱスイッチ１０９が８つのローカルデータラインの
間で切り替えを行うことであり、ＤＲＡＭ４０において
は、これは４であった。バンクカラム選択デコーダ４６
ａ，４６ｂの設計はカラムアドレスに相当する正しいバ
ンクビットラインスイッチをアクティブとするよう変更
されることも当然である。
関して上で説明された動作と類似である。１つの相違は
ＭＤＱスイッチ１０９が８つのローカルデータラインの
間で切り替えを行うことであり、ＤＲＡＭ４０において
は、これは４であった。バンクカラム選択デコーダ４６
ａ，４６ｂの設計はカラムアドレスに相当する正しいバ
ンクビットラインスイッチをアクティブとするよう変更
されることも当然である。
【００３５】ＤＲＡＭ４４’のバンクビットラインスイ
ッチおよびグローバルビットラインスイッチに関するレ
イアウトはＤＲＡＭ４０に関するレイアウトに類似であ
ることができ、スペースを保存するため互いに隣接して
いる、少なくとも４つのバンクビットラインスイッチが
拡散領域（アクティブエリア）を分け合うことや、グロ
ーバルビットラインスイッチの１つまたはそれ以上がバ
ンクビットラインスイッチを持つ拡散領域を分け合うこ
とが望ましい。
ッチおよびグローバルビットラインスイッチに関するレ
イアウトはＤＲＡＭ４０に関するレイアウトに類似であ
ることができ、スペースを保存するため互いに隣接して
いる、少なくとも４つのバンクビットラインスイッチが
拡散領域（アクティブエリア）を分け合うことや、グロ
ーバルビットラインスイッチの１つまたはそれ以上がバ
ンクビットラインスイッチを持つ拡散領域を分け合うこ
とが望ましい。
【００３６】上の説明は多くの明示事項を含んでいる
が、これら明示は本発明の範囲を制限するように解釈さ
れるべきではなく、本発明の望ましい実施例の単なる例
として解釈されるべきである。当業技術者は添付された
特許請求の範囲によって規定される本発明の範囲内にお
いて、多くの可能な変形を想像できるであろう。
が、これら明示は本発明の範囲を制限するように解釈さ
れるべきではなく、本発明の望ましい実施例の単なる例
として解釈されるべきである。当業技術者は添付された
特許請求の範囲によって規定される本発明の範囲内にお
いて、多くの可能な変形を想像できるであろう。
【００３７】なお本明細書中にアンダーラインで示した
符号は、図面中のオーバーラインを伴う符号を意味す
る。
符号は、図面中のオーバーラインを伴う符号を意味す
る。
【図１】従来技術によるＤＲＡＭ構造を描いた図であ
る。
る。
【図２】従来技術によるＤＲＡＭ構造を描いた図であ
る。
る。
【図３】本発明の１つの実施例の回路ブロック図であ
る。
る。
【図４】図３の実施例のグローバルおよびバンクビット
ラインスイッチを含む１つの回路図を描いている図であ
る。
ラインスイッチを含む１つの回路図を描いている図であ
る。
【図５】フォールドビットラインアーキテクチャを用い
る本発明の１つの実施例を描いた図である。
る本発明の１つの実施例を描いた図である。
【図６】オープンビットラインアーキテクチャを用いる
本発明の１つの実施例を描いた図である。
本発明の１つの実施例を描いた図である。
【図７】読み出しおよび書き込み動作に関する異なるビ
ットラインスイッチタイミングを描いたタイミング図で
ある。
ットラインスイッチタイミングを描いたタイミング図で
ある。
【図８】図４から図６の実施例に相当する本発明による
１つのレイアウトを示す図である。
１つのレイアウトを示す図である。
【図９】本発明の別の実施例を概略的に描いた図であ
る。
る。
８ アドレスバッファ ９ カラムデコーダ １０ ＤＲＡＭ １１ ビットラインスイッチ １２ バンク １３ ビットラインスイッチ １５ アレー選択スイッチ １６ サブアレー １７ センス増幅器バンク １９ 入力／出力バッファ ３４ バンクビットラインスイッチ組 ４０ ＤＲＡＭ ４４ カラムデコーダ ４６ バンクカラム選択デコーダ（スイッチ） ４８ ロウデコーダ ４９ ＭＤＱスイッチ ５１ 入力／出力バッファ ５２ アドレスバッファ ５３ タイミングおよび制御回路（マルチプレクススイ
ッチ） ５４ ラッチ回路 ５９〜６６ ビットラインスイッチ ６７，６８ グローバルビットラインスイッチ ８４ バンクビットラインスイッチ組 ８５〜１００ バンクビットラインスイッチ １０１〜１０４ ビットラインスイッチ １０９ ＭＤＱスイッチ １１１ Ｉ／Ｏバッファ ＢＢＬ バンクビットライン ＢＣＳＬ バンクカラム選択ライン ＢＬ ビットライン Ｃ カラム ＣＳＬ カラム選択ライン ＧＣＳＬ グローバルカラム選択ライン ＣＴＬ 制御信号 ＥＱ 等化回路 ＬＤＱ ローカルデータライン ＭＡａ，ＭＡｂ サブアレー（メモリセルバンク） ＭＣ メモリセル ＭＤＱ マスタデータライン ＭＵＸ 制御信号 Ｒ ロウ ＳＡ サブアレー（センス増幅器） ＳＬＤＱ サブローカルデータライン ＷＬ ワードライン
ッチ） ５４ ラッチ回路 ５９〜６６ ビットラインスイッチ ６７，６８ グローバルビットラインスイッチ ８４ バンクビットラインスイッチ組 ８５〜１００ バンクビットラインスイッチ １０１〜１０４ ビットラインスイッチ １０９ ＭＤＱスイッチ １１１ Ｉ／Ｏバッファ ＢＢＬ バンクビットライン ＢＣＳＬ バンクカラム選択ライン ＢＬ ビットライン Ｃ カラム ＣＳＬ カラム選択ライン ＧＣＳＬ グローバルカラム選択ライン ＣＴＬ 制御信号 ＥＱ 等化回路 ＬＤＱ ローカルデータライン ＭＡａ，ＭＡｂ サブアレー（メモリセルバンク） ＭＣ メモリセル ＭＤＱ マスタデータライン ＭＵＸ 制御信号 Ｒ ロウ ＳＡ サブアレー（センス増幅器） ＳＬＤＱ サブローカルデータライン ＷＬ ワードライン
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｇ１１Ｃ 11/34 ３５４Ｄ 21/8242 ３７１Ｋ Ｈ０１Ｌ 27/10 ６８１Ｅ (72)発明者 ハインツ ヘーニッヒシュミット アメリカ合衆国 ニューヨーク ワッピン ガース フォールズ タウン ヴュー ド ライヴ 203
Claims (20)
- 【請求項１】 半導体メモリにおいて、 複数のメモリセルバンクを含み、 各メモリセルバンクは複数のロウと複数のカラムを有
し、 複数のビットラインがメモリセルバンク内のメモリセル
をアクセスするため、それぞれのカラム内を走り、 カラムアドレスに従って、複数のグローバルカラム選択
ラインの少なくとも１つを選択的にアクティブにするよ
う動作できる１つのカラムデコーダを含み、 各グローバルカラム選択ラインは１つのメモリセルバン
クの少なくとも１つのグローバルビットラインスイッチ
を制御し、 各グローバルビットラインスイッチは関連するメモリセ
ルバンクに関する１つのデータラインに結合し、 各グローバルビットラインスイッチに結合した複数のバ
ンクビットラインスイッチを含み、 各バンクビットラインスイッチは１つの関連するカラム
の１つのビットラインに結合し、 前記ビットラインは前記カラムアドレスに従って、その
カラムに関連する１つのグローバルビットラインスイッ
チと１つのバンクビットラインスイッチの両方がアクテ
ィブ化されたとき、１つの特定カラムの１つのビットラ
インがアクティブとされるように選択的にアクティブ化
され、 少なくとも１つの前記バンクビットラインスイッチが、
少なくとも１つの他のバンクビットラインスイッチまた
は１つのグローバルビットラインスイッチと分け合った
１つの拡散領域を有する、ことを特徴とする半導体メモ
リ。 - 【請求項２】 各カラムが１つのトゥルービットライン
に結合された１つのトゥルーバンクビットラインスイッ
チと、そして１つのコンプレメンタリビットラインに結
合された１つのコンプレメンタリバンクビットラインス
イッチとを含み、 少なくとも４つのバンクビットラインスイッチ及び１つ
のグローバルビットラインスイッチが１つの分け合った
拡散領域を有している、請求項１記載の半導体メモリ。 - 【請求項３】 異なるカラムのトゥルービットラインに
結合している少なくとも４つのバンクビットラインスイ
ッチと、そして１つのグローバルビットラインスイッチ
が１つの分け合っている拡散領域を有している、請求項
２記載の半導体メモリ。 - 【請求項４】 前記バンク及びグローバルビットライン
スイッチが電解効果トランジスタであり、 前記拡散領域が、前記バンクビットラインスイッチのた
めの１つのソース領域と、そして前記グローバルビット
ラインスイッチのための１つのドレイン領域とを含む、
請求項２記載の半導体メモリ。 - 【請求項５】 前記メモリがダイナミックランダムアク
セスメモリを含む、請求項１記載の半導体メモリ。 - 【請求項６】 各バンクのためのバンクカラム選択ライ
ンの数がＮ／Ｋに等しく、 Ｋが１よりも大きい整数である、請求項１記載の半導体
メモリ。 - 【請求項７】 バンクビットラインスイッチがそれぞれ
のセンス増幅器に結合しており、 各センス増幅器は分け合った構造のセンス増幅器の両側
上のビットラインに接続されており、 ビットラインはフォールドビットライン構造に配置され
ている、請求項１記載の半導体メモリ。 - 【請求項８】 バンクビットラインスイッチがそれぞれ
のセンス増幅器に結合されており、 各センス増幅器はオープンビットライン配置でその両側
上のビットラインに接続されている、請求項１記載の半
導体メモリ。 - 【請求項９】 異なる複数カラムの複数ビットラインに
結合した複数バンクビットラインスイッチと、そして１
つのグローバルビットラインスイッチとが、１つの分け
合った拡散領域を有し、 前記複数のバンクビットラインスイッチと前記１つのグ
ローバルビットラインスイッチとの前記分け合った拡散
領域が、１つのより大きなアクティブエリアの集中され
た分け合った拡散領域であり、 前記グローバルおよびバンクビットラインスイッチの各
々が、１つのＬ形部を持つ１つのゲート導体を含み、 異なるカラムのバンクビットラインスイッチおよび１つ
のグローバルビットラインスイッチのゲート導体が、前
記集中された領域を、各それぞれのバンクビットライン
スイッチおよび１つのグローバルビットラインスイッチ
のソースまたはドレイン領域の１つから分離する、請求
項１記載の半導体メモリ。 - 【請求項１０】 ４つのバンクビットラインスイッチが
前記集中された分け合った拡散領域を分け合う、請求項
９記載の半導体メモリ。 - 【請求項１１】 前記複数バンクビットラインスイッチ
が複数トゥルーバンクビットラインスイッチと複数コン
プレメンタリバンクビットラインスイッチとを含み、 前記トゥルーおよびコンプレメンタリバンクビットライ
ンスイッチがバンクビットラインスイッチ組内に配置さ
れ、 所定組のトゥルーバンクビットラインスイッチが所定組
と関連する１つのトゥルーグローバルビットラインスイ
ッチに結合され、 所定組のコンプレメンタリバンクビットラインスイッチ
が所定組と関連する１つのコンプレメンタリグローバル
ビットラインスイッチに結合され、 所定組のトゥルーバンクビットラインスイッチおよび関
連するトゥルーグローバルビットラインスイッチとが第
１の前記集中された分け合っている拡散領域を分け合
い、 所定組のコンプレメンタリバンクビットラインスイッチ
および関連するコンプレメンタリグローバルビットライ
ンスイッチとが第２の前記集中された分け合っている拡
散領域を分け合う、請求項９記載の半導体メモリ。 - 【請求項１２】 所定の組の少なくとも１つのトゥルー
バンクビットラインスイッチの１つのゲート導体が、相
当するコンプレメンタリバンクビットラインスイッチの
１つのゲート導体と分け合っている、請求項１１記載の
半導体メモリ。 - 【請求項１３】 所定の組のトゥルーバンクビットライ
ンスイッチとコンプレメンタリバンクビットラインスイ
ッチとの間で分け合っているゲート導体がＵ型であり、
第１および第２の集中された拡散領域の間に広がる、請
求項１２記載の半導体メモリ。 - 【請求項１４】 半導体メモリにおいて、 複数のメモリセルを含み、 各メモリセルは複数のロウおよび複数Ｎのカラムを有
し、 ビットラインが、メモリセルバンク内のメモリセルをア
クセスするためにそれぞれのカラム内を走り、 カラムアドレスに従ってＮ／Ｋグローバルカラム選択ラ
インの１つをアクティブにするよう動作できる１つのカ
ラムデコーダを含み、 ここでＫは１よりも大きい整数であり、 各グローバルカラム選択ラインは１つのメモリセルバン
クの少なくとも１対のグローバルビットラインスイッチ
を制御し、 各グローバルビットラインスイッチは関連するメモリセ
ルバンクのためのデータラインと結合し、 各メモリセルバンクは、複数のバンクカラム選択ライン
を含み、 各バンクカラム選択ラインは異なるカラムのバンクビッ
トラインスイッチに結合して、その切り替え状態を制御
し、 バンクビットラインスイッチの組は各グローバルビット
ラインスイッチに結合し、 前記カラムアドレスに従って前記バンクカラム選択ライ
ンを選択的にアクティブとするため、前記バンクカラム
選択ラインに結合している、各バンクのための１つのバ
ンクカラム選択デコーダを有し、 メモリセルアクセスのために、１つのアクティブとされ
たグローバルカラム選択ラインと共に、１つの特定カラ
ムを選択し、 異なるカラムに関連する少なくとも２つのバンクビット
ラインスイッチが１つの拡散領域を分け合う、ことを特
徴とする半導体メモリ。 - 【請求項１５】 異なるカラムの４つのローカルビット
ラインスイッチおよび少なくとも１つのグローバルビッ
トラインスイッチが１つの分け合っている拡散領域を有
する、請求項１４記載の半導体メモリ。 - 【請求項１６】 メモリがダイナミックランダムアクセ
スメモリを含む、請求項１４記載の半導体メモリ。 - 【請求項１７】 各メモりセルバンクがフォールドビッ
トラインを含む、請求項１４記載の半導体メモリ。 - 【請求項１８】 各メモりセルバンクがオープンビット
ラインを含む請求項１４記載の半導体メモリ。 - 【請求項１９】 半導体メモリにおいて、 複数のメモリセルバンクを含み、 各メモリセルバンクは複数のロウおよび複数Ｎのカラム
を有し、 メモリセルバンク内のメモリセルをアクセスするため
に、ビットラインがそれぞれのカラム内を走り、 カラムアドレスに従ってＮ／Ｋグローバルカラム選択ラ
インの１つをアクティブとするための１つのカラムデコ
ーダを含み、 Ｋは１よりも大きい１つの整数であり、 各グローバル化ラム選択ラインは１つのメモリセルバン
ク内の少なくとも１対のグローバルビットラインスイッ
チを制御し、 各グローバルビットラインスイッチは関連するメモリセ
ルバンクのための１つのデータラインに結合し、 各メモリセルバンクは複数のバンクカラム選択ラインを
含み、 各バンクカラム選択ラインは異なるカラムのバンクビッ
トラインスイッチに結合して、その切り替え状態を制御
し、 バンクビットラインスイッチの組は各グローバルビット
ラインスイッチに結合し、 前記バンクカラム選択ラインに結合した、各バンクのた
めの１つのバンクカラム選択デコーダを含み、 バンクカラム選択デコーダは、前記カラムアドレスに従
って前記バンクカラム選択ラインを選択的にアクティブ
とし、それによってメモリセルアクセスのために、１つ
のアクティブとされたグローバルカラム選択ラインと共
に、１つの特定カラムを選択し、 複数の異なるカラムのビットラインに結合した複数のバ
ンクビットラインスイッチと、１つの関連するグローバ
ルビットラインスイッチとが１つの分け合った拡散領域
を有し、 前記バンクビットラインスイッチと前記関連するグロー
バルビットラインスイッチとの前記分け合った拡散領域
が、より大きなアクティブエリアの集中された分け合っ
た拡散領域であり、 前記グローバルおよびバンクビットラインスイッチの各
々が、Ｌ形部を持つ１つのゲート導体を含み、 異なるカラムのバンクビットラインスイッチおよび関連
するグローバルビットラインスイッチのゲート導体が、
前記集中された領域を、各それぞれのバンクビットライ
ンスイッチおよび関連するグローバルビットラインスイ
ッチのソースまたはドレイン領域の１つから分離する、
ことを特徴とする半導体メモリ。 - 【請求項２０】 前記バンクビットラインスイッチがト
ゥルーバンクビットラインスイッチとコンプレメンタリ
バンクラインスイッチとを含み、 前記トゥルーおよびコンプレメンタリバンクビットライ
ンスイッチはバンクビットラインスイッチ組内に配置さ
れ、 所定組のトゥルーバンクビットラインスイッチは所定組
に関連するトゥルーグローバルビットラインスイッチに
結合し、 所定組のコンプレメンタリバンクビットラインスイッチ
は所定組に関連するコンプレメンタリグローバルビット
ラインスイッチに結合し、 所定組のトゥルーバンクビットラインスイッチおよび関
連するトゥルーグローバルビットラインスイッチとは第
１の前記集中された分け合った拡散領域を分け合い、 所定組のコンプレメンタリバンクビットラインスイッチ
および関連するコンプレメンタリグローバルビットライ
ンスイッチとは第２の前記集中された分け合った拡散領
域を分け合い、 所定組の少なくとも１つのトゥルーバンクビットライン
スイッチは、相当するコンプレメンタリバンクビットラ
インスイッチのゲート導体と分け合う、請求項１９記載
の半導体メモリ。
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|---|---|
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|---|---|---|---|
| JP10273949A Pending JPH11185468A (ja) | 1997-09-29 | 1998-09-28 | 階層的カラム選択ラインアーキテクチャーを持つスペース効率のよい半導体メモリ |
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|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196753A (ja) * | 2003-12-12 | 2005-07-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR100630694B1 (ko) * | 2004-08-03 | 2006-10-02 | 삼성전자주식회사 | 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는메모리 장치 |
| US7180817B2 (en) | 2004-11-05 | 2007-02-20 | Nec Corporation | Semiconductor memory device with column selecting switches in hierarchical structure |
| US8593860B2 (en) | 2011-12-09 | 2013-11-26 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays |
| US8693236B2 (en) | 2011-12-09 | 2014-04-08 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172935B1 (en) | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| JP3252895B2 (ja) * | 1997-11-07 | 2002-02-04 | 日本電気株式会社 | 半導体記憶装置及びその駆動方法 |
| KR100351048B1 (ko) * | 1999-04-27 | 2002-09-09 | 삼성전자 주식회사 | 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치 |
| US6137746A (en) * | 1999-07-28 | 2000-10-24 | Alliance Semiconductor Corporation | High performance random access memory with multiple local I/O lines |
| GB2363231B (en) * | 1999-09-24 | 2002-05-08 | Clearspeed Technology Ltd | Memory devices |
| KR100352766B1 (ko) * | 2000-03-07 | 2002-09-16 | 삼성전자 주식회사 | 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및방법 |
| US6327215B1 (en) | 2000-09-28 | 2001-12-04 | Vanguard International Semiconductor Corporation | Local bit switch decode circuit and method |
| JP3937752B2 (ja) | 2001-05-10 | 2007-06-27 | 株式会社日立製作所 | 携帯電話機および基地局 |
| US20030206479A1 (en) * | 2001-06-21 | 2003-11-06 | Chun Shiah | High area efficient data line architecture |
| US6606275B2 (en) * | 2001-08-23 | 2003-08-12 | Jeng-Jye Shau | High performance semiconductor memory devices |
| KR100403348B1 (ko) * | 2001-10-08 | 2003-11-01 | 주식회사 하이닉스반도체 | 계층적 구조를 갖는 비트라인 선택 회로 |
| US6768692B2 (en) * | 2002-07-29 | 2004-07-27 | International Business Machines Corporation | Multiple subarray DRAM having a single shared sense amplifier |
| KR20040017468A (ko) * | 2002-08-21 | 2004-02-27 | 엘지전자 주식회사 | 듀얼 시간 표시 기능을 갖는 휴대폰 및 듀얼 시간 표시설정방법 |
| US7054178B1 (en) * | 2002-09-06 | 2006-05-30 | Etron Technology, Inc. | Datapath architecture for high area efficiency |
| JP2004326974A (ja) * | 2003-04-25 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及びｉｃカード |
| CN1661721B (zh) * | 2004-02-26 | 2010-09-15 | 钰创科技股份有限公司 | 高阶区域效能的资料线路结构 |
| US7082075B2 (en) | 2004-03-18 | 2006-07-25 | Micron Technology, Inc. | Memory device and method having banks of different sizes |
| JP4470159B2 (ja) * | 2004-06-03 | 2010-06-02 | エルピーダメモリ株式会社 | ペアトランジスタの配列を高密度とする半導体記憶装置 |
| US7516264B2 (en) * | 2005-02-09 | 2009-04-07 | International Business Machines Corporation | Programmable bank/timer address folding in memory devices |
| US7893813B2 (en) * | 2005-07-28 | 2011-02-22 | Intermec Ip Corp. | Automatic data collection device, method and article |
| US7310257B2 (en) * | 2005-11-10 | 2007-12-18 | Micron Technology, Inc. | Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells |
| DE102007012902B3 (de) * | 2007-03-19 | 2008-07-10 | Qimonda Ag | Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern |
| JP5339541B2 (ja) | 2007-05-25 | 2013-11-13 | マーベル ワールド トレード リミテッド | ビット線デコーダ及び集積回路 |
| KR100878313B1 (ko) * | 2007-06-11 | 2009-01-14 | 주식회사 하이닉스반도체 | 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로 |
| US20090013148A1 (en) * | 2007-07-03 | 2009-01-08 | Micron Technology, Inc. | Block addressing for parallel memory arrays |
| KR20090029140A (ko) * | 2007-09-17 | 2009-03-20 | 삼성전자주식회사 | 휴대 방송 서비스에서 표준 시각 제공 방법 및 시스템 |
| US8159898B2 (en) * | 2008-01-18 | 2012-04-17 | Hynix Semiconductor Inc. | Architecture of highly integrated semiconductor memory device |
| KR101476773B1 (ko) | 2008-04-08 | 2014-12-29 | 삼성전자주식회사 | 가변 저항 메모리 장치를 포함하는 반도체 메모리 장치 및메모리 시스템 |
| US8194492B2 (en) | 2008-04-08 | 2012-06-05 | Samsung Electronics Co., Ltd. | Variable resistance memory device and system |
| KR20090117189A (ko) * | 2008-05-09 | 2009-11-12 | 삼성전자주식회사 | 멀티 라이트를 위한 효율적인 코아 구조를 갖는 반도체메모리 장치 |
| US7692975B2 (en) * | 2008-05-09 | 2010-04-06 | Micron Technology, Inc. | System and method for mitigating reverse bias leakage |
| US7907468B2 (en) * | 2008-05-28 | 2011-03-15 | Micron Technology, Inc. | Memory device having data paths permitting array/port consolidation and swapping |
| US8482981B2 (en) * | 2008-05-30 | 2013-07-09 | Qimonda Ag | Method of forming an integrated circuit with NAND flash array segments and intra array multiplexers and corresponding integrated circuit with NAND flash array segments and intra array multiplexers |
| CN101452740B (zh) * | 2008-12-26 | 2013-11-06 | 复旦大学 | 一种用于同时选中多条位线的列译码器 |
| US9116781B2 (en) * | 2011-10-17 | 2015-08-25 | Rambus Inc. | Memory controller and memory device command protocol |
| KR102193444B1 (ko) | 2014-04-28 | 2020-12-21 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US9275686B2 (en) | 2014-05-28 | 2016-03-01 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Memory banks with shared input/output circuitry |
| US11443795B2 (en) * | 2017-07-12 | 2022-09-13 | Ambiq Micro, Inc. | SRAM with address dependent power usage |
| CN114155896B (zh) * | 2020-09-04 | 2024-03-29 | 长鑫存储技术有限公司 | 半导体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006469A (en) * | 1975-12-16 | 1977-02-01 | International Business Machines Corporation | Data storage cell with transistors operating at different threshold voltages |
| JPH07130163A (ja) * | 1993-11-01 | 1995-05-19 | Matsushita Electron Corp | 半導体メモリ |
| US5535172A (en) * | 1995-02-28 | 1996-07-09 | Alliance Semiconductor Corporation | Dual-port random access memory having reduced architecture |
| DE69520665T2 (de) * | 1995-05-05 | 2001-08-30 | Stmicroelectronics S.R.L., Agrate Brianza | Anordnung von nichtflüchtigen EEPROM,insbesondere Flash-EEPROM |
| KR0142962B1 (ko) * | 1995-05-12 | 1998-08-17 | 김광호 | 계급적 컬럼선택라인구조를 가지는 반도체 메모리 장치 |
| KR100350700B1 (ko) * | 1995-12-27 | 2003-01-24 | 삼성전자 주식회사 | 반도체 메모리장치 |
| KR100211760B1 (ko) * | 1995-12-28 | 1999-08-02 | 윤종용 | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 |
| US5822268A (en) * | 1997-09-11 | 1998-10-13 | International Business Machines Corporation | Hierarchical column select line architecture for multi-bank DRAMs |
-
1997
- 1997-09-29 US US08/940,861 patent/US5923605A/en not_active Expired - Lifetime
-
1998
- 1998-07-30 DE DE69829618T patent/DE69829618T2/de not_active Expired - Lifetime
- 1998-07-30 EP EP98114245A patent/EP0905705B1/en not_active Expired - Lifetime
- 1998-08-20 KR KR1019980033718A patent/KR100574242B1/ko not_active IP Right Cessation
- 1998-09-21 CN CNB981196705A patent/CN1174428C/zh not_active Expired - Fee Related
- 1998-09-25 TW TW087115989A patent/TW411478B/zh active
- 1998-09-28 JP JP10273949A patent/JPH11185468A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196753A (ja) * | 2003-12-12 | 2005-07-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR100630694B1 (ko) * | 2004-08-03 | 2006-10-02 | 삼성전자주식회사 | 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는메모리 장치 |
| US7180817B2 (en) | 2004-11-05 | 2007-02-20 | Nec Corporation | Semiconductor memory device with column selecting switches in hierarchical structure |
| US8593860B2 (en) | 2011-12-09 | 2013-11-26 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays |
| US8693236B2 (en) | 2011-12-09 | 2014-04-08 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features |
| US9135986B2 (en) | 2011-12-09 | 2015-09-15 | Gsi Technology, Inc. | Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features |
Also Published As
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