KR100211760B1 - 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000004044 response Effects 0.000 claims abstract description 12
- 230000004913 activation Effects 0.000 claims description 8
- 238000003491 array Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 abstract description 2
- 230000007704 transition Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 101100328883 Arabidopsis thaliana COL1 gene Proteins 0.000 description 2
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 2
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 2
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101150016268 BLS1 gene Proteins 0.000 description 1
- 101100328886 Caenorhabditis elegans col-2 gene Proteins 0.000 description 1
- 102100033041 Carbonic anhydrase 13 Human genes 0.000 description 1
- 101000867860 Homo sapiens Carbonic anhydrase 13 Proteins 0.000 description 1
- 101100335694 Oryza sativa subsp. japonica G1L6 gene Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
본 발명은 컬럼선택 트랜지스터쌍을 통하여 연결된 다수개의 비트라인들 및 서브 입출력 라인쌍들을 가지며, 메모리 어레이가 다수개의 뱅크들로 분할된 반도체 메모리장치에 관한 것으로서, 글로벌 입출력 라인쌍과, 상기 멀티뱅크의 비트라인쌍의 방향으로 신장하는 글로벌 컬럼선택라인들과, 컬럼선택정보를 디코딩하며, 그결과에 따라 상기 다수의 글로벌 컬럼선택라인들중 하나를 활성화시키는 컬럼디코딩수단과, 상기 한쌍의 컬럼선택 트랜지스터의 게이트에 접속된 다수개의 로칼 컬럼선택라인들과, 뱅크를 선택하기 위한 로우블럭선택정보와 컬럼선택정보를 디코딩하여 다수의 뱅크들중 적어도 하나의 뱅크를 선택하기 위한 뱅크선택신호를 발생하는 뱅크선택신호 발생수단과, 상기 뱅크선택신호에 응답하여 상기 글로벌 컬럼선택라인을 해당 뱅크의 상기 로칼 컬럼선택라인으로 접속함과 동시에 해당 뱅크의 서브 입출력 라인쌍을 상기 글로벌 입출력 라인쌍에 연결함을 특징으로 하는 스위칭 수단으로 구성을 구비한다.
Description
제1도는 종래의 반도체 메모리 장치의 입출력 경로 제어회로도.
제2도는 본 발명의 실시예에 따른 멀티뱅크구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어 회로.
제3도는 본 발명의 실시예에 따른 컬럼선택스위치 제어회로의 일실시예의 회로도.
본 발명은 반도체 메모리 장치의 데이타 입출력 경로 제어회로에 관한 것으로, 특히 멀티뱅크구조를 갖는 메모리셀 어레이의 비트라인쌍으로부터의 데이타를 글로벌 입출력 라인쌍(global in/out pair line)에 효율적으로 전송시키기 위한 반도체 메모리 장치의 데이타 입출력 경로 제어회로에 관한 것이다.
반도체 메모리 장치의 집적도가 점점 높아짐에 따라, 메모리 칩의 크기가 점점 더욱 커지게되어 하나의 로우(row) 혹은 컬럼(column)에 해당하는 메모리셀 어레이의 개수가 점점 증가된다. 상기와 같이 하나의 로우 혹은 컬럼에 해당하는 메모리셀 어레이의 개수가 증가되면 입출력의 로딩(loading)이 커지고, 한번에 동시에 동작하는 셀어레이의 면적(portion)도 증가하게 되어 전류소모가 많아지게 된다. 이러한 문제점을 개선하기 위해 로우측의 워드라인을 분할하는 SWD(splitted word line diviede)방법과 컬럼측의 입출력 라인쌍(in/out pair line)을 글로벌 입출력 라인쌍 GI0/GI0B와 서브 입출력 라인쌍(sub in/out pair line) SI0/SI0B으로 분리하는 방법이 제시되어 왔다.
1995년 2월에 미합중국에서 발행된 ISSCC에 대한민국 반도체 메이커인 현대에 의해 8뱅크 동기디램(8-bank synchronous DRAM)의 명칭으로 제안된 반도체 메모리 장치에서는 각 뱅크들이 독립된 로우디코더, 컬럼디코더 및 데이타패스를 가지고 있으며, 각 뱅크에 제공된 글로벌 입출력 라인쌍들이 메인 입출력 라인쌍으로 취합되는 구조를 도시하고 있다. 각각의 뱅크에서 글로벌 입출력 라인 GI0은 서브 입출력 라인 SI0들과 접속되어 있다. 이와 같이 컬럼측의 입출력 라인쌍을 글로벌 입출력 라인쌍 GI0/GI0B와 서브 입출력 라인쌍 SI0/SI0B로 분리하여 메모리셀 어레이내의 데이타를 억세스하는 종래의 회로는 제1도와 같다.
제1도는 종래의 반도체 메모리 장치의 입출력 경로 제어회로도로서, 이는 각 메모리뱅크 BANK0~BANKn(여기서 n는 자연수)내의 서브 입출력 라인쌍 SI0/SI0B들과 글로벌 입출력 라인쌍 GI0/GI0B간의 접속구조를 보여준다. 상기 제1도에 도시된 바와 같이 종래 반도체 메모리 장치의 입출력 경로는 하나의 글로벌 입출력 라인쌍 GI0/GI0B에 적어도 다수개의 메모리 메모리뱅크 BANK0~BANKn내의 서브 입출력 라인쌍 SI0/SI0B들이 접속되어 있다. 이때, 상기 글로벌 입출력 라인쌍 GI0/GI0B와 다수의 메모리뱅크 BANK0~BANKn들내의 서브 입출력 라인쌍 SI0/SI0B들 사이에는 입출력 라인쌍 스위칭회로 12와 프리차아지회로 14들이 각각 접속되어 있다.
상기 입출력 라인쌍 스위칭회로 12는 상기 글로벌 입출력 라인 GI0과 각 메모리뱅크 BANK0~BANKn내의 서브 입출력 라인 SI0의 사이에 접속된 제1, 제2트랜스미션 게이트 16, 18 및 게이트 신호 발생용 인버터 20을 포함하여 구성된다. 이때, 상기 제1, 제2트랜스미션 게이트 16, 18들 각각은 엔모오스 트랜지스터와 피모오스 트랜지스터로 구성된다. 상기 각각의 엔모오스 트랜지스터는 로우 어드레스 정보의 디코딩에 의한 블럭선택정보 BLSi(여기서 i는 자연수)의 활성화에 응답 스위칭되며 상기 피모오스 트랜지스터는 상기 인버터 20의 출력 로우에 의해 스위칭되어 상기 서브 입출력 라인쌍 SI0/SI0B와 글로벌 입출력 라인쌍 GI0/GI0B간을 연결한다.
또한, 상기 프리차이지회로 14는 전압 VBL(여기서 VBL=1/2·칩의 동작전원전압)에 접속된 드레인으로부터 상기 서브 입출력 라인 SI0과 SI0B로 채널이 각각 접속된 두개의 엔모오스 트랜지스터 22, 24와 상기 서브 입출력 라인 SI0과 SI0B간에 채널이 접속된 등화용의 엔모오스 트랜지스터 26로 구성되며, 상기 모든 엔모오스 트랜지스터들의 게이트는 상기 블럭선택신호 BLSi을 반전하는 인버터 28의 출력에 출력노드에 접속되어 있다. 따라서 상기 프리차아지회로 14는 상기 블록선택신호 BLSi가 로우로 활성화되기 이전, 즉, 논리 하이 상태에서 상기 서브 입출력 라인쌍 SI0/SI0B을 전압 VBL의 레벨로 프리차아지하고 등화함을 알 수 있다.
상기와 같이 프리차아지되는 메모리뱅크 BANK0~BANKn내의 서브 입출력 라인쌍 SI0/SI0B들 각각은 컬럼선택 트랜지스터 30, 32의 채널을 통하여 메모리셀 어레이 MC0∼MCn들이 각각 접속된 비트라인쌍 BL/BLB에 접속되어 있다. 상기 비트라인쌍 BL/BLB의 사이에는 상기 비트라인쌍 BL/BLB의 전위를 디벨로프하기 위한 센스앰프(S/A) 34가 접속되어 있다. 상기와 같은 구성에서 비트라인쌍 BL/BLB의 방향으로 신장된 모든 메모리뱅크내의 컬럼선택 트랜지스터 30, 32의 게이트들 각각은 컬럼 디코더 38의 컬럼선택라인들 CSLi∼CSLj(여기서 i, j는 자연수로서 ij의 관계를 갖는다)에 접속되어 있다. 상기 컬럼디코더 38은 입력되는 컬럼어드레스정보를 디코딩하여 해당하는 메모리블럭내의 컬럼측에 신장된 메모리셀 어레이 MCi의 데이타를 선택하기 위하여 해당하는 컬럼선택라인들 CSLi∼CSLj중 하나를 하이신호의 레벨로 활성화시킨다.
따라서, 상기 제1도에 도시되어진 바와 같은 구성에서, 메모리뱅크 BANK0내의 메모리셀 어레이 MC0을 억세스하고자 하는 경우에는 블럭선택정보 BLS1을 하이의 상태로 활성화키시고, 컬럼선택라인 CLSi를 하이의 상태로 활성화 시켜야 한다. 이때, 상기 메모리셀 어레이 MC0에서 하나의 워드라인이 선택되고 해당하는 비트라인쌍 BL/BLB의 센스앰프 34가 활성화되었다고 가정하면, 상기 센스앰프 34에 의해 감지증폭된 데이타는 상기 컬럼선택 트랜지스터 30, 32의 채널을 통하여 메모리뱅크 BANK0내의 서브 입출력 라인쌍 SI0/SI0B로 전송된다.
이때, 다른 메모리뱅크 BANK0~BANKn들은 현재의 비트라인쌍 BL/BLB과 서브 입출력 라인쌍 SI0/SI0B이 동일하게 1/2·Vcc의 레벨로 프리차아지되어 있기 때문에 상기의 컬럼선택 트랜지스터 30, 32의 채널을 통하여 비트라인쌍 BL/BLB과 서브 입출력 라인쌍 SI0/SI0B들이 연결되어지더라도 서브 입출력 라인쌍 SI0/SI0B에서의 전위변화는 발생되지 않는다. 상기한 바와 같이 제1도에 도시된 종래의 회로는 하나의 글로벌 입출력 라인쌍 GI0/GI0B에 대한 다수의 서브 입출력 라인쌍 SI0/SI0B중 하나를 선택하는 것은 블럭선택신호 BLSi을 이용하여 구분하는 것이다.
따라서, 본 발명의 목적은 멀티뱅크구조를 갖는 메모리셀 어레이의 비트라인쌍으로부터의 데이타를 글로벌 입출력 라인쌍에 효율적으로 연결시키기 위한 반도체 메모리 장치의 데이타 입출력 경로 제어회로를 제공함에 있다.
본 발명의 다른 목적은 블럭선택정보와 뱅크선택정보로서 해당블럭뱅크의 데이타만을 서브 입출력 라인쌍과 글로벌 입출력 라인쌍을 통하여 전달할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 종래에 비하여 보다 작은 칩크기로서 구성될 수 있는 멀티뱅크 구조의 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 멀티뱅크 구조를 갖는 반도체 메모리 장치의 전력 소모를 최소화할 수 있는 데이타 입출력패스를 제공함에 있다.
본 발명의 또다른 목적은 하나의 컬럼디코더를 다수의 뱅크가 공유할 수 있도록하여 멀티뱅크의 동작을 효율적으로 수행할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명은 한쌍의 컬럼선택 트랜지스터를 통하여 연결된 다수개의 비트라인쌍 및 서브 입출력 라인쌍을 가지며 메모리 어레이가 다수개의 뱅크들로 분할된 반도체 메모리 장치에 있어서, 글로벌 입출력 라인쌍과, 상기 멀티뱅크의 비트라인쌍의 방향으로 신장하는 글로벌 컬럼선택라인들과, 컬럼선택정보를 디코딩하며, 그결과에 따라 상기 다수의 글로벌 컬럼선택라인들중 하나를 활성화시키는 컬럼디코딩수단과, 상기 한쌍의 컬럼선택 트랜지스터의 게이트에 접속된 다수개의 로칼 컬럼선택라인들과, 뱅크를 선택하기 위한 로우 어드레스 정보 및 컬럼을 선택하기 위한 컬럼 어드레스 정보를 디코딩하여 다수의 뱅크들중 적어도 하나의 뱅크를 선택하기 위한 뱅크선택신호를 발생하는 뱅크선택신호 발생수단과, 상기 뱅크선택신호에 응답하여 상기 글로벌 컬럼선택라인을 해당 뱅크의 상기 로칼 컬럼선택라인으로 접속함과 동시에 해당 뱅크의 서브 입출력 라인쌍를 상기 글로벌 입출력 라인쌍에 연결함을 특징으로 하는 스위칭수단으로 구성함을 특징으로 한다.
본 발명의 원리에 따라 상기와 같은 특징을 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로는 블럭선택정보인 로우 어드레스 정보에 의해 메모리블럭을 구분하면서 컬럼선택정보에 대응하는 컬럼 어드레스 정보에 의해 해당 뱅크의 글로벌 컬럼선택라인과 로칼 컬럼선택라인 및 비트라인쌍과 서브 입출력 라인쌍을 접속하여 특정 뱅크의 서브 입출력 라인쌍을 선택한다. 그리고, 블럭선택정보와 컬럼선택정보의 조합에 의한 뱅크선택정보에 의해 글로벌 입출력 라인쌍과 상기 서브 입출력 라인쌍의 사이에 위치된 입출력 라인쌍 스위칭수단을 제어하여 상기 선택된 서브 입출력 라인쌍의 데이타를 상기 글로벌 입출력 라인쌍으로 전송하도록 동작된다. 이와 같은 동작은 후술하는 동작설명을 이해함으로써 보다 명확하여 질 것이다.
이하 본 발명에 따른 바람직한 실시예의 동작을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 제1도의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.
제2도는 본 발명에 따른 멀티뱅크구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어 회로로서, 본 발명에 따른 글로벌 컬럼선택라인 GCSLi(여기서 i는 0∼n까지의 자연수)과 그것에 관련된 서브 입출력 라인쌍 SI0i/SI0Bi들 및 메모리셀 어레이 내부의 구성들을 보여준다. 아래의 설명 또는 제2도에서 B로 표현되는 참조부호는 해당참조부호 논리신호의 반전 논리 신호이거나 해당하는 라인의 상보(complementary)라인을 가리킨다.
제2도에 보인 바와 같이, 본 발명에 따른 반도체 메모리 장치의 전체 메모리 어레이는 n(n은 자연수)개의 뱅크들 Bank0∼Bankn로 분할되어 있다. 컬럼디코더38은 모든 메모리뱅크 Bank0~Bankn들에 공유된다. 컬럼디코더 38로부터 인출된 n개의 글로벌 컬럼선택라인들 GCSL0∼GCSLn은 모든 메모리뱅크 Bank0~Bankn들에 공통으로 걸쳐 비트라인쌍 BL/BLB의 방향으로 신장된다. 각 메모리뱅크 Bank0~Bankn내에서는, 하나의 비트라인쌍 BL/BLB에 각각 연결된 n개의 메모리셀 어레이 MC0∼MCn들이 배열되어 있다. 각각의 비트라인쌍 BL/BLB에는 센스앰프 34가 연결되어 있으며, 비트라인쌍 BL/BLB과 해당하는 서브 입출력 라인쌍 SI0/SI0B들 각각은 한쌍의 컬럼선택 트랜지스터 30, 32를 통하여 접속되어 있다. 상기 다수개의 메모리뱅크 Bank0∼Bankn들의 모든 뱅크내의 메모리셀 어레이 MC0-MCn들 각각은 하나의 서브 입출력 라인쌍 SI0/SI0B을 공유하며, 각 메모리뱅크 Bank0∼Bankn내의 서브 입출력 라인쌍 SI0/SI0B의 사이에는 뱅크선택신호 BANK COLiB의 활성화에 응답하여 상기 서브 입출력 라인쌍 SI0/SI0B을 1/2·Vcc의 레벨인 VBL로 프리차아지하는 프리차아지회로 14가 접속된다. 그리고, 상기 글로벌 입출력 라인쌍 GI0/GI0B과 모든 메모리뱅크 Bank0∼Bankn내의 서브 입출력 라인쌍 SI0/SI0B의 사이에는 상기 뱅크선택신호 BANK COLi의 입력에 응답 스위칭되어 상호간을 연결하는 입출력 라인쌍 스위칭회로 12가 접속되어 있다.
한편, 상기 비트라인쌍 BL/BLB과 서브 입출력 라인쌍 SI0/SI0B을 연결하는 한쌍의 컬럼선택 트랜지스터 30, 32들의 게이트는 로컬 컬럼선택라인 LCSL0∼LCSLn에 연결된다. 상기 로컬 컬럼선택라인 LCSL0∼LCSLn들은 각 뱅크에서 메모리셀 어레이 MCO의 수와 동일한 수로 배열되어 상기 비트라인쌍 BL/BLB의 방향으로 신장된다. 하나의 글로벌 컬럼선택라인 GCSLi과 하나의 로컬 컬럼선택라인 LCSLi 사이의 연결은 뱅크선택신호 BANK COLi/BANK COLiB에 의해 스위칭되는 컬럼선택스위치 50을 통하여 이루어진다.
상기 제2도에 도시된 모든 컬럼선택스위치 50은 글로벌 컬럼선택라인 GCSLi과 로컬 컬럼선택라인 LCSLi의 사이에 채널이 연결되고 뱅크선택신호 BANK COLi에 게이트가 접속된 엔모오스트랜지스터 52와, 로컬 컬럼선택라인 LCSLi과 접지전압 Vss의 사이에 채널이 연결되고 뱅크선택신호 BANK COLiB에 게이트가 접속된 엔모오스 트랜지스터 32로 구성되어진다. 상기와 같은 구성에 의해 하나의 글로벌 컬럼선택라인 GCSLi에는 메모리뱅크 Bank0∼Bankn들의 수에 해당하는 만큼의 로컬 컬럼선택라인 LCSLi들이 동일한 수의 컬럼선택스위치 50들을 통하여 연결된다.
그리고, 입출력 라인쌍 스위치회로 12는 제1도에서 전술한 바와 같은 구성을 갖으며, 단지 블럭선택정보와 컬럼선택정보의 논리 조합에 의해 발생되는 뱅크선택신호 BANK COLi의 활성화, 예를 들면, 논리 하이에 응답 스위칭하여 글로벌 입출력 라인쌍 GI0/GI0B과 해당 뱅크내의 서브 입출력 라인쌍 SI0/SI0B간을 연결한다.
상기 프리차아지회로 14도 전술한 제1도와 같은 구성을 갖으며, 블럭선택정보와 컬럼선택정보의 논리 조합에 의해 발생되는 뱅크선택신호 BANK COLiB의 활성화(논리하이)에 응답하여 해당 뱅크내의 서브 입출력 라인쌍 SI0/SI0B의 VBL의 레벨로 프리차아지하고 두라인간의 전압차가 없도록 등화한다.
상기와 같이 구성된 멀티 메모리뱅크 Bank0∼Bankn내의 메모리셀 어레이 MC0∼MCn들의 개별적인 억세스는 전술한 컬럼디코더 38로부터의 글로벌 컬럼선택라인 GCSLi의 활성화와 제3도와 같이 구성된 컬럼선택스위치 제어회로로부터 출력되는 뱅크선택신호 BANK COLi/BANK COLiB의 활성화 상태에 따라 실행된다.
제3도는 제2도에 도시된 컬럼선택스위치 50들내의 엔모오스 트랜지스터 52, 54와 입출력 라인쌍 스위치 12 및 프리차아지회로 14의 동작을 제어하기 위한 컬럼 선택스위치 제어회로의 일실예에 따른 상세 구성을 도시하고 있다. 상기 제3도와 같이 구성된 회로는, 로우 어드레스 신호의 디코딩에 의한 블럭선택신호 BLSi가 활성화, 예를 들면, 논리 하이로 됨으로써 인에이블된다. 따라서, 상기 제3도와 같이 구성된 컬럼선택스위치 제어회로는 로우 어드레스 신호에 의해 동작 메모리뱅크를 선택하게 됨을 알 수 있다. 상기 블럭선택신호 BLSi가 '하이로 활성화된 상태에서 낸드게이트 100과 102로 각각 입력되는 뱅크선택정보, 즉, 컬럼 어드레스 신호 CA11∼CA13가 모두 하이로 입력되면, 노아게이트 104는 논리 하이의 신호를 엔모오스 트랜지스터 108의 게이트와 인버터 114의 입력노드로 공급한다. 따라서, 상기 엔모오스 트랜지스터 108는 턴온되고, 상기 인버터 114의 출력노드에 접속된 엔모오스 트랜지스터 112는 턴오프된다. 상기 엔모오스 트랜지스터 108가 턴온되면 전원전압 Vcc에 소오스가 접속되고, 드레인이 상기 엔모오스 트랜지스터 112의 드레인에 접속되며 게이트가 상기 엔모오스 트랜지스터 108의 드레인에 접속된 피모오스 트랜지스터 110이 턴온 된다. 이때, 전원전압 Vcc에 소오스가 접속되고, 드레인이 상기 엔모오스 트랜지스터 108의 드레인에 접속되며 게이트가 상기 엔모오스 트랜지스터 112의 드레인에 접속된 피모오스 트랜지스터 106는 턴오프 된다. 따라서, 상기 노아게이트 104가 하이의 신호를 출력하면, 직렬 접속된 인버터 116과 118의 출력노드로부터 출력되는 뱅크선택신호 BANK COLi는 하이로 활성화되고, 직렬 접속된 인버터 120과 122의 출력노드로부터 출력되는 뱅크선택신호 BANK COLiB는 로우로 된다.
만약, 상기 제3도와 같은 구성에서 블럭선택신호 BLSi가 비활성화 상태로 천이되거나 뱅크선택용 컬럼 어드레스 신호 CA11∼CA15들중 하나라도 로우로 입력되는 경우 상기 뱅크선택신호 BANK COLi와 BANK COLiB의 출력상태는 상반된 상태로 천이된다. 따라서, 상기 제3도와 같은 구성에 의해 블럭선택정보와 소정의 컬럼 어드레스 신호를 적절히 설정하여 소망하는 뱅크선택신호를 활성화할 수 있음을 알 수 있다.
지금, 로우 어드레스 신호와 컬럼 어드레스 신호가 칩외부로부터 입력되면 상기 로우 어드레스 신호의 입력에 의해 동작 메모리뱅크가 결정되고, 또한, 상기 컬럼 어드레스 신호를 입력하여 디코딩하는 컬럼 디코더 38의 동작에 의해 다수의 글로벌 컬럼선택라인들 GCSL0∼GCSLn중에서 적어도 하나의 글로벌 컬럼선택라인이 활성화된다. 즉, 상기와 같이 로우 어드레스 신호와 컬럼 어드레스 신호가 입력되면, 다수의 글로벌 컬럼선택라인 GCSL0∼GCSLn들중 하나가 활성화되고, 제3도와 같이 구성된 컬럼선택스위치 제어회로에 의해 다수의 뱅크선택신호 BANK COL0/BANK COLn~BANK COL0B/BANK COLnB들중 하나의 뱅크선택신호가 활성화된다.
예를 들어, 메모리뱅크 Bank0∼Bankn중 뱅크 Bank0의 메모리셀 어레이 MC0에서 워드라인 및 센스앰프 34가 활성화되어 비트라인쌍 BL/BLB으로 테이타가 전송된 경우에 있어서, 글로벌 컬럼선택라인들 GCSL0∼GCSLn중에서 글로벌 컬럼선택라인 GCSL0이 활성화되고(GCSL0에 인가되는 컬럼선택신호가 하이'레벨로 됨) 제3도와 같이 구성된 해당 뱅크에 대응하는 컬럼선택스위치 제어회로의 동작에 의해 뱅크선택신호 BANK COL0/BANK COL0B가 활성화되면(BANK COL0은 하이레벨이고 BANK COL0B는 로우레벨), 메모리뱅크 Bank0내의 컬럼선택스위치 50가 동작되며, 해당 뱅크 Bank0내의 프리차아지회로 14가 디스에이블되어 프리차아지의 동작을 중단한다.
한편, 상기 컬럼선택스위치 50의 동작에 의해 상기 글로벌 컬럼선택라인 GCSL0에 인가된 하이 레벨의 클로벌 컬럼선택신호는 하이 레벨의 뱅크선택신호 BANK COL0에 의해 턴온된 스위치용의 엔모오스 트랜지스터 52의 드레인-소오스간의 채널을 통하여 로컬 컬럼선택라인 LCSL0으로 전송된다. 이때, 접지전압 Vss에 연결된 컬럼선택스위치 50내의 엔모오스트랜지스터 52는 로우 레벨의 뱅크선택신호 BANK COL0B에 의해 턴오프된다. 따라서, 컬럼선택트랜지스터 30, 32의 게이트에는 하이 레벨의 컬럼선택신호가 인가되므로, 비트라인쌍 BL/BLB는 선택된 뱅크 Bank0내의 서브 입출력 라인쌍 SI0/SI0B에 연결된다. 이에 따라, 뱅크 B0의 메모리 셀 어레이 MC0로부터 읽혀진 데이타는 메모리뱅크 Bank0내의 서브 입출력 라인 SI0/SI0B로 전송된다.
상기 메모리뱅크 Bank0내의 서브 입출력 라인 SI0/SI0B으로 전송된 데이타는 상기 뱅크선택신호 BANK COL0의 활성화에 응답하여 글로벌 입출력 라인쌍 GI0/GI0B에 접속되는 입출력 라인쌍 스위치회로 12을 통하여 글로벌 입출력 라인쌍 GI0/GI0B으로 전송된다. 이때, 상기 글로벌 입출력 라인쌍 GI0/GI0B에 접속된 입출력 라인 센스앰프 36은 글로벌 입출력 라인쌍 GI0/GI0B상에 디벨로프되어 있는 비트라인쌍 BL/BLB의 전위차에 의해 발생된 전류량의 차이를 전류증폭하여 감지된 데이타를 칩의 외부로 전송한다.
상기와 같이 동작되는 상태에서, 선택되지 않은 뱅크의 컬럼선택스위치 제어회로는 뱅크선택신호 BANK COLi를 로우로 출력하고, BANK COLiB를 '하이로 출력하여 해당 뱅크내의 글로벌 컬럼선택라인 GCSLi과 로칼 컬럼선택라인 LCSLi을 분리한다. 이때 선택되지 않은 뱅크내의 서브 입출력 라인쌍 SI0/SI0B에 접속된 프리차아지회로 14는 상기 뱅크선택신호 BANK COLiB의 활성화에 응답하여 상기 서브 입출력 라인쌍 SI0/SI0B를 VBL의 레벨로 프리차아지한다.
한번의 컬럼억세스싸이클에서 활성화되는 글로벌 컬럼선택라인 GCSLi에 대응하여 뱅크선택신호 BANK COLi/BANK COLiB가 활성화되기 때문에, 전술한 제1도의 종래의 경우와 같이 하나이상의 비트라인과 서브입출력 라인이 연결되어 불필요한 직류전류의 소모나 프리차아지동작의 요구등이 필요치 않음을 알 수 있다. 예컨대, 메모리뱅크 Bank0의 메모리셀 어레이 MC0와 메모리뱅크 Bank1의 메모리셀 어레이 MC0에서 동시에 워드라인 및 센스앰프가 활성화된 경우이더라도 블록선택신호 BLSi와 뱅크를 선택하기 위한 컬럼어드레스를 디코딩하여 뱅크를 선택하는 제3도의 컬럼선택스위칭 제어회로의 동작에 의해 뱅크선택신호 BANK COL1만이 하이레벨(BANK COL1B은 로우 레벨)로 활성화되고, 나머지의 뱅크선택신호들(BANK COL2∼BANK COLn)은 로우 레벨로 됨에 의해(BANK COL2B∼BANK COLnB는 하이레벨) 메모리뱅크 Bank0내의 로컬 컬럼선택라인 LCSL0을 제외한 다른 메모리뱅크 Bank2~Bankn의 로컬 컬럼선택라인들 LCSL0은 글로벌 컬럼선택라인 GCSL0에 연결되지 않는다. 따라서, 서브 입출력 라인쌍 SI00/SI00B을 제외한 나머지의 서브 입출력 라인쌍들 SI01/SI01B∼SI0n/SI0nB은 대응하는 비트라인쌍에 연결되지 않는다.
뱅크선택신호 BANK COLi/BANK COLiB의 상태에 따라 선택되지 않은 뱅크 Bank1∼Bankn내의 컬럼선택스위치 50와 입출력 라인쌍 스위치 12 및 프리차아지회로 14들의 동작은 전술한 바와는 반대로 동작한다. 즉, 뱅크선택되지 않은 컬럼선택스위치 50내서 글로벌 컬럼선택라인 CCSLi들에 접속된 엔모오스트랜지스터 52는 턴오프되고, 소오스가 접지된 엔모오스 트랜지스터 54가 턴온되기 때문에 상기 글로벌 컬럼선택라인 GCSLi에 대응하는 로컬 컬럼선택라인 LCSLi들 상의 전위는 접지전압으로 된다. 또한, 선택되지 않은 뱅크내의 입출력 라인쌍 스위치 12내의 제1, 제2트랜스미션 게이트 16, 18들이 모두 오프됨으로써 글로벌 입출력 라인쌍 GI0/GI0B 및 해당 뱅크의 서브 입출력 라인쌍 SI01/SI01B∼SI0n/SI0nB간의 접속은 차단된다. 그리고, 선택되지 않은 뱅크내의 프리차아지회로 14내의 모든 엔모오스 트랜지스터들이 턴온되어 상기 서브 입출력 라인쌍 SI01/SI01B∼SI0n/SI0nB들을 VBL의 레벨로 프리차아지한다.
또한, 본 발명의 실시예에 따라 구성된 회로는 서로 다른 뱅크가 연속적으로 선택되는 경우에 각 뱅크에 대응하여 구성되는 컬럼선택스위치 제어회로의 동작에 의해 뱅크의 천이를 매우 용이하게 할 수 있다. 예를 들면, 컬럼디코더 38로부터 출력되는 글로벌 컬럼선택라인 GCSL1의 활성화가 바뀌지 않는 상태라 하더라도 뱅크 Bank1를 선택하기 위한 컬럼 어드레스 신호가 입력되면 뱅크 Bank0의 컬럼선택 스위칭 제어회로로부터 울려되는 뱅크선택신호 BANK COL0이 비활성화(논리 로우)상태로 되고, 뱅크 Bank1의 컬럼선택스위치 제어회로부터 출력되는 뱅크선택신호 BANK COL1가 활성화됨으로써 뱅크 Bank1내의 로칼컬럼선택라인 LCSL1이 글로벌 컬럼선택라인 GCSL1에 접속되므로써 동일 컬럼내에서의 뱅크 천이가 용이하게 실행되어짐을 알 수 있다.
전술한 본 발명의 실시예에서 이용된 컬럼선택스위치의 회로구성은 제2도에 보인 것에 한정되지 않으며, 공지의 회로설계기술을 이용하여 다른 형태로도 구성할 수 있음에 유의하여야 한다, 예를 들어 컬럼선택라인상에 신호전송에 따른 고유한 문제들을 해결하기 위한 보조수단들을 부가하는 등의 개량이 가능할 것이다. 그외에, 본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 범위내에서 구성 등을 단순하게 변경하거나 부가하는 것에 의해 본 발명을 달리 실시하는 것은 본 발명의 기술분야에서 통상의 지식을 가진 자에게는 용이할 것이다.
상술한 바와 같이 본 발명은, 글로벌 입출력 라인과 서브 입출력 라인의 스위칭 및 서브 입출력 라인의 프리차아지를 뱅크 컬럼 선택 어드레스와 뱅크내이 로우 블럭 어드레스를 사용하여 제어함으로써 글로벌 입출력 라인에 연결된 어레이 블럭들중 2개 이상이 동시에 비트라인 센싱을 하고 같은 컬럼선택라인에 의해 동작하여도 전류 소모가 커지거나 서브 입출력라닝의 플로팅 상태들의 오동작을 방지할 수 있다. 또한, 여러개의 뱅크가 컬럼을 공유할 수 있게 함으로써 글로벌 입출력 라인쌍의 로드를 감소시킬수 있고 뱅크의 천이를 간편하게 할 수 있어 고속동작에 유리한 이점이 있다.
Claims (4)
- 컬럼선택 트랜지스터쌍을 통하여 연결된 다수개의 비트라인쌍 및 서브 입출력 라인쌍을 가지며 메모리 어레이가 다수개의 뱅크들로 분할된 반도체 메모리 장치에 있어서, 상기 비트라인쌍의 방향으로 형성된 글로벌 입출력 라인쌍과, 상기 다수의 뱅크들중 특정 뱅크를 선택하기 위한 로우어드레스 정보와 상기 뱅크내의 소정의 메모리 어레이를 선택하기 위한 컬럼선택정보를 조합하여 상기 다수의 뱅크들중 하나의 메모리 어레이를 선택하는 신호를 발생하는 뱅크선택신호 발생수단과, 상기 뱅크 선택 신호 발생 수단에 의해 선택된 해당 뱅크내의 소정 메모리 어레이내의 비트라인쌍을 상기 서브 입출력 라인쌍을 통해 상기 글로벌 입출력 라인쌍에 연결함을 특징으로 하는 스위칭수단으로 구성함을 특징으로 하는 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로.
- 제1항에 있어서, 상기 글로벌 입출력 라인쌍의 제1입출력 라인과 서브입출력 라인쌍의 제1입출력 라인의 사이에 접속되어 상기 뱅크선택신호의 입력에 의해 스위칭되는 제1트랜스미션 게이트와, 상기 글로벌 입출력 라인쌍의 제2입출력 라인과 서브입출력 라인쌍의 제2입출력 라인의 사이에 접속되어 상기 뱅크선택신호의 입력에 의해 스위칭되는 제2트랜스미션 게이트로 구성된 입출력 라인쌍 스위칭수단을 더 포함함을 특징으로 하는 반도체 메모리 장치의 데이타 입출력 경로 제어회로.
- 컬럼선택 트랜지스터쌍를 통하여 연결된 다수개의 비트라인쌍 및 서브 입출력 라인쌍을 가지며 메모리 어레이가 다수개의 뱅크들로 분할된 반도체 메모리 장치에 있어서, 글로벌 입출력 라인쌍과, 상기 서브 입출력 라인쌍의 제1 및 제2서브 입출력 라인들의 사이에 접속되며 프리차아지 제어신호의 활성화에 응답하여 상기 제1 및 제2서브 입출력 라인들을 소정의 레베로 프리차이지하고 등화하는 프리차아지수단과, 상기 다수의 뱅크들중 특정 뱅크를 선택하기 위한 로우 어드레스정보와 상기 뱅크내의 소정의 메모리 어레이를 선택하기 위한 컬럼선택정보를 조합하여 상기 다수의 뱅크들중 하나의 메모리 어레이를 선택하는 신호를 발생하는 뱅크선택신호 발생수단과, 상기 뱅크선택신호 발생수단의 출력과 상반대는 논리를 갖고 동작하여 상기 서브 입출력 라인쌍의 프리차아지신호를 제어하는 프리차자지 신호 발생수단과, 상기 뱅크선택신호에 응답하여 해당 뱅크의 서브 입출력 라인쌍을 상기 글로벌 입출력 라인쌍에 연결하고, 선택되지 않는 뱅크 및 뱅크내 어레이 블럭등을 상기 서브 입출력 라인들이 프리차아지됨을 특징으로 하는 멀티뱅크구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로.
- 컬럼선택 트랜지스터쌍을 통하여 연결된 다수개의 비트라인쌍 및 서브입출력 라인쌍들을 가지며 메모리 어레이가 다수개 블럭으로 분할된 반도체 메모리 장치에 있어서, 상기 분할된 메모리 어레이중 2개 이상에서 워드라인 및 비트라인 센스앰프가 동작하고, 상기 분할된 메모리 어레이에 공통으로 연결된 글로벌 입출력 라인쌍과, 상기 서브 입출력 라인쌍을 글로벌 입출력 라인쌍에 연결하는 스위칭수단이 존재하며, 상기 스위칭수단의 제어신호 입력으로 로우 어드레스와 컬럼 어드레스가 사용됨을 특징으로 하는 데이타 입출력경로 제어회로를 갖는 반도체 메모리 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950061226A KR100211760B1 (ko) | 1995-12-28 | 1995-12-28 | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 |
| TW085115721A TW511083B (en) | 1995-12-28 | 1996-12-19 | Data in/out channel control circuit of semiconductor memory device having multi-bank structure |
| US08/770,673 US5761146A (en) | 1995-12-28 | 1996-12-20 | Data in/out channel control circuit of semiconductor memory device having multi-bank structure |
| JP9000437A JPH09190695A (ja) | 1995-12-28 | 1997-01-06 | マルチバンク構造を有する半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950061226A KR100211760B1 (ko) | 1995-12-28 | 1995-12-28 | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970051178A KR970051178A (ko) | 1997-07-29 |
| KR100211760B1 true KR100211760B1 (ko) | 1999-08-02 |
Family
ID=19445834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950061226A KR100211760B1 (ko) | 1995-12-28 | 1995-12-28 | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5761146A (ko) |
| JP (1) | JPH09190695A (ko) |
| KR (1) | KR100211760B1 (ko) |
| TW (1) | TW511083B (ko) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1995
- 1995-12-28 KR KR1019950061226A patent/KR100211760B1/ko not_active IP Right Cessation
-
1996
- 1996-12-19 TW TW085115721A patent/TW511083B/zh not_active IP Right Cessation
- 1996-12-20 US US08/770,673 patent/US5761146A/en not_active Expired - Lifetime
-
1997
- 1997-01-06 JP JP9000437A patent/JPH09190695A/ja active Pending
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| Publication number | Publication date |
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| KR970051178A (ko) | 1997-07-29 |
| TW511083B (en) | 2002-11-21 |
| JPH09190695A (ja) | 1997-07-22 |
| US5761146A (en) | 1998-06-02 |
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Legal Events
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