JP2006147145A

JP2006147145A - 半導体メモリ装置の配置方法

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Publication number: JP2006147145A
Application number: JP2006044239A
Authority: JP
Inventors: Woo-Pyo Jeong; 羽杓鄭; Teibai Ri; 禎培李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-04-27
Filing date: 2006-02-21
Publication date: 2006-06-08
Also published as: JP2000331480A; US6188631B1; TW454205B; KR20000067748A; DE10020554A1; DE10020554B4; KR100351048B1

Abstract

【課題】データ入出力ラインの負荷を最小化するカラム選択回路、これを具備する半導体メモリ装置及びこの半導体メモリ装置の配置方法を提供する。
【解決手段】半導体メモリ装置において、カラム選択回路は、所定のバンクを選択するバンク選択信号に応答して、選択されるバンク内のビットラインを各々の対応する第１データラインに連結する多数個の第１選択部と、ビットラインのアドレスを示す各々のカラム選択信号に応答して、第１データラインを第２データラインに連結する多数個の第２選択部と、バンク選択信号に応答して第２データラインをデータ入出力ラインに連結する第３選択部とを具備し、第２選択部を共有する第２データラインはカラム選択信号に応答する少なくとも一つ以上の第１データラインと連結される。
【選択図】図１

Description

本発明は、半導体メモリ装置に係わり、特に半導体メモリ装置の配置方法に関する。

一般にコンピュータシステムの性能向上のためにはCPUの動作速度向上と共に、CPUが要求するデータ、プログラムを貯蔵するためのメモリ装置の性能向上が要求される。メモリ装置の性能を向上させるためには単位時間当り伝送される入出力データ量を増やすべきであるが、一回に読出したり書込んだりするデータ量はメモリ装置のデータ入出力ラインの個数に直接的に影響を受ける。従って、データ入出力ラインの個数に合せてメモリセルのビットラインデータはデータ入出力回路を通じて選択的にデータ入出力ラインに伝送される。

ところが、データ入出力ラインは窮極的にメモリセルのデータを読出したり書込んだりする動作上の仕上げ端であって、データ入出力ラインに載せられるメモリセルのデータは半導体メモリ装置の動作速度を決定する。このような速度は読出そうとするメモリセルに貯蔵されたデータの量をセンシングしてデータ入出力ラインに出力するのにかかる時間または書込もうとするデータをデータ入出力ラインからメモリセルに伝送するのにかかる時間によって決まる。従って、動作速度の遅延を防止するためにデータ入出力ラインにかかる負荷を減らす必要がある。
また、データ入出力ラインはカラム選択回路と連結されるので、データ入出力ラインの負荷を最小化するカラム選択回路が要求される。

本発明の目的は、データ入出力ラインの負荷を最小化するカラム選択回路を提供することである。
本発明の他の目的は、前記カラム選択回路を具備する半導体メモリ装置を提供することである。
本発明のさらに他の目的は、前記半導体メモリ装置の効率的な配置方法を提供することである。

前記目的を達成するために本発明の実施形態に係るカラム選択回路によれば、少なくとも二つ以上のバンクを含むメモリブロック内の一つのバンクを選択し、選択されるバンク内の複数個のビットライン中で所定のビットラインを選択して、選択されるビットラインのデータをデータ入出力ラインに伝達するカラム選択回路を有する半導体メモリ装置において、カラム選択回路は、所定のバンクを選択するバンク選択信号に応答して、選択されるバンク内のビットラインを各々の対応する第１データラインに連結する多数個の第１選択部と、ビットラインのアドレスを示す各々のカラム選択信号に応答して、第１データラインを第２データラインに連結する多数個の第２選択部と、バンク選択信号に応答して第２データラインをデータ入出力ラインに連結する第３選択部とを具備し、第２選択部を共有する第２データラインはカラム選択信号に応答する少なくとも一つ以上の第１データラインと連結される。

前記他の目的を達成するために本発明の半導体メモリ装置によれば、データ入出力ラインを共有して行に配列されるバンクと前記バンクを列方向に分割してカラムブロックに配列されるメモリブロックから、バンク中一つのバンクを選択し、選択されるバンク内の複数個のビットライン中で所定のビットラインを選択して、選択されるビットラインのデータを出力する半導体メモリ装置において、半導体メモリ装置はバンク間に配置され隣接するバンクに共有されて、選択されるビットラインのデータをデータ入出力ラインに伝達するカラム選択回路を具備し、カラム選択回路は、所定のバンクを選択するバンク選択信号に応答して、選択されるバンク内のビットラインを各々の対応する第１データラインに連結する多数個の第１選択部と、ビットラインのアドレスを示す各々のカラム選択信号に応答して、第１データラインを第２データラインに連結する多数個の第２選択部と、バンク選択信号に応答して第２データラインをデータ入出力ラインに連結する第３選択部とを具備する。

前記他の目的を達成するための方案の一つとして、本発明はデータ入出力ラインを共有する少なくとも二つ以上のバンクを含むメモリブロック内の一つのバンクを選択し、選択されるバンク内の複数個のビットライン中で所定のビットラインを選択して、選択されるビットラインのデータをデータ入出力ラインに伝達する半導体メモリ装置の配置方法において、ビットラインのデータをセンシングするビットラインセンスアンプ部と、所定のバンクを選択するバンク選択信号に応答してビットラインを第１データラインに連結し、ビットラインのアドレスを示す各々のカラム選択信号に応答して第２データラインをデータ入出力ラインに連結するカラム選択回路と、ビットラインセンスアンプ部の電源電圧を供給するセンスアンプ電源ドライバーと、第２データラインを等化させるデータラインイコライザとを具備し、バンク間のビットラインセンスアンプ領域にセンスアンプ電源ドライバー及びデータラインイコライザを配置する。

このような本発明は、データ入出力ラインが多数個のバンクに提供されるデータ入出力ラインと共有されてもデータ入出力ラインの接合負荷を最小化することができ、カラム選択回路の第２選択部に連結されるカラム選択信号を提供する信号線がビットライン方向と同じ方向に提供されるためチップの面積を増やさない。そして、データラインイコライザ及びセンスアンプ電源ドライバーがカラム選択回路内のビットラインセンスアンプ領域に配置されることによってチップ面積を増やさない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に対して、同じ参照符号は同じ部材を示す。本明細書では最近に広く用いられているラムバスDRAMに対して記述される。ラムバスDRAMは行方向にバンクが多数個配列され、バンクの列方向には一群のグローバルデータラインを共有する多数のメモリブロック、いわゆるDQブロックよりなる。グローバルデータライン対IO、/IOの数はラムバスDRAMのメモリ構成に従って多様に構成されうる。

＜カラム選択回路＞
図１は本発明のカラム選択回路を有する半導体メモリ装置１００の一部を概略的に示す図面で、この半導体メモリ装置１００を上段部と下段部に分けて具体的に示す図面が図２及び図３である。
図１の上段部の図２には隣接した２個のバンクB０、B１を具備し、各バンクB０、B１間にはセンスアンプ部１１８、１１９及びカラム選択回路１２０を含むデータ入出力回路２２０を具備する。カラム選択回路１２０は２個のバンクB０、B１中選択されるバンクの複数個のビットライン対中で所定のビットライン対を選択して、選択されるビットライン対をグローバルデータライン対IO、/IOに伝達する。

グローバルデータライン対IO、/IOの数は多様に構成されうるが、本実施形態では図面描写の単純化のために６４個のビットライン対に連結される１個のグローバルデータライン対IO、/IOよりなる例が記述される。
第１バンクB０の６４個のビットライン対(BLi、/BLi、i＝０〜６３)中半分の３２個の奇数番号のビットライン対(BLi、/BLi、i＝２n＋１、n＝０〜３１)は第１バンクB０の下段部に連結され、残りの半分の３２個の偶数番号のビットライン対(BLi、/BLi、i＝２n、n＝０〜３１)は第１バンクB０の上段部に連結される。これとは反対に、第２バンクB１の６４個のビットライン対(BLi、/BLi、i＝０〜６３)中半分の３２個の偶数番号のビットライン対(BLi、/BLi、i＝２n、n＝０〜３１)は第２バンクB１の下段部に連結され、残りの半分の３２個の奇数番号のビットライン対(BLi、/BLi、i＝２n＋１、n＝０〜３１)は第２バンクB１の上段部に連結される。

第１バンクB０の３２個の奇数番号のビットライン対(BLi、/BLi、i＝２n＋１、n＝０〜３１)と第２バンクB１の３２個の奇数番号のビットライン対(BLi、/BLi、i＝２n＋１、n＝０〜３１)は各々相互連結されてセンスアンプN−S/A、P−S/Aを共有する。共有されるNMOS及びPMOSセンスアンプN−S/A、P−S/Aを含むセンスアンプ部１１８、１１９は、選択されるバンクのビットラインデータをセンシングしてセンシングされるビットラインデータをカラム選択回路１２０に伝達する。
センスアンプ部１１８、１１９にはセンスアンプ電源ドライバー１１６から提供される接地電圧レベルのセンスアンプ接地信号LAB及び電源電圧レベルのセンスアンプ電源信号LAが提供されるが、センスアンプ接地信号LABはNMOSセンスアンプN−S/Aの接地端に、そしてセンスアンプ電源信号LAはPMOSセンスアンプP−S/Aの電源端に各々連結される。センスアンプ電源ドライバー１１６は具体的に図４に示されている。

図４を参照すれば、"ハイレベル"のバンク選択信号PCBSEL１及びビットラインセンシングを指示する"ハイレベル"のセンシングイネーブル信号PSに応答して、PMOSセンスアンプP−S/Aに電源電圧VCCの供給を指示するPMOSセンシングイネーブル信号LAPG及びNMOSセンスアンプN−S/Aに接地電圧VSSの供給を指示するNMOSセンシングイネーブル信号LANGを発生する。この後、"ローレベル"のPMOSセンシングイネーブル信号LAPG及び"ハイレベル"のNMOSセンシングイネーブル信号LANGの活性化に応答してPMOSセンスアンプP−S/Aの電源端LAに電源電圧VCCAを、NMOSセンスアンプN−S/Aの接地端LABには接地電圧VSSAを供給する。一方、センスアンプ電源ドライバー１１６はセンスアンプ動作が起こらない間にセンスアンプ電源ドライバー１１６のイコライザ信号LAEQに応答するイコライザ１１７を通じて、センスアンプ部のPMOSセンスアンプP−S/Aの電源端LA及びNMOSセンスアンプN−S/Aの接地端LABに電源電圧VCCAレベルの半分に当るプリチャージ電圧VBLを印加する。

また、図２でカラム選択回路１２０は隣接したバンクB０、B１中選択されるバンク内の６４個のビットライン対中でセンスアンプ部１１８、１１９を通じて伝えられる一つのビットライン対を選択する。ここでは、カラム選択回路１２０が第２バンクB１で一つのビットライン対を選択することが例として記述される。
カラム選択回路１２０は具体的に、第１乃至第３選択部１２２、１２４、１２６を具備する。第１選択部１２２は第２バンクB１が選択されることを示すバンク選択信号PCBSEL１に応答して第２バンクB１の上段部の３２個のビットライン対を第１データライン対FDLに連結する。

第１選択部１２２は、具体的にバンク選択信号PCBSEL１がゲートに連結され、ソースとドレインにビットライン(BLi、i＝２n＋１、n−０〜３１)と第１データラインFDLが各々連結される第１NMOSトランジスタ(TAi、i＝０〜６３)よりなる。ここで、バンク選択信号PCBSEL１は以後に説明されるバンク選択信号発生回路から提供されるが、簡単に、バンク選択信号PCBSEL１は第２バンクB１内一つのビットライン対を選択するように設定されるカラムアドレスラッチ信号及びバンクアドレス信号によって第２バンクB１の上段部に連結されるビットラインを選択する。そして、バンク選択信号PCBSEL１を提供する信号線は第２バンクB１のビットライン方向に交差する方向、即ち、ワードライン方向に第１選択部１２２及び第３選択部１２６に提供される。

第２選択部１２４は第２バンクB１内ビットラインのアドレスを示す各々のカラム選択信号(CSLi、i＝０〜３１)に応答して第１選択部１２２から伝えられる第１データライン対FDL中カラム選択信号(CSLi、i＝０〜３１)に該当する第１データライン対FDLを第２データライン対SDLに連結する。第２選択部１２４は、具体的にカラム選択信号(CSLi、i＝０〜３１)がゲートに各々連結され、ソースとドレインに第１デートラインFDLと第２データラインSDLが各々連結される第２NMOSトランジスタ(TBi、i＝０〜６３)よりなる。

ここで、第２データライン対SDLはローカルデータラインとも呼ばれる。そして、この第２データライン対SDLにはデータラインイコライザ１１４が連結される。データラインイコライザ１１４は図５に示されているが、図５のデータラインイコライザ１１４は前記の図４のセンスアンプ電源ドライバー１１６で説明したイコライザ１１７と同一である。データラインイコライザ１１４はセンスアンプ電源ドライバー１１６(図４)のイコライザ信号LAEQまたはPMOSセンシングイネーブル信号LAPGの"ハイレベル"に応答して第２データライン対SDLにプリチャージ電圧VBLを印加する。

データラインイコライザ１１４がイコライザ信号LAEQまたはPMOSセンシングイネーブル信号LAPGに制御されることは、"ハイレベル"のイコライザ信号LAEQによってセンスアンプ部１１８、１１９の電源端LA及び接地端LABにプリチャージ電圧VBLが印加されることによって、または"ハイレベル"のPMOSセンシングイネーブル信号LAPGによってセンスアンプの電源端LAに電源電圧VCCAが供給されなくてセンスアンプ部１１８、１１９(図２)が動作されないため第２データライン対SDLがイコライザ信号LAEQまたはPMOSセンシングイネーブル信号LAPGに応答してフリーチャージ電圧VBLにプリチャージされることによって、動作遮断されたセンスアンプ部１１８、１１９とよく符合する。

第３選択部１２６は、バンク選択信号PCBSEL１に応答して第２選択部１２４によって選択される第２データライン対SDLをデータ入出力ライン対IO、/IOに連結する。第３選択部１２６は具体的に、バンク選択信号PCBSEL１がゲートに連結され、ソースとドレインに第２データライン対SDLとデータ入出力ライン対IO、/IOが各々連結される第３NMOSトランジスタ(TCi、i＝０、１)よりなる。

従って、カラム選択回路１２０で第１選択部１２２の第１NMOSトランジスタ(TAi、i＝０〜６３)はゲートに印加されるバンク選択信号PCBSEL１に応答して第２バンクB１内ビットラインのデータを第１データライン対FDLを通じて第２選択部１２４の第２NMOSトランジスタ(TBi、i＝０〜６３)に各々伝達する。第２選択部１２４の第２NMOSトランジスタ(TBi、i＝０〜６３)は各々のゲートに印加されるカラム選択信号(CSLi、i＝０〜３１)に応答して第１データライン対FDL中一つの第１データライン対FDLを選択して、選択される第１データライン対FDLのデータを第２データライン対SDLを通じて第３選択部１２６の第３NMOSトランジスタ(TCi、i＝０、１)に伝達する。第３選択部１２６の第３NMOSトランジスタ(TCi、i＝０、１)はゲートに印加されるバンク選択信号PCBSEL１に応答して第２データライン対SDLのデータをデータ入出力ライン対IO、/IOに伝達する。

このようなカラム選択回路１２０によれば、第２バンクB１と連結されるデータ入出力ラインIOは第２バンクB１の上段部及び下段部に各々連結される二つの第３NMOSトランジスタTC０の接合負荷だけを有する。このようなデータ入出力ライン対IO、/IOは多数個のバンクに提供されるデータ入出力ライン対と共有されても接合負荷を最小化することができる。

また、カラム選択回路１２０の第２選択部１２４にはビットライン方向に並んで水平に配置されてビットライン方向に提供されるカラム選択信号(CSLi、i＝０〜３１)と連結され、第３選択部１２６には二つの第３NMOSトランジスタTC０だけ存在して第３選択部１２６の行方向に所定の面積を確保し、ここに前述したセンスアンプ電源ドライバー１１６及びデータラインイコライザ１１４を配置することができてチップ面積をだいぶ縮められる。このような利点は図２に対応する比較例の図１３を参照して説明する。
そして、図３は図２と動作上ほとんど同一なので説明の重複を避けて具体的な説明を省略する。

＜配置の一例＞
図６は、前述した図２のカラム選択回路１２０を含む半導体メモリ装置の全体的な配置を示す。図６には最近に広く用いられているラムバスDRAM、例えば６４MラムバスDRAMが２個の３２MDRAMメモリブロックよりなり、１２８個のデータを同時に入出力すること、即ち、×１２８データ入出力方法が例として説明される。

図６を参照すれば、半導体メモリ装置２００はメモリブロック２０２、２０４、ローデコーダ２０６、バンク選択信号発生回路１３０、カラムデコーダ２０８及び外部チャンネルとのプロトコールを支援するインタフェースロジック(図示せず)を具備する。
各メモリブロック２０２、２０４は行に配列される１６個のバンク(Bi、i＝０〜１５)と各バンク(Bi、i＝０〜１５)を列方向に分割して１６個のカラムブロック、即ち、DQブロック(DQi、i＝０〜１５)よりなるが、バンク(Bi、i＝０〜１５)及び１６個のDQブロック(DQi、i＝０〜１５)でマッチングされる複数個のサブブロックSBを含む。一つのサブブロックSBは５１２個のワードラインと２５６個のビットラインよりなる。メモリブロック１０２、１０４内にはサブブロックSB内のビットラインをデータ入出力ラインと連結する前述したカラム選択回路１２０(図２)を含むデータ入出力回路２２０が備わり、一つのDQブロック(DQi、i＝０〜１５)内サブブロックSBは４個のデータ入出力ライン(IOi_n、i＝０〜３、n＝０〜３１)を共有する。

メモリブロック２０２、２０４間に配置されるローデコーダ２０６は外部から入力されるローアドレスRA[８:０]中ローアドレスRA[６:２]をデコーディングして１２８個のワードラインイネーブル信号NWEiを発生し、最下位ローアドレスRA[１:０]をデコーディングして４個のワードライン駆動信号(図示せず)を発生する。一つのワードラインイネーブル信号NWEiに連結される４個のワードライン駆動信号(図示せず)に応答してサブブロックSB内５１２個のワードラインWL中一つのワードラインWLが選択されるが、このような動作はサブワードラインドライバーSWDで遂行される。このようにワードラインWLを活性化させるのにローデコーダ２０６及びサブワードラインドライバーSWDを使用する分割駆動方式は、メモリ容量に従って不回避に増えるワードラインの負荷による遅延を最小化する。

そして、接続領域CJTはサブワードラインドライバーSWD領域とビットラインセンスアンプ領域が交差する領域であって、イコライザ信号LAEQ、センシングイネーブル信号LAPG、LANG及び後述されるバンク選択信号発生回路１３０から発生するバンク選択信号(PCBSELi、i＝０〜１５)の制御信号が提供される領域である。
バンク選択信号発生回路１３０は図２で既に述べたようにカラム選択回路１２０(図２)と連結されるバンク(Bi、i＝０〜１５)を選択するためにバンク選択信号(PCBSELi、i＝０〜１５)を発生する。バンク選択信号(PCBSELi、i＝０〜１５)は隣接するバンクB０、B１に共有されるカラム選択回路１２０(図２)を選択されるバンクと連結する信号である。バンク選択信号発生回路は具体的に、図７に示される。

図７を参照すれば、バンク選択信号発生回路１３０はカラムアドレス信号CA０、カラムアドレス信号CA０をラッチするカラムアドレスラッチ信号PYAL及び第１乃至第４バンクアドレス信号CBSEL<０>、CBSEL<１>、CBSEL<２>、CBSEL<３>を受信して多数個、即ち、１６個のバンク中一つのバンクを選択するバンク選択信号(PCBSELi、i＝０〜１６)を発生する。バンク選択信号発生回路１３０は具体的に、第１バンク選択信号発生回路１３２、第２バンク選択信号発生回路１３４及び第３バンク選択信号発生回路１３６を具備する。

第１バンク選択信号発生回路１３２はカラムアドレスをラッチするカラムアドレスラッチ信号PYAL及び第１及び第２バンクアドレス信号CBSEL<０>、CBSEL<１>に応答して第１乃至第４バンク選択信号(BDCA０１、i＝０〜３)を発生する。第１バンク選択信号発生回路１３２は図８を参照して説明される。
図８を参照すれば、第１バンク選択信号発生回路１３２は第１及び第２バンクアドレス信号CBSEL<０>、CBSEL<１>をデコーディングして第１乃至第４予備バンク選択信号(p_BDCA０１、i＝０〜３)を発生するが、第１乃至第４予備バンク選択信号(p_BDCA０１、i＝０〜３)中一つだけが"ローレベル"になる。第１乃至第４予備バンク選択信号(p_BDCA０１、i＝０〜３)はカラムアドレスラッチ信号PYALに応答して第１乃至第４バンク選択信号(BDCA０１、i＝０〜３)に伝送される。ここで、第１乃至第４バンク選択信号(BDCA０１、i＝０〜３)は第１乃至第４予備バンク選択信号(p_BDCA０１、i＝０〜３)が各々反転された信号である。

図９は第２バンク選択信号発生回路１３４を具体的に示す回路図である。図９に示した第２バンク選択信号発生回路１３４は図８の第１バンク選択信号発生回路１３２とほとんど同一である。但し、図９の第３及び第４バンクアドレス信号CBSEL<２>、CBSEL<３>と図８の第１及び第２バンクアドレス信号CBSEL<０>、CBSEL<１>との間に差異があるだけである。従って、本明細書では図８の第１バンク選択信号発生回路１３２と重なる部分に対する記述は省略する。簡略に、第２バンク選択信号発生回路１３４は第３及び第４バンクアドレス信号CBSEL<２>、CBSEL<３>をデコーディングし、カラムアドレスラッチ信号PYALに応答して第５乃至第８バンク選択信号(BDCA２３、i＝０〜３)を発生する。

図１０は第３バンク選択信号発生回路を具体的に示す回路図である。これを参照すれば、第３バンク選択信号発生回路１３６は第１乃至第８バンク選択信号(BDCA０１、BDCA２３、i＝０〜３)及びカラムアドレス信号CA０を受信してバンク選択信号(PCBSELi、i＝０〜１６)を発生する。
第３バンク選択信号発生回路１３６は具体的に、第１乃至第８バンク選択信号(BDCA０１、BDCA２３、i＝０〜３)、カラムアドレス信号CA０及び反転されたカラムアドレス信号/CA０を組合するバンクデコーディング回路部１３８を具備する。バンクデコーディング回路部１３８は１７個のバンクデコーダ１４０、１４１、…、１５６よりなるが、各々のバンクデコーダ１４０、１４１、…、１５６は第１乃至第８バンク選択信号(BDCA０１、BDCA２３、i＝０〜３)中で４つを組合し、カラムアドレス信号CA０または反転されたカラムアドレス信号/CA０を選択的に入力してバンク選択信号(PCBSELi、i＝０〜１６)を発生する。バンクデコーダ１４０、１４１、１４２、…は２個の３-入力NANDゲートG１、G２とこれら３-入力NANDゲートG１、G２の出力を入力とする２-入力NANDゲートG３よりなるが、これは各々の３-入力NANDゲートG１、G２の入力信号にデコーディングされる出力を論理和することと解釈される。

ここで、バンクデコーダ１４０、１４１、１４２、…に入力される４個の第１乃至第８バンク選択信号(BDCA０１、BDCA２３、i＝０〜３)は２個ずつ分離されて相互隣接するバンクデコーダ１４０、１４１、１４２、…に提供される。それで、隣接するバンクデコーダ１４０、１４１、１４２、…はカラムアドレス信号CA０または反転されたカラムアドレス信号/CA０に応答して"ハイレベル"のバンク選択信号(PCBSELi、i＝０〜１６)を発生する。例えば、第２バンクB１(図１)の上段部及び下段部を選択するバンク選択信号PCBSEL１、PCBSEL２を発生する第２及び第３バンクデコーダ１４１、１４２を説明すれば次の通りである。

先ず、第２バンクB１(図２)を選択するためにバンクアドレス信号(CBSEL、i＝０〜３)中第２バンクアドレス信号(CBSEL<１>)だけ"ハイレベル"で、残りの他のバンクアドレス信号CBSEL<０>、CESEL<２>、CBSEL<３>は"ローレベル"で第１及び第２バンク選択信号発生回路(１３２、図８及び１３４、図９)に提供される。それで、第１及び第２バンク選択信号発生回路(１３２、図８及び１３４、図９)は第２バンク選択信号BDCA０１<１>及び第５バンク選択信号BDCA２３<０>を"ハイレベル"で発生する。

第３バンク選択信号発生回路１３６内の第２バンクデコーダ１４１は第１バンク選択信号BDCA０１<０>、第５バンク選択信号BDCA２３<０>及びカラムアドレス信号CA０を３-入力NANDゲートG１に入力し、第２バンク選択信号BDCA０１<１>、第５バンク選択信号BDCA２３<０>及びカラムアドレス信号CA０を３-入力NANDゲートG２に入力する。第３バンクデコーダ１４２は第２バンク選択信号BDCA０１<１>、第５バンク選択信号BDCA２３<０>及び反転されたカラムアドレス信号/CA０を３-入力NANDゲートG１に入力し、第３バンク選択信号BDCA０１<２>、第５バンク選択信号BDCA２３<０>及び反転されたカラムアドレス信号/CA０を３-入力NANDゲートG２に入力する。

従って、第２バンクB１(図１)を選択するためにデコーディングされた"ハイレベル"の第２バンク選択信号BDCA０１<１>及び第５バンク選択信号BDCA２３<０>は第２及び第３バンクデコーダ１４１、１４２に提供されるが、第２バンクB１(図１)の上段部を選択する反転されたカラムアドレス信号/CA０によって、第２バンクデコーダ１４１の３-入力ゲートG２が"ローレベル"になりバンク選択信号PCBSEL１は"ハイレベル"になる。"ハイレベル"のバンク選択信号PCBSEL１は第２バンクB１(図２)の上段部を選択する。反対に、第２バンクB１(図１)の下段部を選択するカラムアドレス信号CA０によって第３バンクデコーダ１４２の３-入力ゲートG１が"ローレベル"になりバンク選択信号PCBSEL２は"ハイレベル"になる。"ハイレベル"のバンク選択信号PCBSEL２は第２バンクB１(図１)の下段部を選択する。

再び、図６を参照すればカラムデコーダ２０８は外部から入力されるカラムアドレス信号CA[５:１]をデコーディングしてカラム選択信号(CSLk、k＝０〜３１)を発生する。カラム選択信号(CSLk、k＝０〜３１)は図１で示したようにビットライン方向と同じ方向にカラム選択回路１２０(図２及び図３)に提供される。カラム選択信号(CSLk、k＝０〜３１)及び"ハイレベル"のバンク選択信号PCBSEL１、PCBSEL２を受信するカラム選択回路１２０(図２及び図３)の動作は前述した。従って、カラム選択回路１２０(図２及び図３)内のカラム選択信号(CSLk、k＝０〜３１)はサブブロックSB内２５６個のビットライン対をアドレッシングするが、２５６個のビットライン対中で４個のビットライン対を一回に選択する。従って、半導体メモリ装置２００は一つのDQブロック(DQi、i＝０〜１５)に配列される一つのサブブロックSBで４個のビットライン対データがカラム選択回路１２０を通じて４個のデータ入出力ライン対(IOi_n、i＝０〜３、n＝０〜３１)に同時に入出力される。

＜配置の他の例＞
図１１に示されているバンクB０は、図６に示されているバンクB０構造とは違う構成を示す。図６のバンクB０は一つのDQブロック(DQi、i＝０〜１５)内残りの他のバンクB１、B２、…、B１５(図６)のようにデータ入出力ライン(IOi、i＝０〜３)を共有することに対して、図１１のバンクB０は残りの他のバンクB１、B２、…、B１５とデータ入出力ラインを共有せずに各々分離独立されたグローバルデータ入出力ライン(GIOi_n、i＝０〜３、n＝バンク数)を有することに差異点がある。そして、図６のバンクB０はカラム方向に分れて２５６個ずつのビットラインを一つのグループとするサブブロックSBよりなる反面、図１１のバンクB０はカラム方向だけでなくロー方向にも分れた多数個のサブブロックSBよりなる。他のバンクB１、B２、…もB０バンクと同じ構造を有し行及び列方向にマトリックス構造で配置される。

図１１ではバンクB０内サブブロックSBの行方向間に既に説明したサブワードラインドライバーSWDを具備し、サブブロックSBの列方向間にはビットラインのデータをセンシングするビットラインセンスアンプの領域にローカルデータラインLIOを等化させるデータラインイコライザEQ及びローカルデータラインLIOをグローバルデータ入出力ラインGIOiと連結するスイッチング部MUXを具備する。ローカルデータラインLIOは前述した図２のカラム選択回路１２０の第２データラインSDLとほとんど同じ意味を有し、グローバルデータ入出力ライン(GIOi_n、i＝０〜３、n＝バンク数)は図２のデータ入出力ラインIOiと同じ意味を有する。さらに、データラインイコライザEQは図２のデータラインイコライザ１１４と同一で、スイッチング部MUXも図２の第３選択部１２６と同一である。

従って、本実施形態の配置を有する半導体メモリ装置３００はセンスアンプ電源ドライバー１１６(図４)のイコライザ信号LAEQ及びPMOSセンシングイネーブル信号LAPGがビットラインセンスアンプの領域に提供されるため、別の制御信号ラインを追加しなくてもビットラインセンスアンプ領域にデータラインイコライザEQ及びスイッチング部MUXを具備することができる。

＜配置のさらに他の例＞
図１２の配置は図１１の配置とほとんど同一である。但し、図１１のデータラインイコライザEQはビットラインセンスアンプ領域に配置されることに反して図１２のデータラインイコライザEQは図６で説明した接続領域CJTに配置され、またこの接続領域CJTにセンスアンプ電源ドライバーLA/LABが配置されるという点で差がある。これは半導体メモリ装置３００の高速動作が一般的にスイッチング部MUXにだいぶ依存的であるため、スイッチング部MUXをビットラインセンスアンプ領域に配置して動作させることが高速動作に有利だということを意味する。相対的に高速動作に影響が少ないデータラインイコライザEQ及びセンスアンプ電源ドライバーLA/LABは、図４で説明したセンスアンプ電源ドライバー(LA/LAB、１１６)に提供されるイコライザ信号LAEQをデータラインイコライザEQの制御信号として使用できて接続領域に容易に配置することができる。

＜比較例＞
図１３は図２のカラム選択回路１２０に対する比較例を含む半導体メモリ装置１０を示す。図１３を参照すれば、半導体メモリ装置１０内のカラム選択回路２０は図２のカラム選択回路１２０と選択されるバンク内３２個のビットライン対中で一つのビットライン対を選択するという点で動作上ほとんど同一である。しかし、半導体メモリ装置１０は分離部１２、１４をさらに具備する。そして、カラム選択回路２０は４:１カラム選択部３１、…、３８及び８:１カラム選択部４０を具備するが、図２のカラム選択回路１２０の第１乃至第３選択部１２２、１２４、１２６と差がある。

半導体メモリ装置１０内の分離部１２、１４はバンク選択信号PCBSELiがゲートに連結されるNMOSトランジスタよりなって選択されるバンクとカラム選択回路２０を連結する。分離部１２、１４は隣接するバンクB０、B１に共有されるカラム選択回路２０とバンクB０、B１の上段及び下段部間に配置されて、選択されるバンクとカラム選択回路２０とを連結し、選択されないバンクとカラム選択回路２０を分離する。言い換えれば、第２バンクB１の下段部を選択するバンク選択信号PCBSEL２_Lの活性化によって第２バンクB１の下段部に位置する分離部１２のNMOSトランジスタが"ターン−オン"されて、第２バンクB１の偶数番号のビットライン対(BLi、/BLi、i＝２n、n＝０〜３１)がカラム選択回路２０と連結される。

カラム選択回路２０は具体的に、８個の４:１カラム選択部３１、３２、…、３８と、１個の８:１カラム選択部４０とを具備する。４:１カラム選択部３１、３２、…、３８は第１カラム選択トランジスタ(TFi、i＝０〜７)に各々印加される第１カラム選択信号CSLF０、CSLF１、CSLF２、CSLF３に応答して４個のセルビットライン対中で一つのビットライン対を選択し、選択されるビットライン対を８:１カラム選択部４０に伝達する。８:１カラム選択部４０は第２カラム選択トランジスタ(TSi_１、TSi_２、i＝０〜７)に各々印加される第２カラム選択信号CSLS０、CSLS１、…、CSLS７に応答して８個の４:１カラム選択部３１、…、３８の出力中で一つを選択してデータ入出力ライン対IO、/IOに伝達する。

ところが、このようなカラム選択回路２０で第２バンクB１の上段部及び下段部と連結されるデータ入出力ラインIOは１６個の第２カラム選択トランジスタ(TSi_１、TSi_２、i＝０〜７)の接合負荷を有する。従って、本比較例のカラム選択回路２０はデータ入出力ラインIOに大きい接合負荷を有する。これは図２の本発明のカラム選択回路１２０(図２)が図１３のカラム選択回路２０と比較して接合負荷を最小化できるという側面で利点があるといえる。

また、本比較例の半導体メモリ装置１０では第１及び第２カラム選択信号(CSLFi、i＝０〜３、CSLSj、j＝０〜７)がビットライン方向に垂直に、即ち、ワードライン方向にカラム選択回路２０に提供されるため、このために図６の半導体メモリ装置２００で説明した接続領域CJTに第１及び第２カラム選択信号(CSLFi、i＝０〜３、CSLSj、j＝０〜７)のラインが配置されるべきであるため、接続領域CJTが大きくなるにつれてサブワードラインドライバーSWD領域も大きくなってチップ面積が増える問題点がある。

そして、本比較例の８:１カラム選択部４０内の第２カラム選択トランジスタ(TSi_１、TSi_２、i＝０〜７)の占める領域によってデータラインイコライザ１１４及びセンスアンプ電源ドライバー１１６が本発明のカラム選択回路１２０(図２)でようにカラム選択回路２０内に配置されずに図６の半導体メモリ装置２００で説明した接続領域CJTに配置されるべきなため、チップ面積がさらに増える問題点がある。

従って、図２の本発明の実施形態が図１３の比較例と比較してチップ面積が増えないという側面で利点があるといえる。
図面と明細書で最適の実施形態が記載された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。本発明は図面に示した一実施形態を参考して説明されたが、これは例示的なことに過ぎなく、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能だという点を理解するはずである。従って、本発明の真の技術的保護範囲は請求範囲の技術的思想により決まるべきである。

本発明の一実施形態に係るカラム選択回路とこれを含む半導体メモリ装置の一部分を概略的に示す図面である。図１の半導体メモリ装置の上段部を具体的に示す図面である。図１の半導体メモリ装置の下段部を具体的に示す図面である。図２のセンスアンプ電源ドライバーを示す図面である。図２のデータラインイコライザを示す図面である。図１のカラム選択回路とこれを含む半導体メモリ装置及びその配置を全体的に示す図面である。図６のバンク選択信号発生回路を示すブロック図である。図７の第１バンク選択信号発生回路を具体的に示す回路図である。図７の第２バンク選択信号発生回路を具体的に示す回路図である。図７の第３バンク選択信号発生回路を具体的に示す回路図である。図６の半導体メモリ装置の他の配置例を示す図面である。図１１の半導体メモリ装置のさらに他の配置例を示す図面である。図２の比較例としてのカラム選択回路とこれを含む半導体メモリ装置の一部分を示す図面である。

符号の説明

１００…半導体メモリ装置
１１４…データラインイコライザ
１１６…センスアンプ電源ドライバー
１１８，１１９…センスアンプ部
１２０…カラム選択回路
１２２…第１選択部
１２４…第２選択部
１２６…第３選択部

Claims

独立したグローバルデータ入出力ラインを有するバンクを有し、前記バンクの各々は行及び列方向に分割されて多数個のサブブロックに配列されるメモリブロックを有し、前記バンク中一つのバンクを選択し前記選択されるバンク内複数個のビットライン中で所定のビットラインを選択して前記選択されるビットラインのデータを前記グローバルデータ入出力ラインに入出力する半導体メモリ装置の配置方法において、
前記ビットラインのデータをセンシングするビットラインセンスアンプ部と、
前記センシングされたビットラインデータが伝えられるローカルデータラインを前記グローバルデータ入出力ラインに連結するスイッチング部と、
前記ローカルデータラインを等化させるデータラインイコライザとを具備し、
前記スイッチング部が前記サブブロック間の前記ビットラインセンスアンプ領域に配置されることを特徴とする半導体メモリ装置の配置方法。
前記データラインイコライザが前記ビットラインセンスアンプ領域に配置されることを特徴とする請求項１に記載の半導体メモリ装置の配置方法。
前記センスアンプ電源ドライバーが前記ビットラインセンスアンプ領域に配置されることを特徴とする請求項２に記載の半導体メモリ装置の配置方法。
前記センスアンプ電源ドライバーが前記ビットラインセンスアンプ領域に配置されることを特徴とする請求項１に記載の半導体メモリ装置の配置方法。