KR100299879B1 - 초고밀도의교호배치형금속가상접지rom - Google Patents

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KR100299879B1
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클라크 3세 존 엠.
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Abstract

본 발명은 P-형 실리콘의 실리콘 기판에 형성된 교호배치형 금속 가상 접지(AMG) 판독 전용 메모리(ROM) 어레이를 제공한다. 상기 어레이는 복수개의 행 및 복수개의 열의 ROM 데이타 저장 셀에 의해 한정되는 ROM 셀 매트릭스를 포함한다. 상기 AMG ROM 어레이는 상기 실리콘 기판에 형성된 복수개의 평행하고 이격된 매몰된 N+ 비트라인을 포함한다. 교호로 배치되어 매몰된 N+ 비트라인은 어레이 세그먼트에 내재하는 2개의 접촉 위치에서 도전성 금속라인에 의해 접촉되어 ROM 셀 매트릭스의 접촉된 드레인 비트라인을 형성한다. 2개의 인접한 접촉된 드레인 비트라인 사이에 있는 각각의 매몰된 N+ 비트라인은 접촉되지 않는다. 각각의 접촉되지 않는 비트라인은 미리 선택된 복수개의 ROM 데이타 저장 셀에 대한 세그먼트화된 소오스 비트라인을 형성하여, ROM 세그먼트에 한 열의 ROM 데이타 저장 셀을 한정하기에 충분한 길이로 분할된다. 즉, 제1열의 ROM 데이타 저장 셀은 상기 세그먼트화된 소오스 비트라인 및 제1의 인접한 접촉된 드레인 비트라인 사이에 접속된다. 제2열의 ROM 데이타 저장 셀은 상기 세그먼트화된 소오스 라인 및 제2의 인접한 접촉된 드레인 비트라인 사이에 접속된다. 각각의 접속된 드레인 비트라인에 대해 한쌍의 세그먼트 선택 스위칭 트랜지스터는 상기 접촉된 드레인 비트라인 및 그러한 접촉된 드레인 비트라인에 대한 접촉 위치 사이에 각각 접속된다. 상기 세그먼트 선택 스위칭 트랜지스터는 세그먼트 선택 신호에 응답하여 상기 접촉된 드레인 비트라인 및 상기 접촉 위치 사이로 전류를 흐르게 한다. 각각의 세그먼트화된 소오스 비트라인에 대해, 한쌍의 내부 선택 스위칭 트랜지스터는 상기 세그먼트화된 소오스 비트라인의 양단부 및 그러한 세그먼트화된 소오스 비트라인과 연관된 인접한 접촉된 드레인 비트라인 사이에 각각 접속된다. 내부 선택 스위칭 트랜지스터는 내부 선택 신호에 응답하여 상기 세그먼트화된 소오스 비트라인 및 인접한 접촉된 드레인 비트라인 사이로 전류를 흐르게 한다. 마찬가지로, 한쌍의 외부 선택 스위칭 트랜지스터는 세그먼트화된 소오스 비트라인의 양단부 및 상기 제2의 인접한 접촉된 드레인 비트라인 사이에 각각 접속된다. 상기 외부 선택 트랜지스터는 외부 선택 신호에 응답하여 세그먼트화된 소오스 비트라인 및 제2의 인접한 접촉된 비트라인 사이로 전류를 흐르게 한다.

Description

[발명의 명칭]
초고밀도의 교호배치형 금속 가상 접지 ROM
[도면의 간단한 설명]
제1도는 뱅크 선택 구성을 기초로한 공지된 마스크 ROM 어레이를 예시하는 배치도이다.
제2도는 제1도 어레이의 우수 열에서의 선택된 셀을 판독하기 위한 바이어스 상태를 예시하는 배치도이다.
제3도는 제1도 어레이의 기수 열에서의 선택된 셀을 판독하기 위한 바이어스 상태를 예시하는 배치도이다.
제4도는 본 발명에 따른 AMG ROM 어레이의 2개의 세그먼트(n, n+1)의 부분을 예시하는 개략도이다.
제5도는 본 발명에 따른 AMG ROM 어레이 제조 방법에서의 N+ 비트라인 마스크의 형성을 예시하는 배치도이다.
제6도는 본 발명에 따른 AMG ROM 어레이 제조방법에서의 ROM 프로그래밍 마스크의 형성을 예시하는 배치도이다.
제7도는 본 발명에 따라 제조된 AMG ROM 어레이의 일부에 대한 구조를 예시하는 배치도이다.
제8도는 본 발명에 따른 AMG ROM 어레이에서의 세그먼트의 세그먼트 선택 및 외부/내부 선택 스위칭 특징부를 보다 상세하게 예시하는 개략도이다.
[발명의 상세한 설명]
[발명의 배경]
1. 발명의 분야
본 발명은 판독 전용 메모리(ROM) 디바이스에 관한 것이며, 보다 구체적으로 기술하면, 초고밀도 판독 전용 데이타 저장 장치를 제공하도록 교호배치형(alternate) 금속 가상 접지(AMG) 메모리 어레이 구성 개념을 합체시키는 ROM 어레이에 관한 것이다.
2. 선행 기술의 설명
발명의 명칭이 "EPROM 가상 접지 어레이(EPROM VIRTUAL GROUND ARRAY)"이며 1992년 9월 29일자 Boaz Eitan 명의로 공고된 미합중국 특허 제5,151,375호에는 교호배치형 금속 가상 접지(AMG)EPROM 어레이가 개시되어 있다. Eitan의 개시 내용에 대한 기본 개념은 "교점" EPROM셀, 즉 금속 접점이 매몰된 N+ 비트라인과 교호로 배치된 어레이에서 폴리 1부동 게이트 아일랜드와 폴리 2워드라인이 수직 교차함으로써 한정되는 셀을 이용하는 것이다. 접촉된 비트라인이 상기 어레이의 드레인 라인을 형성하며, 중간의 접촉되지 않은 비트라인이 상기 어레이의 소오스 라인을 형성한다. 상기 소오스 비트라인은 억세스 트랜지스터를 거쳐 접지에 접속되어 있다. 상기 소오스 비트라인은 억세스 트랜지스터를 거쳐 접지에 접속되어 있다. 각각의 드레인 비트라인은 64개의 셀마다 단지 한번만 접촉되며, 상기 64개 셀은 하나의 "세그먼트(segment)"를 형성하는 동일 드레인 비트라인에 접속되어 있다.
지금부터 AMG EPROM 어레이 개념에서 본 발명의 주제인 ROM 어레이 개념을 살피면, VLSI 회로에 관한 1988년 심포지엄에서 발표된 Okada와 그의 동료의 논문 "뱅크 선택 구성을 사용하는 16Mb ROM 설계(16Mb ROM Design Using Bank Select Architecture)" ; 1988년판 85-6쪽의 Digest of Technical Paper에는 뱅크 선택 구성을 기초로한 고밀도 마스크 ROM이 개시되어 있다. 제1도를 참조하면, Okada와 그의 동료 명의의 어레이의 각각의 ROM셀 뱅크 n은 16개의 워드 라인(WLO-WL15)으로 구성되어 있다. 각각의 뱅크의 매몰된 비트라인(2)은 뱅크 선택 트랜지스터(6)를 거쳐 알루미늄 라인(4)에 접속되어 있다. 교호로 배치된 주 비트라인(M) 및 가상 접지 비트라인(V)은 ROM 저장 셀(8)로부터 데이타를 판독하도록 쌍으로 사용된다. 또한 제1도에 도시된 바와 같이, Okada와 그의 동료 명의의 ROM은 2가지 형태의 뱅크 선택 트랜지스터를 사용한다. 한가지 형태는 어레이의 "우수"열의 ROM 셀을 판독하는데 사용된다. 다른 한기지 형태는 "기수" 열을 판독하는데 사용된다.
제2도를 참조하면, 우수 열에서의 선택된 ROM 셀(예컨대 제2도에서의 원을 이루는 셀이 액세스되는 경우, 우수 열에 대한 뱅크 선택라인(SEn) 및 선택된 워드라인(WLO)은 모두 고레벨로 되고, 기수열에 대한 뱅크 선택 라인(SOn)은 저레벨로 된다. 결과적으로, 선택된 ROM 셀의 드레인 및 소오스 영역은 주 비트라인(M) 및 가상 접지라인(V)에 각각 접속된다. 그와 동시에, 기수 열에서의 ROM 셀의 소오스 및 드레인은 우수 열 뱅크 선택라인(SEn)에 의해 활성화되는 우수 열 뱅크 선택 트랜지스터를 거쳐 단락된다.
마찬가지로, 기수열에 있는 셀은 제3도에 도시된 바이어스 상태에 따라 액세스된다.
다시 제1도를 참조하면, 교호로 배치된 주 비트라인(N) 및 가상 접지라인(V)은 어레이의 열 방향으로 지그재그형을 이루어서, 인접한 ROM 셀 뱅크의 우수 및 기수 열에서의 단락된 노드를 교대로 접속시킨다. 따라서, 알루미늄 라인(4)의 피치(pitch)는 매몰된 N+ 비트라인(2)의 피치의 2배일 수 있다. 이는 알루미늄 라인(4) 사이의 단락 가능성 및 캐패시턴스를 모두 감소시킨다. 또한, 이러한 것에 의해 셀 사이즈가 알루미늄 라인(4)의 피치에 의해서라기 보다는 오히려 비트라인(2)의 최소 피치에 의해 결정될 수 있다.
[발명의 개요]
본 발명은 p-형 실리콘의 실리콘 기판에 형성된 교호배치형 금속 가상 접지(AMG)판독 전용 메모리(ROM) 어레이를 제공한다. 상기 어레이는 복수개의 행 및 복수개의 열의 ROM 데이타 저장 셀에 의해 각각 한정되는 복수개의 세그먼트로 분할되는 ROM 셀 매트릭스를 포함한다. 각각의 AMG ROM 어레의 세그먼트는 실리콘 기판에 형성된 복수개의 평행하고 이격된 매몰된 N+ 비트라인을 포함한다.
교호로 배치되어 매몰된 N+ 비트라인은 각각의 세그먼트에 있는 제1 및 제2접촉 위치에서 도전성 금속 라인에 의해 접촉되어서 ROM 셀 매트릭스의 접촉된 드레인 비트라인을 형성한다. 2개의 접촉된 드레인 비트라인사이에 위치한 매몰된 N+ 비트라인은 접촉되지 않는다. 각각의 접촉되지 않는 비트라인은 미리 선택된 복수개의 ROM 데이타 저장 셀에 대한 세그먼트화된 소오스 비트라인을 형성하여 어레이 세그먼트에서 일련의 ROM 데이타 저장 셀을 형성하기에 충분한 길이로 구획된다. 즉, 제1열의 ROM 저장 셀은 세그먼트화된 소오스 비트라인 및 제1의 인접한 접촉된 드레인 비트라인 사이에 접속된다. 각각의 접촉된 드레인 비트라인의 경우, 한쌍의 세그먼트 선택 스위치 트랜지스터중 하나는 그러한 접촉된 드레인 비트라인에 대한 2개의 접촉 위치중 하나와 접촉된 드레인 비트라인 사이에 각각 접속된다. 세그먼트 선택 스위칭 트랜지스터는 세그먼트 선택 신호에 응답하여 접촉된 드레인 비트라인 및 접촉 위치 사이로 전류를 흐르게 한다. 각각의 세그먼트화된 소오스 비트라인의 경우, 한쌍의 내부 선택 스위칭 트랜지스터중 하나는 세그먼트화된 소오스 비트라인의 양 단부 중 하나의 단부와 그러한 세그먼트화된 소오스 비트라인과 관련된 인접한 접촉된 드레인 비트라인 사이에 각각 접속된다. 내부 선택 스위칭 트랜지스터는 내부 선택 신호에 응답하여 세그먼트화된 소오스 비트라인 및 인접한 접촉된 드레인 비트라인 사이로 전류를 흐르게 한다. 마찬가지로, 한쌍의 외부 선택 스위칭 트랜지스터중 하나는 세그먼트화된 소오스 비트라인의 양 단부중 한 단부와 제2의 인접한 접촉된 드레인 비트라인 사이에 각각 접속되어 있다. 외부 선택 트랜지스터는 외부 선택 신호에 응답하여 세그먼트화된 소오스 비트라인 및 제2의 인접한 접촉된 비트라인 사이로 전류를 흐르게 한다.
본 발명의 특징 및 이점에 대한 보다 양호한 이해는 본 발명의 원리가 사용되는 예시적인 실시예를 보여주는, 이하 발명의 상세한 설명 및 첨부된 도면을 참조하면 달성될 것이다.
제4도는 본 발명에 따른 교호배치형 금속 가장 접지(AMG) 판독 전용 메모리(ROM) 어레이의 2개의 세그먼트(n, n+1)의 부분을 도시한 것이다.
제4도에 도시된 바와 같이, AMG ROM 어레이의 각각의 세그먼트(예컨대 세그먼트(n))는 ROM 데이타 저장 셀(10)의 행 및 열을 교차시킴으로써 형성된 ROM 셀 매트릭스를 포함한다. 상기 ROM 저장 셀(10)은 N+ 확산 비트라인 사이에 접속되어 있다. 교호로 배치된(alternate) 비트라인은 상기 어레이의 세그먼트 각각 사이의 접촉 위치(12)에서 도전성 금속(전형적으로는 알루미늄) 라인(도시되지 않음)에 의해 전기적으로 접촉되어 있다. 이들의 교호로 배치된 접촉된 비트라인, 제4도의 비트라인(N-1, N, N+1)은 AMG ROM 어레이의 드레인 비트라인을 형성한다. 나머지 N+ 비트라인, 즉 접촉된 드레인 비트라인(N-1, N+1) 사이의 비트라인은 접촉되지 않고 더우기 ROM 데이타 저장 셀(10)의 미리 선택된 갯수(전형적으로는 32 또는 64)에 대한 소오스 비트라인(14)을 형성하기에 충분한 길이로 구획된다. 이들의 저장 셀은 AMG ROM 어레이의 한 세그먼트내에서 하나의 열을 형성한다.
보다 구체적으로 기술하면, 제4도의 세그먼트화된 소오스 비트라인(14')을 참조하면, AMG ROM 어레이의 각각의 세그먼트화된 소오스 비트라인의 경우, ROM 데이타 저장 셀(10)의 제1열(열A)은 세그먼트화된 소오스 비트라인(14'), 및 접촉된 드레인 비트 라인들 중 하나(이 경우 소오스 비트라인(14')에 인접한 드레인 비트라인(N-14)) 사이에 접속되어 있다. ROM 데이타 저장 셀(10)의 제2열(열B)은 세그먼트화된 소오스 비트라인(14') 및 다른 하나의 인접한 접촉된 드레인 비트라인(이 경우 드레인 비트라인(N))사이에 접속되어 있다.
더우기, 세그먼트화된 소오스 비트라인(14')을 계속 참조하면, AMG ROM 어레이에서의 각각의 세그먼트화된 소오스 비트라인의 경우, 세그먼트화된 소오스 비트라인(14')의 각각의 단부 및 인접한 접촉된 드레인 비트라인중 하나, 이 경우 비트라인(N-1) 사이에 접속된 2개의 내부 선택 스위칭 트랜지스터(16a, 16b)가 존재한다. 하기에 보다 상세하게 기술되겠지만, 한쌍의 내부 선택 스위칭 트랜지스터(16a, 16b) 각각은 내부 선택 신호에 응답하여 세그먼트화된 소오스 비트라인(14') 및 인접한 드레인 비트라인(N-1) 사이로 전류를 흐르게 한다.
그 이외에도, 세그먼트화된 소오스 비트라인(14')의 각각의 단부 및 다른 인접한 접촉된 드레인 비트라인(N) 사이에 접속된 2개의 외부 선택 스위칭 트랜지스터(18a, 18b)가 존재한다. 하기에 보다 구체적으로 기술되겠지만, 외부 선택 스위칭 트랜지스터(18a, 18b) 각각은 외부 선택 신호에 응답하여 세그먼트화된 소오스 비트라인(14') 및 다른 인접한 드레인 비트라인(N) 사이로 전류를 흐르게 한다.
본 발명의 바람직한 실시예에서, 그리고 제4도에 도시된 바와 같이, 내부 선택 스위칭 트랜지스터(16a, 16b) 및 외부 선택 스위칭 트랜지스터(18a, 18b) 모두는 AMG ROM 셀 어레이 매트릭스에서 사용된 셀(10)과 유사한 프로그램되지 않은 ROM 데이타 저장 셀이다.
또한 제4도에 도시된 바와 같이, 그리고 접촉된 드레인 비트라인(N)을 참조하면, 각각의 접촉된 드레인 비트라인의 경우, 한쌍의 세그먼트 선택 스위칭 트랜지스터(20a, 20b)의 각각의 세그먼트 선택 스위칭 트랜지스터는 접촉된 드레인 비트라인(N) 및 AMG ROM 어레이의 세그먼트(n)에서의 드레인 비트라인(N)에 대한 2개의 접촉 장소중 하나 사이에 각각 접속되어 있다. 하기에 보다 상세하게 기술되겠지만, 세그먼트 선택 스위칭 트랜지스터(20a, 20b) 각각은 세그먼트 선택 신호에 응답하여 접촉된 드레인 비트라인(N) 및 드레인 비트라인(N)과 관련된 도전성 접촉라인(도시되지 않음) 사이로 전류를 흐르게 한다.
지금부터 본 발명에 따른 AMG ROM 어레이 제조방법이 기술된다.
AMG ROM 어레이는 P-형 도전성의 실리콘 기판에서 제조된다. 제5도를 참조하면, 종래의 LOCOS 기술은 원하는 경우 P-형 기판에서 전계 산화물(FOX) 영역을 형성하는데 사용된다. LOCOS 절차의 일부로서 형성된 산화물/질화물/산화물(ONO)은 이때 기판으로부터 제거되고 희생 산화물층이 형성된다. 그후 N+ 비트라인 포토레지스트 마스크가 형성되어서 N+ 매몰된 비트라인을 형성하고 어레이의 세그먼트 선택 트랜지스터를 보호하도록 패턴된다. 이 다음에는 P-형 실리콘 기판에 평행하고 이격된 N+ 매몰된 비트라인을 형성하는 비소 이온 주입단계가 이행된다. 그후, 포토레지스트 N+ 비트라인 마스크를 벗겨낸다.
제6도에 도시된 바와 같이, 포토레지스트 ROM 프로그래밍 마스크는 이때 형성되어서 ROM 데이타 저장 셀(10)의 프로그램된 채널이 될 기판의 그러한 영역을 노출시키도록 패턴형성된다. 그리고 나서, 붕소 이온주입 단계는 프로그램된 셀의 한계 전압레벨을 세트시키도록 이행된다. 이후, 포토레지스트 프로그래밍 마스크는 벗겨내고 희생 산화물이 제거된다.
제7도를 참조하면, 그후, 대략 100-300Å의 게이트 산화물층을 성장시키고 게이트 산화물 상에 폴리실리콘층을 형성한다. 그리고나서, 포트레지스트 폴리실리콘 마스크를 형성하고 패턴형성한 다음, 폴리실리콘을 에칭하여 다음과 같은 이격되어 있으며 평행한 폴리실리콘 스트립을 형성하는데, 이들 모두는 즉, (i) 세그먼트 선택 스위칭 트랜지스터(20a, 20b)의 게이트 전극을 제공하도록 각각의 AMG ROM 세그먼트의 상부(제7도에 도시된 바와같음)에 형성된 한 세그먼트 선택라인 및 그의 하부에 형성된 한 세그먼트 선택라인 ; (ii) 외부 선택 트랜지스터(18a, 18b)의 게이트 전극을 제공하도록 각각의 세그먼트의 상부(제7도에 도시된 바와 같음)에 형성된 한 외부 선택라인 및 그의 하부에 형성된 한 외부 선택라인 ; (iii) 내부 선택 트랜지스터(16a, 16b)의 게이트 전극을 제공하도록 각각의 세그먼트의 상부(제7도에 도시된 바와같음)에 형성된 한 내부 선택라인 및 그의 하부에 형성된 한 내부 선택라인; 및 (iv) 각각의 행에 ROM 데이타 저장 셀(10)에 대한 게이트 전극을 제공하기 위한 상기 세그먼트에서의 각각의 행(제7도는 행(1, 2)에 대한 워드라인을 도시함)에 대한 한 워드라인은 N+ 매몰된 비트라인과 수직으로 된다.
그후, 포토레지스트 폴리실리콘 마스크를 벗겨내고 N+ 포토레지스트 마스크를 형성하여 세그먼트 선택 트랜지스터의 N+ 소오스 및 드레인 영역의 형성 및 N+ 드레인 비트라인 및 세그먼트 선택 트랜지스터 사이의 접속을 가능하게 한다. 즉, N+ 마스크를 형성하여 N+ 드레인 비트라인(N-1, N, N+1) 사이의 겹침을 제공하고 N+ 주입물은 세그먼트 선택 트랜지스터의 N+ 소오스/드레인 영역의 형성을 위해 폴리 실리콘 세그먼트 라인에 자기 정렬된다.
종래의 제조기술에 따른 AMG ROM 어레이의 내용물 및 보완물의 형성을 위한 제조가 계속된다. 이를 간략히 설명하면, 교호로 배치된 각각의 매몰된 N+ 비트라인이 각각의 세그먼트 내의 제1 및 제2 접촉 위치에서 대응하는 도전성 접촉 라인에 의해 접촉되어 상기 어레이의 접촉된 드레인 비트라인을 형성하고, 각각의 접촉되지 않은 매몰된 N+ 비트라인은 미리 선택된 복수개의 ROM 데이타 저장 셀에 대하여 세그먼트화된 소오스 비트라인을 형성하기에 충분한 길이로 세그먼트화되어 상기 어레이 세그먼트 내에 ROM 데이타 저장 셀의 열을 한정하도록, 복수개의 도전성 접촉 라인(도시되지 않음)을 형성한다.
이에 따라서, (a) 각각의 접촉된 드레인 비트라인에 대하여, 한쌍의 세그먼트 선택 스위칭 트랜지스터 중의 하나가, 상기 드레인 비트라인 및 상기 접촉된 드레인 비트라인에 대한 2개의 접촉 위치중 하나 사이에 각각 접속되고, (b) 각각의 세그먼트화된 소오스 비트라인에 대하여, 한쌍의 내부선택 스위칭 트랜지스터 중의 하나가, 상기 세그먼트화된 소오스 비트라인의 단부들 중의 하나 및 상기 세그먼트화된 소오스 비트라인과 연관된 제1의 인접한 접촉된 드레인 비트라인 사이에 각각 접속되고, (c) 각각의 세그먼트화된 소오스 비트라인에 대하여, 한쌍의 외부 선택 스위칭 트랜지스터 중의 하나가, 상기 세그먼트화된 소오스 비트라인의 단부들 중 하나 및 상기 세그먼트화된 소오스 비트라인과 연관된 제2의 인접한 접촉된 드레인 비트라인 사이에 각각 접속된다.
제8도는 제7도 배치도의 등가 회로를 도시한 것이다.
제8도의 경우 셀(A)을 판독하기 위하여, 그러한 세그먼트에 대한 세그먼트 선택 라인에, 외부 선택라인 및 워드 라인(WL2)의 경우와 같이 양(+) 공급 전압(Vcc)이 인가된다. 세그먼트에서의 내부 선택라인 및 다른 모든 워드 라인은 접지로 유지된다. 판독 전압(Vr)이 인가되어 모든 드레인 비트라인(N-1, N, N+1)을 예비충전시킨다. 그후, 드레인 비트라인(N)이 접지되어 셀(A)을 판독한다.
마찬가지로, 제8도의 경우 셀(B)을 판독하기 위하여, 내부 선택라인 및 워드라인(WL2)의 경우와 같이, 세그먼트 라인에 공급 전압(Vcc)이 인가된다.
세그먼트에서의 외부 선택라인 및 다른 모든 워드라인은 접지로 유지된다. 판독 전압(Vr)이 인가되어 모든 드레인 비트 라인(N-1, N, N+1)을 예비충전시킨다.
그후, 드레인 비트라인(N-1)이 접지되어 셀(B)을 판독한다.
하기 표 1에는 셀(A, B)에 대한 판독 바이어스 상태가 요약되어 있다.
[표 1]
본 명세서에 기술된 발명의 실시예에 대한 여러가지 변형이 본 발명을 실시하는데 사용될 수 있다는 점을 이해하여야 한다. 첨부된 특허청구범위가 본 발명의 범위를 한정하며 이들 청구범위 및 그들 등가예에 대한 범위에 속하는 구조 및 방법이 본 발명의 범위에 포함되고자 의도한 것이다.

Claims (5)

  1. P형 도전성의 실리콘 기판에 형성된 교호배치형 금속 가상 접지(AMG) 판독 전용 메모리(ROM) 어레이로서, 상기 어레이는 복수개의 세그먼트로 분할된 ROM 셀 매트릭스를 포함하며, 각각의 상기 세그먼트는 ROM 데이타 저장 셀의 복수개의 행 및 복수개의 열에 의해 한정되는 교호배치형 금속 가상 접지 판독 전용 메모리 어레이에 있어서, 실리콘 기판에 형성된, 복수개의 평행하고 이격된 매몰된 N+ 비트라인; 상기 어레이 내의 프로그램된 ROM 데이타 저장 셀의 프로그램된 채널인 상기 기판의 부분 내로 도입된 P형 도펀트; 이격되고, 평행한 하기의 폴리실리콘의 스트립, 및 상기 스트립의 하부에 위치하고 상기 실리콘 기판 상에 형성된 게이트 산화물로서, 상기 스트립 및 게이트 산화물은 상기 N+ 매몰된 비트라인에 수직으로 연장되고, 상기 폴리실리콘의 스트립은
    (i) 세그먼트 선택 스위칭 트랜지스터의 게이트 전극을 제공하기 위하여 각 세그먼트의 상부에 형성된 하나의 세그먼트 선택 라인 스트립 및 상기 세그먼트의 하부에 형성된 하나의 세그먼트 선택 라인 스트립;
    (ii) 외부 선택 트랜지스터의 게이트 전극을 제공하기 위하여 각 세그먼트의 상부에 형성된 하나의 외부 선택 라인 스트립 및 상기 세그먼트의 하부에 형성된 하나의 외부 선택 라인 스트립;
    (iii) 내부 선택 트랜지스터의 게이트 전극을 제공하기 위하여 각 세그먼트의 상부에 형성된 하나의 내부 선택 라인 스트립 및 상기 세그먼트의 하부에 형성된 하나의 내부 선택 라인 스트립; 및
    (iv) ROM 데이타 저장 셀을 위한 게이트 전극을 제공하기 위한, 세그먼트 내의 ROM 데이타 저장 셀의 각 행에 대한 하나의 워드 라인 스트립을 포함하며,
    상기 외부 선택 라인 스트립, 상기 내부 선택 라인 스트립 및 워드 라인 스트립은 N+ 매몰된 비트라인 위에 배치되고, 게이트 산화물에 의하여 매몰된 비트라인으로부터 분리되고, 상기 세그먼트 선택 라인 스트립은 P형 실리콘 기판 위에 배치되고, 게이트 산화물에 의하여 상기 P형 실리콘 기판으로부터 분리되는, 폴리실리콘의 스트립 및 게이트 산화물; 상기 세그먼트 선택 트랜지스터의 N+ 소오스 및 N+ 드레인 영역을 한정하기 위하여, 그리고, 상기 세그먼트 선택 트랜지스터를 대응하는 N+ 매몰 비트라인에 접속하기 위하여 상기 실리콘 기판 내로 도입된 N형 도펀트; 및 각각의 교호로 배치된 N+ 매몰된 비트라인이, 각 세그먼트의 제1 및 제2 접촉 위치에서 대응하는 도전성 접촉 라인에 의하여 접촉되어, 상기 어레이의 접촉된 드레인 비트라인을 한정하도록 형성된 복수의 도전성 접촉 라인으로서, 각각의 접촉되지 않은 N+ 매몰된 비트라인은 사전 선택된 복수의 ROM 데이타 저장 셀에 대한 세그먼트화된 소오스 비트라인을 형성하기에 충분한 길이로 세그먼트화되어, 상기 어레이 세그먼트 내에 ROM 데이타 저장 셀의 열을 한정하는, 복수의 도전성 접촉 라인을 포함하며, 각각의 접촉된 드레인 비트라인에 대하여, 한쌍의 세그먼트 선택 스위칭 트랜지스터 중의 하나가, 상기 접촉된 드레인 비트라인, 및 상기 접촉된 드레인 비트라인의 두개의 접촉 위치 중의 하나 사이에 접속되고, 각각의 세그먼트화된 소오스 비트라인에 대하여, 한쌍의 내부 선택 스위칭 트랜지스터 중의 하나가, 상기 세그먼트화된 소오스 비트라인의 단부 중의 하나, 및 상기 세그먼트화된 소오스 비트라인과 관련된 제1의 인접한 접촉된 드레인 비트라인 사이에 접속되며, 각각의 세그먼트화된 소오스 비트라인에 대하여, 한쌍의 외부 선택 스위칭 트랜지스터 중의 하나가, 상기 세그먼트화된 소오스 비트라인의 단부 중의 하나, 및 상기 세그먼트화된 소오스 비트라인과 관련된 제2의 인접한 접촉된 드레인 비트라인 사이에 접속되는 것을 특징으로 하는 교호배치형 금속 가상 접지(AMG) 판독 전용 메모리(ROM)어레이.
  2. 제1항에 있어서, 상기 도전성 접촉라인은, 이 도전성 접촉 라인의 길이를 따라 매몰된 N+ 비트라인에 대하여 실질적으로 평행으로 연장되도록 형성되는 것을 특징으로 하는 AMG ROM 어레이.
  3. 제1항에 있어서, 상기 ROM 데이타 저장 셀은 MOS 트랜지스터를 포함하고 상기 내부 선택 스위칭 트랜지스터 및 상기 외부 선택 트랜지스터는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 AMG ROM 어레이.
  4. 교호배치형 금속 가상 접지(AMG) 판독 전용 메모리(ROM) 어레이를 P형 도전성의 실리콘 기판에 제조하는 방법으로서, 상기 어레이는 복수 개의 세그먼트로 분할되는 ROM 셀 매트릭스를 포함하며, 각각의 세그먼트는 ROM 데이타 저장 셀의 복수개의 행 및 복수개의 열에 의해 한정되는, AMG ROM 어레이의 제조방법에 있어서,
    (A) 상기 실리콘 기판에 복수개의 평행하고 이격된 매몰된 N+ 비트라인을 형성하는 단계;
    (B) 상기 어레이 내의, 프로그램된 ROM 데이타 저장 셀의 프로그램된 채널이 형성되어야 할 실리콘 기판의 부분 내로 P형 도우펀트를 도입하는 단계;
    (C) 상기 실리콘 기판상에 게이트 산화물층을 형성하는 단계;
    (D) 상기 게이트 산화물층상에 폴리실리콘층을 형성하는 단계;
    (E) 이격되어 있고 평행한 한기의 폴리실리콘의 스트립을 형성하기 위하여, 상기 폴리실리콘층을 에칭하는 단계로서, 상기 폴리실리콘의 스트립 모두는 상기 N+ 매몰된 비트라인에 대하여 수직으로 연장되고, 상기 폴리실리콘의 스트립은,
    (i) 세그먼트 선택 스위칭 트랜지스터의 게이트 전극을 제공하도록 각 세그먼트의 상부에 형성된 하나의 세그먼트 선택 라인, 및 상기 세그먼트의 하부에 형성된 하나의 세그먼트 선택 라인, (ii) 외부 선택 트랜지스터의 게이트 전극을 제공하도록 각 세그먼트의 상부에 형성된 하나의 외부 선택라인 및 상기 세그먼트의 하부에 형성된 하나의 외부 선택라인, (iii) 내부 선택 트랜지스터의 게이트 전극을 제공하도록 각 세그먼트의 상부에 형성된 하나의 내부 선택라인 및 상기 세그먼트의 하부에 형성된 하나의 내부 선택라인, 및 (iv) 상기 ROM 데이타 저장 셀에 대한 게이트 전극을 제공하기 위한, 상기 세그먼트 내의 ROM 데이타 저장 셀의 각 행에 대한 하나의 워드라인을 포함하며, 상기 외부 선택라인, 상기 내부 선택라인 및 상기 워드라인은 상기 N+ 비트라인 위해 배치되며 게이트 산화물에 의해 상기 N+ 비트라인과 분리되고, 상기 세그먼트 선택라인은 P형 기판 재료 위에 배치되며 게이트 산화물에 의해 상기 P형 기판재료와 분리되는 단계;
    (F) 상기 세그먼트 선택 트랜지스터의 N+ 소오스 및 드레인 영역을 한정하고, 세그먼트 선택 트랜지스터를 대응하는 N+ 드레인 비트라인에 접속시키기 위하여, 상기 기판 내로 N형 도우펀트를 도입하는 단계; 및
    (G) 교호로 배치된 각각의 매몰된 N+ 비트라인이 각각의 세그먼트 내의 제1 및 제2접촉 위치에서 대응하는 도전성 접촉 라인에 의해 접촉되어 상기 어레이의 접촉된 드레인 비트라인을 형성하고, 각각의 접촉되지 않은 매몰된 N+ 비트라인은 미리 선택된 복수개의 ROM 데이타 저장 셀에 대하여 세그먼트화된 소오스 비트라인을 형성하기에 충분한 길이로 세그먼트화되어 상기 어레이 세그먼트 내에 ROM 데이타 저장 셀의 열을 한정하도록, 복수개의 도전성 접촉 라인을 형성하는 단계를 포함하여,
    (a) 각각의 접촉된 드레인 비트라인에 대하여, 한쌍의 세그먼트 선택 스위칭 트랜지스터 중의 하나가, 상기 드레인 비트라인, 및 상기 접촉된 드레인 비트라인에 대한 2개의 접촉 위치 중 하나 사이에 각각 접속되고,
    (b) 각각의 세그먼트화된 소오스 비트라인에 대하여, 한쌍의 내부선택 스위칭 트랜지스터 중의 하나가, 상기 세그먼트화된 소오스 비트라인의 단부들 중의 하나, 및 상기 세그먼트화된 소오스 비트라인과 연관된 제1의 인접한 접촉된 드레인 비트라인 사이에 각각 접속되며,
    (c) 각각의 세그먼트화된 소오스 비트라인에 대하여, 한쌍의 외부 선택 스위칭 트랜지스터 중의 하나가, 상기 세그먼트화된 소오스 비트라인의 단부들 중 하나, 및 상기 세그먼트화된 소오스 비트라인과 연관된 제2의 인접한 접촉된 드레인 비트라인 사이에 각각 접속되는 것을 특징으로 하는 AMG ROM 어레이의 제조방법.
  5. 제1항의 교호배치형 금속 가상 접지(AMG) 판독 전용 메모리(ROM) 어레이에서 선택된 데이타 저장 셀을 판독하는 방법에 있어서, 상기 선택된 데이타 저장 셀이 위치한 세그먼트의 제1 및 제2세그먼트 선택라인 스트립 및 외부 선택 라인 스트립에 양(+)의 공급전압을 인가하는 단계; 상기 선택된 데이타 저장 셀의 워드라인 스트립에 상기 양(+)의 공급 전압을 인가하는 단계, 상기 세그먼트의 내부 선택라인 스트립 및 다른 모든 워드라인 스트립을 접지상태로 유지하는 단계; 상기 드레인 비트라인을 예비 충전시키기 위하여, 상기 세그먼트 내의 모든 드레인 비트라인에 판독 전압을 인가하는 단계; 및 상기 선택된 데이타 저장 셀을 판독하기 위하여, 상기 선택된 데이타 저장 셀의 드레인 비트라인을 접지시키는 단계를 포함하는 것을 특징으로 하는 방법.
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